JPS62237544A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPS62237544A JPS62237544A JP61080015A JP8001586A JPS62237544A JP S62237544 A JPS62237544 A JP S62237544A JP 61080015 A JP61080015 A JP 61080015A JP 8001586 A JP8001586 A JP 8001586A JP S62237544 A JPS62237544 A JP S62237544A
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- Japan
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- logical
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- Pending
Links
- 230000000873 masking effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 241001590553 Nomis Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御装置に関する。
従来、この種のメモリアクセス制御装置は、1つのペー
ジに対する論理アドレスが固定されていて、それに対応
して物理アドレスを定義していた。
ジに対する論理アドレスが固定されていて、それに対応
して物理アドレスを定義していた。
従来のメモリアクセス制御装置の構成を第2図に示す。
第2図において、1は論理アドレスに対応して物理アド
レスが格納された複数個のページレジスタからなるペー
ジレジスタ回路である。2はページレジスタ回路1より
読出された物理アドレスを保持する物理アドレスレジス
タ回路である。
レスが格納された複数個のページレジスタからなるペー
ジレジスタ回路である。2はページレジスタ回路1より
読出された物理アドレスを保持する物理アドレスレジス
タ回路である。
3はページレジスタ回路2より物理アドレスを読出すた
めの論理アドレスを保持する論理アドレスレジスタ回路
である。4は論理アドレスレジスタ回路3で保持された
論理アドレスレ・ラスタ信号線C上の論理アドレスと現
論理アドレス信号線a上の現論理アドレスを比較し、ペ
ージミスを検出する論理アドレス比較回路である。bは
論理アドレス比較回路4より送られ、論理アドレスレジ
スタ回路3および物理アト町ノスレジスタ回路2と接続
される(−ジミス指示信号線である〇 このような構成において、今、論理アドレスをPi r
Qi * Riとし、これら論理アドレスに対応する
物理アドレスをPi r qi + ’liとする。最
初に論理アドレスP4をアクセスすると物理アトI/ス
Piに変換される。又。論理アドレスQiおよびRiの
物理アドレスは両者ともqiであるので、論理アドレス
Q1をアクセスすると物理アドレスqiに、又。
めの論理アドレスを保持する論理アドレスレジスタ回路
である。4は論理アドレスレジスタ回路3で保持された
論理アドレスレ・ラスタ信号線C上の論理アドレスと現
論理アドレス信号線a上の現論理アドレスを比較し、ペ
ージミスを検出する論理アドレス比較回路である。bは
論理アドレス比較回路4より送られ、論理アドレスレジ
スタ回路3および物理アト町ノスレジスタ回路2と接続
される(−ジミス指示信号線である〇 このような構成において、今、論理アドレスをPi r
Qi * Riとし、これら論理アドレスに対応する
物理アドレスをPi r qi + ’liとする。最
初に論理アドレスP4をアクセスすると物理アトI/ス
Piに変換される。又。論理アドレスQiおよびRiの
物理アドレスは両者ともqiであるので、論理アドレス
Q1をアクセスすると物理アドレスqiに、又。
論理アドレスRiをアクセスすると同じく物理アト1/
スq1に変換される。しかしながら、論理アドレスPi
より物理アドレスQiをアクセスすることができず、物
理アドレスiitをアクセスする為には論理アドレスQ
、又はRiを使用する必要がある。
スq1に変換される。しかしながら、論理アドレスPi
より物理アドレスQiをアクセスすることができず、物
理アドレスiitをアクセスする為には論理アドレスQ
、又はRiを使用する必要がある。
以下余日
〔発明が解決17よつとする間頂点〕
上述した従来のメモリアクセス制御装置は物理アドレス
Qiを論理アドレスP!からアクセスする時、論理ブト
レスQ1又に1、Riを用いなげi”1.、 k:1な
らず、処理が複雑になるという欠片7’7M 、ち−ユ
・た1、〔問題点を解決するための手段〕 本発明によるメモリアクセス制御装置は、棲数個のペー
ジレジスタから成るページレジスタ回路を有し、論理ア
ドレスと物理アドレスの変換を行いながらメモリをアク
セスするメモリアクセス制御装置において、−1!−ジ
内の物理アドレスを拡張するためのマスク情報を格納す
る論理アトI/スマスク手段と、この論理アドレスマス
ク手段に格納されたマスク情報をマクロ命令によって書
換えるだめのアドレスマスク命令手段と、上記論理アド
レスマスク手段より与えられるマスク情報により比較す
る論理アドレスビット長を決定し、ぺ−、、、、Fミス
を検出するマスク論理アト1/ス比較手段と。
Qiを論理アドレスP!からアクセスする時、論理ブト
レスQ1又に1、Riを用いなげi”1.、 k:1な
らず、処理が複雑になるという欠片7’7M 、ち−ユ
・た1、〔問題点を解決するための手段〕 本発明によるメモリアクセス制御装置は、棲数個のペー
ジレジスタから成るページレジスタ回路を有し、論理ア
ドレスと物理アドレスの変換を行いながらメモリをアク
セスするメモリアクセス制御装置において、−1!−ジ
内の物理アドレスを拡張するためのマスク情報を格納す
る論理アトI/スマスク手段と、この論理アドレスマス
ク手段に格納されたマスク情報をマクロ命令によって書
換えるだめのアドレスマスク命令手段と、上記論理アド
レスマスク手段より与えられるマスク情報により比較す
る論理アドレスビット長を決定し、ぺ−、、、、Fミス
を検出するマスク論理アト1/ス比較手段と。
上記論理アドレスマスク手段より与見られるマスク情報
により、論理アト1/スパスより与えらね、る論理7ド
レスと上記に−・ゾレジスタより与えられる物理アドレ
スの境界を決定する論理物理アドレスモディファイ手段
とを具備することを特徴とする。
により、論理アト1/スパスより与えらね、る論理7ド
レスと上記に−・ゾレジスタより与えられる物理アドレ
スの境界を決定する論理物理アドレスモディファイ手段
とを具備することを特徴とする。
以下1本発明の実施例について図面を参照して詳細に説
明する。
明する。
第1図を参照すると1本発明によるメモリアクセス制御
装置の一実施例の構成がブロック図により示されている
。図において、1は論理アト1/スに対応して物理アド
レスが格納された複数個のページレジスタからなるペー
ジレジスタ回路である。
装置の一実施例の構成がブロック図により示されている
。図において、1は論理アト1/スに対応して物理アド
レスが格納された複数個のページレジスタからなるペー
ジレジスタ回路である。
2はページレジスタ回路1より読出された物理アドレス
を保持する物理アドレスレジスタ回路である。3はベー
ジ1/ノスタ回路1に格納された物理アドレスに対応す
る論理アドレスを保持するための論理アドレスマスク命
令である。図中の参照符号5,6,7.及びeで表わさ
れた回路及び信号線は2本発明の特徴とするところのも
のである。
を保持する物理アドレスレジスタ回路である。3はベー
ジ1/ノスタ回路1に格納された物理アドレスに対応す
る論理アドレスを保持するための論理アドレスマスク命
令である。図中の参照符号5,6,7.及びeで表わさ
れた回路及び信号線は2本発明の特徴とするところのも
のである。
5はアドレスマスク命令信号線e上のアドレスマスク命
令により書換えられるマスク情報を保持する論理アドレ
スマスク1/ノスi回路である。6ハ論理アドレスマス
クレジスタ回路5より与えられるマスクビット信号線d
上のマスク情報により。
令により書換えられるマスク情報を保持する論理アドレ
スマスク1/ノスi回路である。6ハ論理アドレスマス
クレジスタ回路5より与えられるマスクビット信号線d
上のマスク情報により。
現論理アドレス信号線a上の現論理アドレスと物理アド
レスl/ジスタ回路2上り与えられる(−・ゾレジスタ
物理アドレス信号線f上の物理アドレスの境界を決定す
る論理物理アドレス上21フフ4回路である。7はマス
クビット信号md上のマスク情報により、現論理アドレ
ス信号線a上の現論理アドレスト論理アドレスレソスタ
回路3より与えられる論理アドレスレ・ノスタ信号43
、上の論理はマスク論理アドレス比較回路7より送出
され。
レスl/ジスタ回路2上り与えられる(−・ゾレジスタ
物理アドレス信号線f上の物理アドレスの境界を決定す
る論理物理アドレス上21フフ4回路である。7はマス
クビット信号md上のマスク情報により、現論理アドレ
ス信号線a上の現論理アドレスト論理アドレスレソスタ
回路3より与えられる論理アドレスレ・ノスタ信号43
、上の論理はマスク論理アドレス比較回路7より送出
され。
論理アドレスレジスタ回路3と物理アドレスレジスタ回
路2に接続されているー?−ノミス指示信号線である。
路2に接続されているー?−ノミス指示信号線である。
このような構成において、今、論理アドレスをPi +
Qi r Riとし、これら論理アト1/スに対応す
る物理アドレスをpi r qt + (Itとする。
Qi r Riとし、これら論理アト1/スに対応す
る物理アドレスをpi r qt + (Itとする。
最初に論理アドレスPiをアクセスすると物理アドレス
Piに変換される。ここで、論理アドレスQiおよびR
iの物理アドレスは両者とも(Itであるので、論理ア
ドレスQi又はRiをアクセスすると物理アドレス(I
tに変換される。
Piに変換される。ここで、論理アドレスQiおよびR
iの物理アドレスは両者とも(Itであるので、論理ア
ドレスQi又はRiをアクセスすると物理アドレス(I
tに変換される。
論理アドレスPiより物理アドレスqiをアクセットす
れば、論理アドレスPiはセットされたビット長だけ拡
張され、論理アドレスレジスタ回路3にそのまま保持さ
れる。さらに、論理物理アドレスモディファイ回路6に
より拡張されたビット長だけ論理アドレスより物理アド
レスに組込まれ。
れば、論理アドレスPiはセットされたビット長だけ拡
張され、論理アドレスレジスタ回路3にそのまま保持さ
れる。さらに、論理物理アドレスモディファイ回路6に
より拡張されたビット長だけ論理アドレスより物理アド
レスに組込まれ。
物理アドレスqiを論理アドレスPiからアクセスする
ことが可能となる。
ことが可能となる。
以上の説明で明らかなように1本発明によれば。
論理アドレスマスクレジスタを上述のように組み込むこ
とにより、1つの4−ルノスタが持っている物理空間を
容易に拡張することができる。
とにより、1つの4−ルノスタが持っている物理空間を
容易に拡張することができる。
第1図は本発明によるメモリアクセス制御装置の一実施
例の構成を示したブロック図、第2図は従来のメモリア
クセス制御装置の構成を示したブロック図である。 1・・・(−ジレジスタ回路、2・・・物理アドレスレ
ノスタ回路、3・・・論理アドレスレジスタ回路、4・
・・論理アドレス比較回路、5・・・論理アドレスマス
クレジスタ回路、6・・・論理物理アドレスモディフ線
、C・・・論理アドレスレジスタ信号線、d・・・マス
クビット信号線、e・・・アドレスマスク命令信号線。 f・・・ページレジスタ物理アドレス信号線。
例の構成を示したブロック図、第2図は従来のメモリア
クセス制御装置の構成を示したブロック図である。 1・・・(−ジレジスタ回路、2・・・物理アドレスレ
ノスタ回路、3・・・論理アドレスレジスタ回路、4・
・・論理アドレス比較回路、5・・・論理アドレスマス
クレジスタ回路、6・・・論理物理アドレスモディフ線
、C・・・論理アドレスレジスタ信号線、d・・・マス
クビット信号線、e・・・アドレスマスク命令信号線。 f・・・ページレジスタ物理アドレス信号線。
Claims (1)
- 1、複数個のページレジスタから成るページレジスタ回
路を有し、論理アドレスと物理アドレスの変換を行いな
がらメモリをアクセスするメモリアクセス制御装置にお
いて、ページ内の物理アドレスを拡張するためのマスク
情報を格納する論理アドレスマスク手段と、該論理アド
レスマスク手段に格納されたマスク情報をマクロ命令に
よって書換えるためのアドレスマスク命令手段と、前記
論理アドレスマスク手段より与えられるマスク情報によ
り比較する論理アドレスビット長を決定し、ページミス
を検出するマスク論理アドレス比較手段と、前記論理ア
ドレスマスク手段より与えられるマスク情報により、論
理アドレスバスより与えられる論理アドレスと前記ペー
ジレジスタより与えられる物理アドレスの境界を決定す
る論理物理アドレスモディファイ手段とを具備すること
を特徴とするメモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61080015A JPS62237544A (ja) | 1986-04-09 | 1986-04-09 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61080015A JPS62237544A (ja) | 1986-04-09 | 1986-04-09 | メモリアクセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62237544A true JPS62237544A (ja) | 1987-10-17 |
Family
ID=13706482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61080015A Pending JPS62237544A (ja) | 1986-04-09 | 1986-04-09 | メモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62237544A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072061A (en) * | 1989-06-12 | 1991-12-10 | Ricoh Company, Ltd. | 1,14-bis(4-nitrophenyl)-1,3,5,7,9,11,13-tetradecaheptaene and preparation method thereof |
-
1986
- 1986-04-09 JP JP61080015A patent/JPS62237544A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072061A (en) * | 1989-06-12 | 1991-12-10 | Ricoh Company, Ltd. | 1,14-bis(4-nitrophenyl)-1,3,5,7,9,11,13-tetradecaheptaene and preparation method thereof |
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