KR100238747B1 - 디지탈 위상동기루프(d-pll)의 클럭발생회로 - Google Patents

디지탈 위상동기루프(d-pll)의 클럭발생회로 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 디지탈 전압 제어발진기(VCO) 구현시 클럭제거를 할때 지터(JITTER)를 최소화 시키도록 한 디지탈 위상 동기루프의 클럭발생회로에 관한 것이다.
종래 기술은 클럭 감소시 클럭1개 만큼의 클럭폭이 빠지게 되어 클럭흔들림 현상인 지터(JITTER)가 커져 출력 파형의 불안정을 초래하는 문제점이 있었다.
이를 개선코자하여 본 발명은 반폭 클럭제거와 180°위상변이를 이용하여 1개의 클럭을 제거하고, 2분주된 클럭을 이용하여 익스클루시브 오어게이트에 의해 원래의 클럭을 복원함으로써 지터현상을 최소화하여 회로동작의 안정화를 도모코자 한 것이다.

Description

디지탈 위상동기루프(D-PLL)의 클럭발생회로
제1도는 종래의 클럭 발생회로 구성도.
제2도는 제1도의 신호 타이밍도.
제3도는 본 발명에 의한 클럭발생회로 구성도.
제4도는 제3도의 신호 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 2분주회로 FF1: 제 1 디 플립플롭
FF2: 제 2 디 플립플롭 EX1: 익스클루시브 오어게이트
IN1: 인버터
본 발명은 디지탈 위상동기루프(D-PLL)의 클럭발생회로에 관한 것으로 특히 디지탈 전압 제어발진기(VCO) 구현시 클럭제거를 할 때 지터(JITTER)를 최소화 시키도록 한 것이다.
종래의 D-PLL클럭 발생회로는 제 1 도에 도시한 바와 같이 클럭감쇠신호 (DISCLK)와 기본클럭(INCLK)을 앤드게이트(A1)를 통해 논리곱하여 출력클럭(OUT CLK)을 얻으므로써 클럭을 감소하도록 구성되어져 있다.
즉 기본클럭(INCLK)을 클럭감쇠신호(DISCLK)만큼 감수시킬 때 앤드게이트 (A1)를 통해 2 시호를 논리합하면 제 2 도에 나타낸 바와 같이 클럭감쇠신호 (DISCLK)가 로우상태가 되는 만큼 클럭이 감소된다.
이때 나타나는 출력 클럭(OUT CLK)은 ⓐ폭만큼 파형폭이 넓어져 출력된다.
그러나 이러한 종래 기술은 클럭 감소시 ⓐ폭 즉 클럭 1개 만큼의 클럭폭이 빠지게 되어 클럭흔들림 현상인 지터(JITTER)가 커져 출력 파형의 불안정을 초래하는 문제점이 있었다.
따라서 본 발명은 이러한 종래기술의 문제점을 해결하고자 한 것으로서, 반폭 클럭제거와 180°위상변이를 이용하여 1개의 클럭을 제거하고, 2분주된 클럭을 이용하여 익스클루시브 오어게이트에 의해 원래의 클럭을 복원함으로써 지터 현상을 최소화하여 회로동작의 안정화를 도모코자 함을 그 목적으로 하는 것이다.
상기한 목적을 달성하기 위한 본 발명을 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제 3 도는 본 발명에 의한 클럭 발생회로의 구성도를 나타낸 것으로서, 이에 도시한 바와 같이 기본클럭(INCLK)과 클럭감쇠신호(DISCLK)를 입력 받아 2분주하는 2분주회로(10)와, 상기 2분주회로(10)의 출력을 입력 받아 원래의 클럭을 생성하는 익스클루시브 오어게이트(EX1)와, 상기 익스클루시브 오어게이트(EX1)의 출력을 입력받아 반전시키는 인버터(IN2)로 구성된 것이다.
또한 상기한 2분주회로(10)는 기본클럭(INCLK)을 입력 2분주된 신호를 출력하는 제 1 디플립플롭(FF1)과, 기본클럭(INCLK)을 인버터(IN1)를 통해 반전시킨 클럭을 입력 받아 클럭의 하강에지에서 클럭감쇠신호(DISCLK)가 하이상태에서만 2분주 카운트 동작되도록 하는 제 2 디플롭(FF2)으로 구성된 것이다.
이와 같이 구성된 본 발명의 동작 및 작용, 효과를 제 4 도를 참조하여 설명하면 다음과 같다.
먼저 제 1 디 플립플롭(FF1)과 제 2 디 플립플롭(FF2)의 반전출력단과 입력단(D)이 공통접속되어져 있어 2분주회로로 동작하게 된다.
따라서 클럭이 인가되면 제 1 디 플립플롭(FF1)은 클럭 인에이블 신호(CE)가 항상 하이신호상태이기 때문에 2분주 동작을 계속하여 그의 출력단(Q)에서는 제 4 도의 A와 같은 신호가 출력된다.
한편 제 2 디 플립플롭(FF2)은 기본클럭(INCLK)을 인버터(IN1)를 통해 반전시켜 클럭단자(CK)에 인가시키므로 클럭의 하강에지에서 2분주 카운트 동작을 수행하게 된다.
이때 제 2 디 플립플롭(FF2)의 클럭 인에이블 신호(CE)에는 클럭감쇠신호 (DISCLK)가 인가되고 있는 상태이므로 제 4 도의 기본클럭(INCLK)의 ⓒ부분에서는 하강 타이밍 클럭시 클럭 인에이블 신호(CE) 신호가 로우상태이므로 제 2 디 플립플롭(FF2)의 출력단(Q)에서는 제 4 도의 B와 같은 신호가 출력된다.
즉 ⓒ부분에서 클럭이 감소됨을 알수가 있다.
상기한 A, B 출력신호를 익스클루시브 오어게이트(EX1)를 통하면 제 4 도에 나타낸 출력신호(OUTCLOCK)가 얻어지고 이 신호를 인버터(IN2) 반전시키게 되면 출력신호(OUTCLOCK＼)를 얻을수가 있다.
이와같은 출력신호(OUTCLOCK＼)와 기본클럭(INCLK)을 상호비교하여 보면 제 4 도의 ⓑ부분에서 클럭이 반폭 만큼 없어진 것을 알수가 있고, ⓓ부분에서는 원래의 클럭인 기본클럭(INCLK)과 비교시 위상이 180°반전되었음을 알수가 있다.
즉 클럭이 반폭만큼 없어지고 180°위상 변화로 실제로는 클럭1개가 없어진 것과 마찬가지가 된다.
이상에서와 같이 본 발명은 디지탈 위상 동기 루프(D-PLL)에서 클럭의 반폭과 180°위상변화를 이용하여 하나의 클럭을 제거함으로써 클럭의 흔들림 현상인 지터(JITTER)가 절반으로 감소되는 효과가 있는 것이다.

Claims (1)

  1. 기본클럭을 입력받아 2분주된 신호를 출력하는 제 1 디 플립플롭(FF1)과, 기본 클럭을 제 1 인버터를 통해 반전시킨 클럭을 입력받아 클럭의 하강에지에서 클럭감쇠신호가 하이상태에서만 2분주 카운트 동작되도록 하는 제 2 디 플립플롭(FF2)으로 구성된 2분주회로(10)와, 상기 2분주회로(10)의 출력을 입력받아 원래의 클럭을 생성하는 익스클루시브 오어게이트(EX1)와, 상기 익스클루시브 오어게이트(EX1)의 출력을 입력받아 반전시키는 제 2 인버터(IN2)로 구성된 것을 특징으로 하는 최소 지터 디지탈 전압 제어발진기를 구현하기 위한 디지탈 위상 동기루프(D-PLL)의 클럭발생회로.
KR1019950053366A 1995-12-21 1995-12-21 디지탈 위상동기루프(d-pll)의 클럭발생회로 KR100238747B1 (ko)

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