KR100567601B1 - 동기식 a/f 변환기의 양자화 오차 보상장치 - Google Patents

동기식 a/f 변환기의 양자화 오차 보상장치 Download PDF

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Abstract

본 발명은 A/F 변환기의 양자화 오차 보상장치에 관한 것으로서, 상기 A/F 변환기로 제공되는 SAMPLE 신호, /PP_ON 신호와 /UPDATE 신호를 동기화하여 생성하는 클락 생성부, 상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭, 상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터, 상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭, 상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭, 상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부 및 상기 홀드된 신호를 디지털 신호로 변환하는 A/D 변환부를 포함한다.
A/F변환부, 양자화오차, 관성항법장치, 스트랩다운

Description

동기식 A/F 변환기의 양자화 오차 보상장치{An Apparatus For Compensating Quantization Error for Synchronous A/F converter}
도 1 은 동기식 A/F 변환기의 구성을 도시한 회로도이다.
도 2 는 본 발명의 제 1 실시예에 따른 동기식 A/F 변환기의 양자화 오차 보상장치의 구성을 도시한 논리회로도이다.
도 3 은 도 2의 클락 생성부에서 발생되는 신호의 시간도이다.
도 4 는 본 발명의 제 2 실시예에 따른 A/F 변환기와 동기되지 않은 카운터 시스템에서의 양자화 오차 보상장치의 구성을 도시한 논리회로도이다.
도 5 은 리셋 작동 감지부의 구성을 도시한 논리회로도이다.
도 6 은 측정부의 제 1 실시예의 구성을 도시한 논리회로도이다.
도 7 은 측정부의 제 2 실시예의 구성을 도시한 논리회로도이다.
[도면의 주요 부분에 대한 부호의 설명]
1 : 클락 생성부
3, 5, 7, 13, 15 : D플립플롭
9, 11 : 제 1, 2 카운터
17 : 샘플 앤드 홀드부
20 : A/D 변환부
본 발명은 동기식 A/F 변환기의 양자화 오차 보상장치에 관한 것이다.
A/F(Analog to Frequency) 변환부에는 그 방식에 따라 크게 비동기식과 동기식으로 나뉘게 된다. A/F 변환기는 스트랩다운 관성항법장치와 같이 매우 정밀한 아날로그/디지털 변환이 필요하고 일정 시간 동안의 아날로그 신호의 적분 값이 필요한 시스템에 널리 사용되는 장치이다. 일반적으로 동기식 A/F 변환 방식이 비동기형 A/F 변환기 보다 우수한 성능을 가지기 때문에 스트랩다운 관성항법장치에서는 동기식 A/F 변환기가 주로 사용된다. 동기식 A/F 변환기의 일반적인 구조가 도1에 도시되어 있다.
동기식 A/F 변환기의 적분기 출력 전압은 리셋 회로에 의해 항상 일정 경계치 안의 값을 유지하게 된다. 그러므로 동기식 A/F 변환기는 수학식 (1)을 만족한다.
[수학식 1]
Figure 112003047316053-pat00001
여기서 I_PRST는 양의 리셋 전류를 의미하고 PULSE_P는 양의 리셋이수행된 회수를 나타낸다. I_NRST와 PULSE_N은 각각 음의 리셋 전류와 음의 리셋이 수행된 회수를 나타낸다. Q_V는 양자화 오차를 나타낸다. 관성항법시스템에서 i_IN은 관성센서의 출력이다. PULSE_P와 PULSE_N을 카운터로 측정하면 i_IN의 적분 값을 얻을 수 있다. i_ERR은 A/F 변환기의 오차 전류이다. i_ERR은 A/F 변환기 보상 시험을 통하여 식별하고 보상하게 된다.
동기식 A/F 변환기에서는 비동기식 A/F 변환기와 다른 형태의 양자화 오차를 가진다. 동기식 A/F 변환기의 입력이 변하는 경우 Q_V 자체에 바이어스가 생기는 특성을 가지고 있다. 비동기식 A/F 변환기의 양자화 오차에는 이러한 특성이 없다.
스트랩다운 관성항법장치에서는 항법 계산을 수행하기 위해 관성센서의 출력 i_IN의 적분값 뿐만 아니라 i_IN 값 자체도 필요하다. 일반적으로 이러한 i_IN 값을 구하기 위하여 i_IN의 적분 값으로부터 일정한 가정을 통하여 i_IN 값을 추정하는 방법을 사용하게 된다. i_IN의 적분 값에는 Δt에 관계없는 양자화 오차가 존재하지만, 추정된 i_IN 값에는 Δt가 작아질수록 커지는 양자화 오차가 존재하게 된다.
스트랩다운 관성항법장치의 항법 계산은 항법계산 주기가 빨라질수록 빠른 움직임을 가지는 항체에 대해 보다 정확한 항법 정보를 얻을 수 있다. 그러나 항법계산 주기가 빨라질수록 A/F 변환기의 양자화 오차에 의한 관성센서 추정치의 오차가 커지므로 A/F 변환기의 양자화 오차가 항법 정밀도에 미치는 영향은 점점 커지게 된다. 그러므로 보다 정밀한 관성항법장치를 설계하기 위해서는 A/F 변환기의 양자화 오차를 줄이는 것이 필요하다.
따라서, 이러한 양자화 오차를 줄일 수 있는 방법이 요구되고 있다.
이러한 양자화 오차를 줄이기 위한 방법은 카운터 시스템과 밀접한 관련이 있다. 카운터 시스템이 동기식 A/F 변환기와 동기된 경우와 카운터 시스템이 동기식 A/F 변환기와 동기되지 않은 경우를 생각할 수 있다. 이러한 시스템의 차이는 관성항법시스템의 설계 개념과 관계가 있기 때문에 각각의 구성에 대해서 양자화 오차를 줄이는 방법이 필요하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 제 1 목적은 이러한 동기식 A/F 변환기의 양자화 오차를 보상할 수 있는 장치를 제공하는 것이다.
본 발명의 제 2 목적은 카운터 시스템이 동기식 A/F 변환기와 동기된 경우와 카운터 시스템이 동기식 A/F 변환기와 동기되지 않은 경우 각각에 적용되는 A/F 변환기의 양자화 오차 보상장치를 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위한 제 1 측면에 따르면, A/F 변환기의 양자화 오차 보상장치에 있어서, 상기 A/F 변환기로 제공되는 SAMPLE 신호, /PP_ON 신호와 /UPDATE 신호를 동기화하여 생성하는 클락 생성부, 상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭, 상기 제 1 및 제 2 플립플롭 의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터, 상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭, 상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭, 상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부 및 상기 홀드된 신호를 디지털 신호로 변환하는 A/D 변환부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치가 제공될 수 있다.
본 발명의 제 2 측면에 따르면, A/F 변환기의 양자화 오차 보상장치에 있어서, 클락신호와 /UPDATE 신호를 생성하는 클락 생성부, 상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭, 상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터, 상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 /UPDATE 신호가 제어신호로 입력되는 제 3 플립플롭, 상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭, 상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부, 상기 홀드된 신호를 디지털 신호로 변환하는 제 1 A/D 변환부, 상기 A/F 변환기의 리셋 작동 여부를 감지하는 리셋 작동 감지부 및상기 A/F 변환기의 리셋 작동 경과시간을 측정하는 측정부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치가 제공될 수 있다.
이하에서는 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2 는 본 발명의 제 1 실시예에 따른 동기식 A/F 변환기의 양자화 오차 보상장치의 구성을 도시한 논리회로도이다.
도 2에 도시된 바와 같이, 제 1 실시예에 따른 동기식 A/F 변환기의 양자화 오차 보상장치는 클락 생성부(1), 제 1 ~ 5 플립플롭(3, 5, 7, 13, 15), 제 1 및 제 2 카운터(9, 11), 샘플 앤드 홀드부(17) 및 A/D 변환부(19)를 포함하여 구성된다.
클락 생성부(1)는 A/F 변환기로 제공되는 SAMPLE 신호, /PP_ON 신호와 /UPDATE 신호(4)가 동기화되도록 클락을 생성한다.
제 1 및 제 2 플립플롭(3, 5)은 상승 모서리 트리거 방식 D-플립플립으로서, 클락 생성부(1)의 클락에 의해 구동되고, A/F 변환기의 양의 출력 펄스(PULSE_P) 및 음의 출력 펄스(PULSE_N)가 각각 제어신호로 입력된다.
제 1 및 제 2 카운터(9, 11)는 제 1 및 제 2 플립플롭(3, 5)의 출력신호에 의해 구동되고, A/F 변환기의 출력 펄스를 계수한다.
제 3 플립플롭(7)은 하강 모서리 트리거 방식 D-플립플립으로서, 클락 생성부(1)의 클락에 의해 구동되고, 클락 생성부(1)에서 생성된 UPDATE 신호가 제어신호로 입력된다.
제 4 및 제 5 플립플롭(13, 15)은 상승 모서리 트리거 방식 D-플립플립으로서, 제 3 플립플롭(7)의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는다.
제 1 샘플 앤드 홀드부(17)는 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드한다.
A/D 변환부(20)는 상기 홀드된 신호를 디지털 신호로 변환한다.
도 3은 도 2의 의 클락 생성부(1)에서 발생되는 신호의 시간도이다. 도 3에 도시된 바와 같이 /UPDATE 신호의 하강 모서리는 SAMPLE 신호의 상승 모서리와 동기 된다.
도 2에서 PULSE_P와 PULSE_N 신호는 CLK_MSTR의 상승 모서리에서 샘플되고 /UPDATE 신호는 CLK_MSTR의 하강 모서리에서 샘플된다. PULSE_P와 PULSE_N이 제 1 및 제 2 플립플롭(3, 5)을 거친 신호가 제 1 및 제 2 카운터(9, 11)로 입력되고 카운터 값은 PULSE_P와 PULSE_N이 D-플립플롭(9,10)을 거친 신호의 상승 모서리에서 카운터(12,13)의 값이 변하게 된다. 그리고 /UPDATE 신호가 제 3 플립플롭(7)을 거친 신호가 제 4 및 제 5 플립플롭(13, 15)의 클락 입력으로 들어가서 이 신호의 하강 모서리에서 카운터의 값이 갱신된다.
D_UPDATE 신호(16)가 LOW일 때 샘플 앤드 홀드부(19)는 HOLD 모드가 되고 A/F 변환기의 적분기 출력 전압(V_INT)을 유지하게 된다. 그리고 이 홀드된 신호를 A/D 변환부를 이용하여 읽어서 수학식 (2)와 같은 방법으로 A/F 변환기의 양자화 오차를 보상할 수 있다.
[수학식 2]
Figure 112003047316053-pat00002
여기서 AD_n은 시간 t에서 A/D 변환부를 이용해서 읽은 A/F 변환기 적분기의 전압이고 AD_n+1은 t+Δt에서 읽은 적분기의 전압 값이다.
도 4 는 본 발명의 제 2 실시예에 따른 A/F 변환기와 동기되지 않은 카운터 시스템에서의 양자화 오차 보상장치의 구성을 도시한 논리회로도이다.
관성항법장치가 중복성을 가져야 할 경우 카운터 시스템과 A/F 변환기는 동기될 수 없다. A/F 변환기는 자기만의 클락 생성부를 가져야 하고 카운터 시스템 역시 자기만의 클락 생성부를 가져야 한다. 이 경우 SAMPLE 신호와 /UPDATE 신호가 동기 되지 않았기 때문에 카운터 값의 갱신과 샘플 앤드 홀드부의 HOLD 모드가 A/F 변환기의 리셋 작동 중에 일어 날 수 있다. 이 경우 수학식 (2)를 적용할 수 없다. 이러한 경우의 A/F 변환기가 카운터 시스템과 비동기된 경우의 기본적인 구성은 도 4와 같다.
카운터 시스템이 A/F 변환기와 동기되지 않은 경우에도 만약 카운터 출력의 제 4 및 5 플립플롭(13, 15)의 갱신이 A/F 변환기가 적분 모드에 있을 때 일어난다면 수학식 (2)와 같은 방법으로 A/F 변환기의 양자화 오차를 보상할 수 있다. 그러나 카운터 값의 갱신이 A/F 변환기의 리셋 모드 중인 경우에 일어나면 카운터 갱신 시점까지 경과한 리셋 모드의 시간, t_RSTPRGS(58)를 측정하여 보상해 주어야 한다. 클락 생성부(1)를 제외한 나머지 장치의 작동은 도 2와 같다.
도 5 은 리셋 작동 감지부의 구성을 도시한 논리회로도이다. 즉 도 5는 카운터 값을 갱신할 때 A/F 변환기가 리셋모드인지를 확인하기 위한 회로이다.
도 5에 도시된 바와 같이, 리셋 작동 감지부는 제 1 및 제 2 앤드게이트(21, 23) 및 제 6 및 제 7 플립플롭(25, 27)으로 구성된다.
제 1 앤드게이트(25)는 A/F 변환기의 양의 펄스 및 제 1 플립플롭(3)의 출력을 입력으로 받는다.
제 2 앤드게이트(27)는 A/F 변환기의 음의 펄스 및 제 2 플립플롭(5)의 출력을 입력으로 받는다.
제 6 플립플롭(25)은 제 1 앤드게이트(21)의 출력을 제어신호로 입력받고 제 3 플립플롭(7)의 출력에 의해 구동된다.
제 7 플립플롭(27)은 제 2 앤드게이트(23)의 출력을 제어신호로 입력받고 제 3 플립플롭(7)의 출력에 의해 구동된다.
도 5를 참조하여 리셋 작동 감지부의 동작을 설명하면, D_UPDATE의 하강 모서리에서 카운터 출력을 입력으로 받는 제 4 및 5 플립플롭(13, 15)의 값이 갱신되므로 이 시점에서 PULSE_P와 D_PULSE_P의 AND 로직(21, 23)을 거친 뒤 D_UPDATE의 하강 모서리에서 값을 갱신하는 제 6 플립플롭(25)을 이용하여 DELTA_P 신호를 얻게 된다. 이 신호가 HIGH이면, 동기식 A/F 변환기는 리셋 모드 중에 있거나 리셋모드가 완료되기는 했지만 아직 카운터 값이 갱신되지는 않은 상태이다. DELTA_N 신 호에 대해서도 같은 원리로 신호를 얻을 수 있다.
리셋 모드의 경과 시간 t_RSTPRGS를 측정하는 방법은 두 가지가 있다. 이하에서는 도 6 및 도 7을 참조하여 리셋 모드의 경과 시간을 측정하는 측정부의 2 가지 실시예에 있어서 구성 및 동작을 설명하기로 한다.
도 6 은 측정부의 제 1 실시예의 구성을 도시한 논리회로도이다.
도 6에는 정전류원(39), 아날로그 스위치(41), 커패시터(43), 샘플 앤드 홀드부(45) 및 A/D 변환부(47)를 이용하는 시간 측정장치가 도시되어 있다.
도 6을 참조하면, 상기 A/F 변환기의 양의 펄스 출력(PULSE_P)과 음의 펄스 출력(PULSE_N)이 제 3 앤드게이트(31)로 입력되고, 제 1 및 제 2 플립플롭의 출력(D_PULSE_P, D_PULSE_N)이 제 4 앤드게이트(33)로 입력된다.
제 3 및 4 앤드게이트(31, 33)의 출력이 제 5 앤드게이트(37)를 거쳐 스위치(41)로 입력된다.
인버터(35)는 제 3 앤드게이트(31)의 출력을 반전시켜 스위치(41)로 입력시킨다. 스위치(41)에 의해 선택된 신호는 제 2 샘플 앤드 홀드부(45)에 의해 홀드되어 제 2 A/D 변환부(47)에 의해 디지털 값으로 변환된다.
스위치(41)는 아날로그 스위치로서, 제어신호가 HIGH일 때 닫히고 LOW일 때 열리게 된다. 정전류원(51)과 스위치(41)를 이용하여 커패시터(43)를 PULSE_P와 PULSE_N 둘 중 하나가 LOW일 경우 충전한다. 둘 다 HIGH이고 D_PULSE_P와 D_PULSE_N도 둘 다 HIGH일 경우에는 접지하여 커패시터(43)의 출력 전압을 0[V]로 유지한다. 이 커패시터(43)의 전압은 D_UPDATE가 LOW일 때 홀드되어 A/D 변환부(57)에 의해 읽혀지게 된다.
도 7은 측정부의 제 2 실시예의 구성을 도시한 논리회로도이다. 도 7에는 카운터를 이용하는 시간 측정시스템이 도시되어 있다.
도 7에 도시된 바와 같이, 측정부는 복수개의 앤드게이트(51, 53, 57, 59, 61), 인버터(55) 및 카운터(63)로 구성된다.
A/F 변환기의 양의 펄스 출력(PULSE_P)과 음의 펄스 출력(PULSE_N)이 제 6 앤드게이트(51)로 입력되고, 제 1 및 제 2 플립플롭(3, 5)의 출력(D_PULSE_P, D_PULSE_N)이 제 7 앤드게이트(53)로 입력된다.
제 6 및 7 앤드게이트(51, 53)의 출력은 다시 제 8 앤드게이트(57)로 입력된다.
또한 제 6 앤드게이트(51)의 출력은 인버터(55)에도 입력되어 신호가 반전된다. 반전된 신호와 제 3 플립플롭의 출력(D_UPDATE)이 제 9 앤드게이트(59)를 거쳐 카운터(63)의 인에이블 단자(EN)로 입력된다.
제 8 앤드게이트(57)의 출력 및 제 3 플립플롭의 출력(D_UPDATE)이 제 9 앤드게이트(61)를 거쳐 카운터(63)의 리셋 단자(RST)에 입력된다.
HIGH_CLK 신호는 A/F 변환기의 리셋 모드 시간을 충분히 측정할 만큼 높은 주파수의 클락이다. HIGH_CLK 신호를 계수하는 카운터(63)는 EN 신호가 HIGH일 경우에만 클락 입력을 계수한다. 그리고 RST 신호가 HIGH일 경우에는 카운터(65)의 출력을 0으로 초기화 한다. A/F 변환기가 리셋모드일 경우, 이 카운터는 리셋 모드의 시작에서부터 D_UPDATE가 LOW가 되는 시점까지 계수한다.
이 시스템에서 i_IN의 적분 값을 구하는 방법은 수학식 (3)과 같다.
[수학식 3]
Figure 112003047316053-pat00003
본 발명은 동기식 A/F 변환기의 양자화 오차를 보정하기 위한 방법과 장치를 고안하였다. 동기식 A/F 변환기가 카운터 시스템과 동기된 경우와 동기되지 않은 경우에 대하여 각각 A/F 변환기의 양자화 오차를 줄이기 위해 적용 가능한 방법들이 고안되었다.
카운터 시스템이 A/F 변환기와 동기된 경우에는 도 3과 같이 디지털 신호를 생성함으로써 A/F 변환기의 양자화 오차를 보정 할 수 있다.
A/F 변환기와 동기되지 않은 카운터 시스템의 경우 A/F 변환기의 리셋 작동 중인 구간에서 카운터 값이 갱신 되더라도 본 발명에서 고안된 방법을 사용하여 A/F 변환기의 리셋 진행시간을 측정함으로써 A/F 변환기의 양자화 오차를 보정할 수 있다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.

Claims (11)

  1. A/F 변환기의 양자화 오차 보상장치에 있어서,
    상기 A/F 변환기로 제공되는 SAMPLE 신호, /PP_ON 신호와 /UPDATE 신호를 동기화하여 생성하는 클락 생성부;
    상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭;
    상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터;
    상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭;
    상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭;
    상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부; 및
    상기 홀드된 신호를 디지털 신호로 변환하는 A/D 변환부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  2. 제 1 항에 있어서,
    상기 제 1, 2, 4 및 5 플립플롭은 상승 모서리 트리거 방식 D-플립플롭인 것 을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  3. 제 1 항에 있어서,
    상기 제 3 플립플롭은 하강 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  4. 제1항에 있어서,
    상기 제 1 및 제 2 플립플롭의 출력(ΣPULSE_P, ΣPULSE_N)과 상기 A/D 변환부의 출력(AD_n)을 이용하여 하기식을 적용하여 A/F 변환기의 양자화 오차가 보상되는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
    Figure 112005051823165-pat00004
  5. A/F 변환기의 양자화 오차 보상장치에 있어서,
    클락신호와 /UPDATE 신호(4)를 생성하는 클락 생성부;
    상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭;
    상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터;
    상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭;
    상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭;
    상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부;
    상기 홀드된 신호를 디지털 신호로 변환하는 제 1 A/D 변환부;
    상기 A/F 변환기의 리셋 작동 여부를 감지하는 리셋 작동 감지부; 및
    상기 A/F 변환기의 리셋 작동 경과시간을 측정하는 측정부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  6. 제 5 항에 있어서,
    상기 리셋 작동 감지부는
    상기 A/F 변환기의 양의 펄스 및 상기 제 1 플립플롭의 출력을 입력으로 받는 제 1 앤드게이트;
    상기 제 1 앤드게이트의 출력을 제어신호로 입력받고 상기 제 3 플립플롭의 출력에 의해 구동되는 제 6 플립플롭;
    상기 A/F 변환기의 음의 펄스 및 상기 제 2 플립플롭의 출력을 입력으로 받는 제 2 앤드게이트; 및
    상기 제 2 앤드게이트의 출력을 제어신호로 입력받고 상기 제 3 플립플롭의 출력에 의해 구동되는 제 7 플립플롭을 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  7. 제 5 항에 있어서,
    상기 측정부는
    상기 A/F 변환기의 양의 펄스 출력과 음의 펄스 출력을 입력으로 받는 제 3 앤드게이트;
    상기 제 1 및 제 2 플립플롭의 출력을 입력으로 받는 제 4 앤드게이트;
    상기 제 3 및 4 앤드게이트의 출력을 입력으로 받는 제 5 앤드게이트;
    상기 제 3 앤드게이트의 출력을 반전시키는 인버터;
    상기 제 3 앤드게이트와 상기 인버터의 출력 중 어느 하나를 선택하기 위한 스위치;
    상기 스위치에 전류를 공급하는 정전류원;
    상기 스위치에 의해 선택된 신호를 홀드하는 제 2 샘플 앤드 홀드부;
    상기 스위치와 상기 제 2 샘플 앤드 홀드부 사이에 병렬로 연결되는 커패시터; 및
    상기 홀드된 신호를 디지털 신호로 변환하는 제 2 A/D 변환부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  8. 제 5 항에 있어서,
    상기 측정부는
    상기 A/F 변환기의 양의 펄스 출력과 음의 펄스 출력을 입력으로 받는 제 6 앤드게이트;
    상기 제 1 및 제 2 플립플롭의 출력을 입력으로 받는 제 7 앤드게이트;
    상기 제 6 및 7 앤드게이트의 출력을 입력으로 받는 제 8 앤드게이트;
    상기 제 6 앤드게이트의 출력을 반전시키는 인버터;
    상기 제 3 플립플롭의 출력 및 상기 인버터의 출력을 입력으로 받는 제 9 앤드게이트;
    상기 제 6 앤드게이트 및 제 7 앤드게이트의 출력을 입력으로 받는 제 10 앤드게이트;
    상기 제 10 앤드게이트 및 상기 제 3 플립플롭의 출력을 입력으로 받는 제 11 엔드게이트; 및
    상기 제 9 앤드게이트의 출력을 인에이블 신호로 입력받고, 상기 제 11 엔드게이트의 출력을 리셋 신호로 입력받는 제 3 카운터를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 플립플롭의 출력(ΣPULSE_P, ΣPULSE_N)과 상기 제 1 A/D 변환부의 출력(AD_n), 상기 리셋 작동 감지부의 출력(Delta_P, Delta_N) 및 상기 측정부에서 측정된 리셋 모드 경과시간(T-RSTPROGS)을 이용하여 하기 수학식을 적 용하여 A/F 변환기의 양자화 오차를 보상하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
    Figure 112003047316053-pat00005
  10. 제 5 항에 있어서,
    상기 제 1, 2, 4 및 5 플립플롭은 상승 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
  11. 제 5 항 또는 6 항에 있어서,
    상기 제 3, 4 및 5 플립플롭은 하강 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
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