KR100567601B1 - 동기식 a/f 변환기의 양자화 오차 보상장치 - Google Patents
동기식 a/f 변환기의 양자화 오차 보상장치 Download PDFInfo
- Publication number
- KR100567601B1 KR100567601B1 KR1020030090076A KR20030090076A KR100567601B1 KR 100567601 B1 KR100567601 B1 KR 100567601B1 KR 1020030090076 A KR1020030090076 A KR 1020030090076A KR 20030090076 A KR20030090076 A KR 20030090076A KR 100567601 B1 KR100567601 B1 KR 100567601B1
- Authority
- KR
- South Korea
- Prior art keywords
- flip
- output
- converter
- signal
- flops
- Prior art date
Links
- 238000013139 quantization Methods 0.000 title claims abstract description 38
- 230000001360 synchronised effect Effects 0.000 title description 36
- 238000000034 method Methods 0.000 claims description 18
- 230000000630 rising effect Effects 0.000 claims description 7
- 230000001960 triggered effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000005259 measurement Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims 1
- 229940014425 exodus Drugs 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 13
- 238000004364 calculation method Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/62—Gating or clocking signals not applied to all stages, i.e. asynchronous counters reversible
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
Claims (11)
- A/F 변환기의 양자화 오차 보상장치에 있어서,상기 A/F 변환기로 제공되는 SAMPLE 신호, /PP_ON 신호와 /UPDATE 신호를 동기화하여 생성하는 클락 생성부;상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭;상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터;상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭;상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭;상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부; 및상기 홀드된 신호를 디지털 신호로 변환하는 A/D 변환부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 1 항에 있어서,상기 제 1, 2, 4 및 5 플립플롭은 상승 모서리 트리거 방식 D-플립플롭인 것 을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 1 항에 있어서,상기 제 3 플립플롭은 하강 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- A/F 변환기의 양자화 오차 보상장치에 있어서,클락신호와 /UPDATE 신호(4)를 생성하는 클락 생성부;상기 클락 생성부의 클락에 의해 구동되고, 상기 A/F 변환기의 양의 출력 펄스 및 음의 출력 펄스가 각각 제어신호로 입력되는 제 1 및 제 2 플립플롭;상기 제 1 및 제 2 플립플롭의 출력신호에 의해 구동되고, 상기 A/F 변환기의 출력 펄스를 계수하기 위한 제 1 및 제 2 카운터;상기 클락 생성부의 클락에 의해 구동되고, 상기 클락 생성부에서 생성된 U-DATE 신호가 제어신호로 입력되는 제 3 플립플롭;상기 제 3 플립플롭의 출력신호에 의해 구동되고, 상기 제 1 및 제 2 카운터의 출력을 제어신호로 입력받는 제 4 및 제 5 플립플롭;상기 제 3 플립플롭의 출력신호의 하강 모서리에서 카운터의 출력이 갱신되는 동시에 A/F 변환기의 출력신호를 홀드하는 제 1 샘플 앤드 홀드부;상기 홀드된 신호를 디지털 신호로 변환하는 제 1 A/D 변환부;상기 A/F 변환기의 리셋 작동 여부를 감지하는 리셋 작동 감지부; 및상기 A/F 변환기의 리셋 작동 경과시간을 측정하는 측정부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 5 항에 있어서,상기 리셋 작동 감지부는상기 A/F 변환기의 양의 펄스 및 상기 제 1 플립플롭의 출력을 입력으로 받는 제 1 앤드게이트;상기 제 1 앤드게이트의 출력을 제어신호로 입력받고 상기 제 3 플립플롭의 출력에 의해 구동되는 제 6 플립플롭;상기 A/F 변환기의 음의 펄스 및 상기 제 2 플립플롭의 출력을 입력으로 받는 제 2 앤드게이트; 및상기 제 2 앤드게이트의 출력을 제어신호로 입력받고 상기 제 3 플립플롭의 출력에 의해 구동되는 제 7 플립플롭을 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 5 항에 있어서,상기 측정부는상기 A/F 변환기의 양의 펄스 출력과 음의 펄스 출력을 입력으로 받는 제 3 앤드게이트;상기 제 1 및 제 2 플립플롭의 출력을 입력으로 받는 제 4 앤드게이트;상기 제 3 및 4 앤드게이트의 출력을 입력으로 받는 제 5 앤드게이트;상기 제 3 앤드게이트의 출력을 반전시키는 인버터;상기 제 3 앤드게이트와 상기 인버터의 출력 중 어느 하나를 선택하기 위한 스위치;상기 스위치에 전류를 공급하는 정전류원;상기 스위치에 의해 선택된 신호를 홀드하는 제 2 샘플 앤드 홀드부;상기 스위치와 상기 제 2 샘플 앤드 홀드부 사이에 병렬로 연결되는 커패시터; 및상기 홀드된 신호를 디지털 신호로 변환하는 제 2 A/D 변환부를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 5 항에 있어서,상기 측정부는상기 A/F 변환기의 양의 펄스 출력과 음의 펄스 출력을 입력으로 받는 제 6 앤드게이트;상기 제 1 및 제 2 플립플롭의 출력을 입력으로 받는 제 7 앤드게이트;상기 제 6 및 7 앤드게이트의 출력을 입력으로 받는 제 8 앤드게이트;상기 제 6 앤드게이트의 출력을 반전시키는 인버터;상기 제 3 플립플롭의 출력 및 상기 인버터의 출력을 입력으로 받는 제 9 앤드게이트;상기 제 6 앤드게이트 및 제 7 앤드게이트의 출력을 입력으로 받는 제 10 앤드게이트;상기 제 10 앤드게이트 및 상기 제 3 플립플롭의 출력을 입력으로 받는 제 11 엔드게이트; 및상기 제 9 앤드게이트의 출력을 인에이블 신호로 입력받고, 상기 제 11 엔드게이트의 출력을 리셋 신호로 입력받는 제 3 카운터를 포함하는 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 5 항에 있어서,상기 제 1, 2, 4 및 5 플립플롭은 상승 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
- 제 5 항 또는 6 항에 있어서,상기 제 3, 4 및 5 플립플롭은 하강 모서리 트리거 방식 D-플립플롭인 것을 특징으로 하는 A/F 변환기의 양자화 오차 보상장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030090076A KR100567601B1 (ko) | 2003-12-11 | 2003-12-11 | 동기식 a/f 변환기의 양자화 오차 보상장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030090076A KR100567601B1 (ko) | 2003-12-11 | 2003-12-11 | 동기식 a/f 변환기의 양자화 오차 보상장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050057866A KR20050057866A (ko) | 2005-06-16 |
KR100567601B1 true KR100567601B1 (ko) | 2006-04-04 |
Family
ID=37251575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030090076A KR100567601B1 (ko) | 2003-12-11 | 2003-12-11 | 동기식 a/f 변환기의 양자화 오차 보상장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100567601B1 (ko) |
-
2003
- 2003-12-11 KR KR1020030090076A patent/KR100567601B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20050057866A (ko) | 2005-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10108148B1 (en) | Time to digital converter with increased range and sensitivity | |
Raisanen-Ruotsalainen et al. | A low-power CMOS time-to-digital converter | |
US7804290B2 (en) | Event-driven time-interval measurement | |
SE519816C2 (sv) | Fasdigitalisering med ackumulator | |
KR20150056458A (ko) | 회로 지연 감시장치 및 방법 | |
CN110069009B (zh) | 多通道时间数字转换器和光电探测装置 | |
US20070296396A1 (en) | Phase Difference Measurement Circuit | |
JP6792602B2 (ja) | 高分解能の時間−ディジタル変換器 | |
US6548997B1 (en) | Mechanism for measurement of time duration between asynchronous events | |
KR100567601B1 (ko) | 동기식 a/f 변환기의 양자화 오차 보상장치 | |
CZ186596A3 (en) | Digital phase detector | |
US10972116B2 (en) | Time to digital converter and A/D conversion circuit | |
Raisanen-Ruotsalainen et al. | A time digitizer with interpolation based on time-to-voltage conversion | |
JP5166869B2 (ja) | クロックジッターの測定 | |
JP2659594B2 (ja) | 物理量検出装置 | |
US7516032B2 (en) | Resolution in measuring the pulse width of digital signals | |
CN112578180A (zh) | 延迟电路、时间数字转换器及a/d转换电路 | |
JPS6263885A (ja) | 時間幅計測装置 | |
RU2260830C1 (ru) | Устройство для измерения интервала времени | |
KR950000418B1 (ko) | 시간정보 검출장치 | |
US8019037B2 (en) | Phase difference detection device and rotation position detection device | |
US6674309B1 (en) | Differential time sampling circuit | |
JP4415748B2 (ja) | サンプルホールド回路 | |
KR101650012B1 (ko) | 센서 장치 및 센싱 방법 | |
JPH1028110A (ja) | 位相差測定回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031211 |
|
PA0201 | Request for examination | ||
PG1501 | Laying open of application | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20050830 Patent event code: PE09021S01D |
|
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060329 |
|
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060329 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20060329 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20090327 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20100903 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20100903 Start annual number: 5 End annual number: 5 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |