JPH01144819A

JPH01144819A - 一致回路

Info

Publication number: JPH01144819A
Application number: JP62301568A
Authority: JP
Inventors: Mitsumasa Narahara; 奈良原　光政; Kazumi Yamauchi; 和海山内; Yuji Tanida; 谷田　雄二; Shinichi Yasunaga; 保永　伸一; Fujio Moriguchi; 森口　冨士雄; Munehisa Kato; 統久加藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1987-12-01
Filing date: 1987-12-01
Publication date: 1989-06-07
Also published as: US4989224A; GB2213299B; DE3840540A1; GB2213299A; GB8828056D0; DE3840540C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、各２進データの一致を判別する一致回路に係
り、詳しくは、ｎビット２進データとｎビットのカウン
タ出力との一致を判別する回路に関する。

［従来の技術］この種の一致回路は、例えば、感熱記録装置において、
−階調データに応じた発熱抵抗体に対する通電時間の制
御等に適用されるが、従来のその基本的な構成は、例え
ば、第７図に示すようなものとなっている。

同図において、１０はｎビットのカウンタであり、反転
出力Ｑが入力りに帰還されたｎ個のＤ型フリップフロッ
プ１１　（１），　１１　（２），…，１１（ｎ）が当
該反転出力Ｑと次段のクロック端子（Ｃに）との接続に
よって直列的に接続された構成となっている。このカウ
ンタ１０１．：Ｊ）＋いては、フリップ７０ツブ１１　
（１）の出力Ｑが最下位のビットに対応すると共に、そ
れ以降のフリップ７０ツブ’１１　（２）、・・・・・
・、の各出力Ｑが順次桁上りするビットに対応し、更に
、フリップフロップ１１　（ｎ）の出力Ｑが最上位のビ
ットに対応したものとなっている。また、最下位のビッ
トに対応したフリップフロップ１１　（１）のクロック
端子（Ｃに）が当該カウンタ１ｏの入力端子となり、カ
ウント信号が入力している。２０はｎビットの２進デー
タを格納するラッチ回路であり、このラッチ回路２０は
ｎ段のＤ型フリップ７０ツブ２１　（１），　２１　（
２）、・・・。

２１　（ｎ）で構成されている。ラッチ信号が各フリッ
プフロップのクロック端子（Ｃに）に入力しており、当
該ラッチ信号の入力よってフリップフロップ２１　（１
）には最下位ビットＤ１が保持されると共に、それ以降
のフリップフロップ（２）、・・・・・・には順次桁上
がりするビットＤ２．・・・・・・が保持され、更に、
フリップフロップ２１　（ｎ）には最上位ビットＤｎが
保持されるようになっている。なお、ラッチ回路２０に
対するラッチ信号はインバータ１２を介してカウンタ１
０を構成する各フリップフロップ１１　（１），１１　
（２）、・、　　１１　（ｎ）のクリア端子（ＣＬ）に
入力しており、ラッチ回路２０に対するｎビットデータ
の保持と同時にカウンタ１０にクリアがかかるようにな
っている。

ラッチ回路２０の各出力ビットとなる各７リツフフロツ
ブ２１　（ｉ）（ｉ＝１．２．・、　ｎ）の出力Ｑと、
カウンタ１０の対応する出力ビット、即ち、フリップフ
ロップ１１　（ｉＨｉ＝１．２．・、　ｎ）の出力Ｑと
がイクスクルーシブノア回路（以下、ＥＮＯＩＩという
）１４　（ｉ）（ｉ＝１．２．・・・、　ｎ）に入力し
ている。そして、このカウンタ１０、ラッチ回路２０の
各ビットに対応して設けられたＥＮＯＲ回路１４　（１
），　１４　（２）、・・・。

１４（ｎ）の出力がアンド回路１６に入力し、当該アン
ド出力がＤ型フリップフロップ１８のクロック端子（Ｃ
に）に入力している。このフリップフロップ１８は反転
出力Ｑが入力りに帰還されており、クロックが入力され
る毎にその出力Ｑを反転するよう構成されている。

上記のように構成される一致回路では、ラッチ信号によ
ってｎビットの２進データ（ＤＩ　Ｄ２・・・Ｄｎ）が
ラッチ回路２０に保持されてからカウンタ１０が順次カ
ウントアツプする過程で、当該カウント値が上記保持さ
れたデータと一致したときに全ＥＮＯＲ回路１４　（１
），　１４　（２）、−、１４（ｎ）の出力が立ち上が
り、それに伴ってアンド回路１６の出力が立ち上がって
フリップフロップ１８にクロック入力がなされ、当該フ
リップフロップ１８の出力Ｑが一致判別出力として立ち
上がる。

上記−数回路において、ラッチ回路２０に保持すべきデ
ータを感熱記録における１ドツトの階調データとした場
合、カウンタ１０のカウント開始時から一致判別出力が
なされるまでの間、当該ドツトに対応した発熱抵抗体に
対して通電するようにすれば、階調データに応じた各発
熱抵抗体に対する通電制御が実現されることになる。

［発明が解決しようとする問題点］ところで、上記のようにｎビット２進データの各ビット
とカウンタの対応するビットとの一致を検出する［ＮＯ
Ｒ回路と、全［ＮＯＲ回路が一致検出したことを判別す
る判別回路（第７図におけるアンド回路１６及びフリッ
プ７０ツブ１８）とで構成される従来の一致回路を半導
体集積回路（ＩＣ）の一部として実現する場合、その回
路占有面積が比較的大きくなってしまう。

それは、ＥＮＯＲ回路が入力する２つのピッ１−の−致
を検出するもので、値１１１　Ｉｎにて一致する場合と
値゛０″にて一致する場合の双方についての検出機能を
有し、この検出機能を実現する場合の回路構成が比較的
複雑になるからである。

具体的にみると、ＨＯ８集積回路の場合、各ゲートは基
本要素たるＨＯＳトランジスタによって構成されること
になるが、更に、各ゲートの基本は、ナンド回路、ノア
回路、インバータとなっている。

そして、他のゲートについては、この基本となるゲート
の複合ゲートとして実現される。上記ＥＮＯＲ回路は、
第８図に示すように、１つのノア回路２２と２つのナン
ド回路２３．２４にて構成され、この場合、ノア回路が
第９図（ａ）に示すように、また、ナンド回路が同図（
ｂ）に示すように、夫々４つのＨＯＳトランジスタにて
実現されることから、１つのＥＮＯ１１回路を構成する
には結８１２個のＨＯ３ｌ−ランジスタが必要となる。

一般に、複数の基本ゲートにて構成される複合ゲートと
なる上記ＥＮＯＲ回路のような機能回路は、その実現す
べき機能が複雑になる程その回路規模が大きくなる。

そこで、本発明の課題は、半導体集積回路の一部として
実現することを想定し、極力単ｌ１ｒＩな機能を実現す
る機能回路にて構成することである。

［問題点を解決するための手段］本発明は、第１図（ａ）に示すように、ｎビット２進デ
ータ（ＤＩ　Ｄ２・・・Ｄｎ）とｎビットのカウンタ１
出力との一致を判別する回路を前提としており、当該一
致回路にあって、上記課題を解決するだめの技術的手段
は、ｎビット２進データの各ビットＤｉ　　（ｉ　＝１
．２．−、ｎ）どカウンタ１の対応する出力ビットにつ
いて値１１１　ＩＩにて一致したことの検出のみが可能
な°゛１″検出回路２　（１），　２　（２），…，２
（ｎ）と、カウンタ１のアップカウントの過程で、上記
ｎビット２進データの圃ＩＩ　１１＋となるビットＤｊ
（ｊは１〜ｎのうちのいずれか）に対応した上記１１１
　Ｉ＋検出回路２（ｊ）全てが初めて当該検出を行なっ
たことを判別する初−致判別回路３とを備えたものであ
る。

当該一致回路を８０３半導体集積回路の一部どして構成
する場合、第１図（ｂ）に示すように、上記１１１　Ｉ
＋検出回路（２（１），２（２）、　・、２（ｎ））が
、対象となるｎビット２進データの各ビットを反転する
反転回路（４（１），４（２），…，４（ｎ））と、当
該ｎビット２進データの反転回路（４（１），４（２）
，…，４（ｎ））により反転された各ビットとカウンタ
（１）の対応する出力ビットとを入力するノア回路（５
（１），５（２）。

・・・、５（ｎ））とを備え、上記初一致判別回路（３
）が、各ビットに対応した全ノア回路（５（１），５（
２），…，５（ｎ））出力の最初の一致を判別するもの
とすることは、上記反転回路（４（１），４（２），…
，４（ｎ））、ノア回路（５（１），５（２），…，５
（ｒｌ））、が基本ゲートとなることから、回路構成の
単純化の点で好ましい態様である。

である。

また、当該一致回路は、通常、対象となるｎビット２進
データを一部ラッチしてタイマ出力との一致を判別する
ものとなるが、このラッチ回路を構成する場合、容易に
反転出力を得るよう構成できるので、上記反転回路（４
（１），４（２），…，４（ｒｌ））は、ラッチ回路の
一部として容易に実現される。

［作用Ｊカウンタ１が順次アップカウントする過程において、ｎ
ビット２進データの値ＩＩ　１１１となるビットＤｊに
対応したカウンタ１の同ビットＤｊは２ｊカウント毎に
値゛ＯＩＩと“１″とを交互に繰り返す。そして、当該
アップカウントの過程で、カウンタ１のビットＤｊ全部
が初めて“１″になると、ＩＩ　１　＋１検出回路２（
ｊ）の全てが一致検出を行ない、それに伴って初一致判
別回路３が判別出力を行なう。この時、カウンタ１の出
力値は、そのビットＤｊが対象となるｎピッ１〜２進デ
ータと同様ＩＩ　１　ＩＩであり、また、アップカウン
トの過程で初めて一致したということであるから、ビッ
トＤｊが゛１″となる数のうちの最小値となる。この最
小圃は他のビットがＯ゛′となるときである。

従って、対象となるｎピッミル２進データはピッ１〜Ｄ
ｊ以外のビットは全て“Ｏ１１であることから、上記初
一致判別回路３が判別出力を行なうとぎは対象となるｎ
ビット２進データとカウンタ１の出力値とが一致したと
きである。即ち、初一致判別回路３の判別出力は当該当
該一致回路にＪ３ける一致判別出力となる。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明に係る一致回路の一例を示す回路図であ
る。

同図におて、１０は従来のもの（第７図参照）と同様に
ｎビットのカウンタであり、その構成も同様で、Ｄ型フ
リップフロップ１１　（１），　１１　（２）。

・・・、　１１　（ｎ）が直列的に接続され、最下位ビ
ットに対応したフリップフロップ１１　（１）のクロッ
ク端子（ＣＫ）にカウント信号が入力している。３ｏは
ｎビットの２進データを反転格納する反転ラッチ回路で
あり、この反転ラッチ回路３ｏはｎ段のＤ型フリップフ
ロップ３１　（１），３１　（２），…，３１（ｎ）で
構成され、各フリップフロップ３１　（ｉ）の反転出力
Ｑが当該反転出力ビットとなっている。即ち、この反転
ラッチ回路３０は通常のラッチ回路における反転出力を
利用するものとして実現される。

なお、上記カウンタ１０及び反転ラッチ回路３゜とも従
来のものと同様に、フリップフロップ（１１（１），３
１　（１）　）が最下位ビットに対応すると共に、それ
以降のフリップフロップ（１１（２）。

３１（２））、・・・・・・が順次桁上がりするビット
に対応し、更にフリップフロップ（１１（ｎ）、３１　
（ｎ）　）が最上位ビットに対応したものとなっている
。また、ラッチ信号は反転ラッチ回路３０を構成する各
フリップフロップ３１　（ｉ）のクロック端子（Ｃに）
に入力すると共に、インバータ１３を介してカウンタ１
０を構成する各フリップ７０ツブ１１（ｉ）のクリア端
子（Ｃ［）に入力しており、反転保持回路３０に対する
ｎビットデータの反転保持と同時にカウンタ１０にクリ
アがかかるようになっている。

反転ラッチ回路３０の各出力ビットとなる各フリップフ
ロップ３１　（ｉ）（ｉ＝１．２．・・・、　ｎ）の反
転出力Ｑと、カウンタ１０の対応する出力ビット、即ち
、フリップフロップ１１　（ｉ）（ｉ＝１．２．−、　
ｎ）の出力Ｑとがノア回路１５　（ｉ）（ｉ＝１．２．
・・・、　ｎ）に入力している。そして、このカウンタ
１０．反転ラッチ回路３０の各ビットに対応して設けら
れたノア回路１５　（１），　１５　（２），…，１５
（ｎ）の出力がオア回路ノアに入力し、当該オア出力が
Ｄ型フリップフロップ１９のクリア端子（Ｃ［）に入力
している。このフリップフロップ１９は入力りに常時１
１１　ＩＩが入力した状態（例えば、＋５Ｖ電源に接続
）となると共に、そのクロック端子（ＣＬ）にインバー
タ１３を介した上記ラッチ信号が入力しており、当該ラ
ッチ信号の立ち下がり以後出力Ｑを“１″に保持し、ク
リア端子（ＣＬ）の立ち下がりによって出力Ｑが立ち下
がるよう構成されている。

上記−数回路の作動について説明する。

例えば、対象となる２進データが５ビツトデータ（１０
１０１）である場合を想定する。なお、当該５ごットデ
ータは左端が最下位ビットＤ１、右端が最上位ビットＤ
５である。

ラッチ信号の立ち上がりで当該データが反転ラッチ回路
３０にラッチされ、この反転ラッチ回路３０の出力が（
０１０１０）となると共に、カウンタ１０がクリアされ
てその出力が（０００００）となる。そして、当該ラッ
チ信号の立ち下がりにてフリップフロップ１９に対する
クロック入力がなされ、このフリップフロップ１９の出
力Ｑが″“Ｈ１１レベルに保持される。この状態で、ノ
ア回路１５　（１），　１５　（２）、　１５　（３）
、　１５　（４）、　１５　（５）の出力は順に（１０
１０１）となり、オア回路ノアの出力は゛トビルベルと
なる。

今、対象となる２進データの値“Ｏ″となるビット、即
ち、第２ビツトＤ２と第４ビツトＤ４に着目すると、こ
れらのビットに対応したノア回路１５　（２）、　１５
　（４）の反転ラッチ回路３０側からの入力は″“１″
となり、その出力はカウンタ１０側からの入力の如何に
かかわらず常にｌ　ＯＩＴ　（ＩＩ　Ｌ　１１レベル）
に保持される。

上記のようにカウンタ１０が（０００００）にリセット
された後、カウント信号の入力によりアップカラン１へ
作動を開始するとその出力は順次（１００００）→（０
１０００）→（１１０００）→（ｏｏｉｏｏ）→・・・
のように変更されていく。このとぎ、ノア回路１５（１
）〜１５　（５）の出力は（００１０１）→（１０１０１）→（００１０１）→（
ｉｏｏｏｌ）→・、。

のように順次変化していく。このときオア回路ノアの出
力はノア回路１５（１）〜１５（５）のいずれかの出力
が’１”（″゛Ｈ′Ｈ′ルベルる間はＩＩ　Ｈ１１レベ
ルを保持する。このようなカウンタ１０のカウントアツ
プの過程で、カウント信号が゛２１′′カウントに達す
ると、カウンタ１０の出力は（１０１０１）となる。す
ると、ノア回路１５（１）〜１５（５）の出力は（００
０００）となリ、オア回路ノアの出力が“Ｌパに立ちさ
がってフリップフロップ１９にクリアがかかり、当該フ
リップフロップ１９の出力Ｑが一致判別出力としてＩＩ
　Ｌ　Ｉ＋レベルに立ち下がる。即ち、対象となる５ビ
ツト２進データ（１０１０１）とカウンタ１０の出力（
１０１０１）が一致したときその一致判別出力がなされ
る。

第２ビツトと第４ビツトに対応したノア回路１５（２）
　、　１５（４）の出力は常に゛′０パを保持すること
から、カウンタ１０の出力が（ＩＸＩＸｌ）（×は“１
″または′Ｏ゛′のいずれか〉となるときにはオア回路
ノアの出力が上記同様常に立ち下がることになる。しか
し、カウンタ１０の出力（１Ｘ１Ｘ１）のうち（１０１
０１）が最小の値となることから、上述したように、カ
ウンタ１０出力が（１０１０１）となったときに初めて
オア回路ノアが立ち下がることになる。フリップフロッ
プ１９はこのオア回路ノアの初めての立ち下がりにてそ
の出力Ｑを反転した後は、以侵、オア回路ノアの出力変
化があってもその状態１１　Ｌ”レベルを保持する。

上記のような一致回路を例えば８０３半導体集積回路の
一部として実現する場合、値゛１″の場合にのみそのビ
ットの一致検出機能を有するノア回路１５　（１），　
１５　（２）、−、１５（ｎ）が８０８１５２９２９４
個で構成される基本ゲートであることから（第９図（ａ
）参照）、その回路構成が比較的簡単なものとなり、そ
の回路占有面積も小さくなる。

上記実施例では、反転ラッチ回路３０と各ビットに対応
させたノア回路１５　（１），　１５　（２）、・・・
。

１５（ｎ）にて゛１″１″検出を実現している。これは
、ノア回路の一方に’１”（反転前は“Ｏ″）が入力す
るときには、他方の入力の如何に関わらず、その出力が
′０″に固定され、即ち、当該他人力に対する判別機能
を有せず、また、ノア回路の一方に”Ｏ”（反転前はＩ
Ｉ　Ｉ　ＩＴ　）が入力するどきには、他方の入力がＩ
Ｉ　Ｉ　ＩＩにて出力゛°○″、他方の入力が″ＯＩＩ
にて出力“１′′となる、即ち、当該他人力に対する判
別機能を有するというものを゛１″検出に適用したもの
である。従って、本発明は、同じような機能を実現する
回路であれば、ノア回路等に限定されない。例えば、ア
ンド回路、オア回路にても実現され得る。これらの場合
であっても、従来のＥＮＯＲ回路にて実現するよりもそ
の回路規模は小さくなる。

上述した一致回路の具体的装置への適用例を以下に示す
。

第３図は、感熱記録装置にあって、階調データに応じて
ドツト対応の抵抗発熱体に対して通電を行なう通電制御
回路を示したものであり、１２８の抵抗発熱体を並列的
に制御する場合を想定している。表現する階調はｎ２階
調であり、対応する階調データはｎビットとなる。

第３図において、４２　（１），　４２　（２），…，
４２（１２８）は夫々ｎビット構成のシフトレジスタで
あり、シフトレジスタ４２　（ｉ）の最下位ビットとシ
フトレジスタ４２　（ｉ＋１）の最上位ビットとを接続
することにより各シフトレジスタが順次直列的に接続さ
れた構成となっている（　ｉ　＝１．２．・・・、　１
２７）。

４４　（１），　４４　（２），…，　４４　（１２８
）は夫々ラッチ信号（ＬＡＴＣｌｌ）の立ち上がりに同
期して対応する上記シフトレジスタ内のｎピッ］・デー
タをパラレルにラッチするｎビット構成のラッチ回路で
あり、第２図における反転ラッチ回路３０に相当するも
のである。４６　（１１，４６（２），…，　４６　（
１２８）は夫々比較回路、５４はインバータ５６を介し
たストローブ信号（ＳＴＢ）の立ち下がりにてカラン１
〜アンプを行なうｎビット（ｎ２進）のカウンタであり
、上記各比較回路４　ｅ　ｍは対応するラッチ回路４４
　（ｉ）にラッチされたｎビットデータとカウンタ５４
の出力を比較してそれらが一致したときに一致判別信号
を出力するようになっている。上記各比較回路４６　（
ｉ）が第２図におけるノア回路１５　（１），　１５　
（２），…，１５（ｎｌオア回路ノア、フリップフロッ
プ１９等に相当するもので、カウンタ５４が第２図にお
けるカウンタ１０に相当するものである。また、カウン
タ５４は上記ラッチ信号（ＬＡＴＣｌｌ）にて（ｏｏｏ
ｏｏｏ）にリセットされるようになついる。

上記各シフトレジスタ４２　（ｉ）には、インバータ５
２及び許容信号（ＣＥ）にてゲートコントロールされる
アンドゲート５０を介したクロック信号（ＣＬに）が並
列的に供給されると共に、同様の許容信号（ＣＥ）にて
ゲートコントロールされるアンドゲート４８を介した階
調データがシリアルにて１２８番目のシフトレジスタ４
２　（１２８）の最下位ビットに入力し、上記クロック
信号の立ち下がりに同期して当該入力する階調データが
当該１２８番目のシフトレジスタ４２　（１２８）の最
下位ビットから順次１番目のシフトレジスタ４２　（１
）の最上位ビットまでシフトアップされるようになって
いる。

また、５８は各抵抗発熱体に対応して設けられた素子に
て構成されるスイッチ回路であり、このスイッチ回路５
８はストローブ信号（ＳＴＢ）の立ち上がりによって各
抵抗発熱体に対する電流供給ゲートとなる高耐圧ＨＯＳ
トランジスタ６０　（１），・・・。

６０　（１２８）をオン状態に切換える一方、各比較回
路４６（ｉ＞からの一致判別信号により対応する高耐圧
ＨＯ３トランジスタ６０　（ｉ）をオフ状態に切換える
機能を有している。

上記発熱抵抗体の通電制御に係る回路は、例えば、１チ
ツプの８０３　ＩＣとして構成される。

作動についてみると、第４図に示すタイミングチャート
に従ってなされる。

許容信号（Ｃ［）が立ら上がると、アンドゲート４８及
び５０が許容状態となる。この状態にａ３いて、クロッ
ク信号（ＣＬＫ）及びｎビット単位の階調データが順次
シリアルに連続的に入力されると（ＤＩＮ）　、当該ク
ロック信号（ＣＬＫ）の立ち下がりに同期して、階調デ
ータが１２８番目のシフトレジスタ４２　（１２８’）
からシフトレジスタ４２　（１２７）、・・・と順次そ
の最下位ビットから最上位ビットに向ってシフトアップ
されていく。そして、１２８個のシフトレジスタ４２　
（１２８）、　４２　（１２７），…，４２（１）への
データ転送が終了したタイミングにて許容信号（ＣＥ）
が立ち下げられる。このとき、各シフトレジスタ４２　
（＋）にはｎビットの階調データが格納された状態とな
っている。次いで、ラッチ信号（ＬＡＴＣＩ＋）が立ち
上がると、各シフトレジスタ４２ｍに格納されている階
調データが対応するラッチ回路４４　ｍにパラレルにて
同時にラッチされる。この階調データのラッチ回路４４
　（ｉ）への転送後は、許容信号（ＣＥ）が立ち上げら
れ、上記と同様のデータ転送等の処理がなされ、以後も
、許容信号（ＣＦ）の立ち上げへ、立ち下げを繰り返し
て同様の処理が行なわれる。この階調データのシリアル
転送等の処理の過程において上記ラッチ信号（ＬＡＴＣ
Ｉ＋）の立ち上げと次の立ち上げのタイミングとの間に
以下の処理が平行して行なわれる。

当該ラッチ信号（ＬＡＴＣＨ）に関連してスイッチ回路
５８にス１〜ローブがかけられ、それにより各高耐圧Ｈ
ＯＳトランジスタ６０　（ｉ）がオン状態に切換えられ
て１２８個の発熱抵抗体が同時に通電される。

このとき、カウンタ５４に対して所定周期ＴＯのストロ
ーブ信号（ＳＴＢ）が供給され、このカウンタ５４が当
該ストローブ信号に同期して順次カウントアツプしてゆ
く。そして、各比較回路４６　（ｉ）は対応するラッチ
回路４４　（ｉ）にラッチされた階調データとカウンタ
５４のカウント出力値を比較し、階調データと当該カウ
ント出力値が一致したときに一致判別信号を出力する。

比較回路４６　（ｉ）から一致判別信号が出力されると
、スイッチ回路５８の対応する素子が高耐圧ＨＯ３トラ
ンジスタ６０　（ｉ）をオフ状態に切換え、それに伴っ
て更に対応する抵抗発熱体への通電が遮断される。

上記処理ではラッチされた階調データが小さいほど比較
回路から一致判別信号が出力されるタイミングが早く、
対応する抵抗発熱体への通電時間も短い。即ち、各発熱
抵抗体とも階調データに応じた時間の通電制御がなされ
、その通電時間Ｔはｎビットで表現された階調がａの場
合、 −ＴＯｘａとなる。

このように、階調データがラッチされる毎にその階調デ
ータに基づいた抵抗発熱体への通電制御が行なわれ、そ
の結果、各ドツト単位で階調データに応じた濃度の感熱
記録がなされる。

上記第３図に示した通電制御回路は１チツプの）１０Ｓ
　ＩＣにて構成されるが、更に１ラインのドツト数の多
い感熱記録装置を想定した場合には、例えば、第５図に
示すように、感熱ヘッドにおける発熱抵抗体の数に合せ
て複数の当該１チツプＩＣ１００ｍ、１００（２）、・
、１００１ｎ）を設け、それらをデータライン（ＤＩＮ
）及び制御信号ライン（ＣＬＫ、　ＬＡＴＣＩＩ、　５
ＴＢ）に並列的に接続し、各デバイスに対する許容信号
（ＣＥ）をデコーダ２００にて振分けるようにずれば、
１ラインのドツト印字が例えば１２８ドツト単位毎に順
次移動してなされるようになる。

第６図は当該通電制御回路の他の構成例である。

この例は、各シフ１〜レジスタ４２（ｉ）が第３図のよ
うにシリアルに接続されておらず、各シフトレジスタ４
２　（ｉ）　（ｉ＝１．２．・・・、　１２８１に対す
る階調データの格納が入力データの振分けによってなさ
れるようになっている。

即ち、許容状態となるアトゲート４８を介した階調デー
タが、更に、各アンドゲート６８　（ｉ）を介して対応
する各シフトレジスタ４２　（ｉ）に転送されると共に
、アンドゲート５０を介したシフトパルス（ＣＬＫ）が
、更に、各アンドゲート７ＯＮ）を介して同シフトレジ
スク４２（ｉ）に供給されるよう構成され、階調データ
の格納に際して、上記アンドゲート６８（ｉ）、７Ｑ（
ｉ）の状態を順次切換えてゆくようにしている。そして
、このアンドゲート６８　（ｉ）、　７０　（ｉ）の状
態切換えは次のようになされている。

インバータ６６を介したシフトパルスとして用いられる
クロック信号（ＣＬＫ）をｎ進カウンタ６２にて計数し
、カウントアツプするＦＥＥ（ｎパルス毎）にこのｎ進
カウンタ６２から１２８段構成のシフ１〜レジスタ６４
に対してクロックパルスが供給されるようになっている
。シフトレジスタ６４の各段の出力は対応する上記アン
ドグー）−６８（ｉ）。

７０　ｍに入力している。このような構成をとることに
よって、シフトレジスタ６４の段出力がクロック信＠（
ＣＬＫ）のｎパルス毎にシフトされ、このシフト毎にア
ンドゲート６８　（１），　７０　（１）から順次アン
ドゲート６８　（１２８）、　７０　（１２８）に至る
までその許容状態が切換えられていく。その結果、上記
クロック信号（ＣＬに）に同期して順次シリアルに転送
される階調データは、ｎビット毎に各シフトレジスタ４
２（ｉ）に対して振分けられる。このようにして、各シ
フトレジスタ４２（ｉ）に対する階調データの転送が終
了すると、許容信号（Ｃ［）が立ち下げられ、以後、第
３図に示した例と同様に、各シフトレジスタ４２（ｉ）
に格納された階調データが対応するラッチ回路４４　（
ｉ）にラッチされて各発熱抵抗体に対する通電が開始す
ると共に１、更に、その階調データとカウンタ５４のカ
ウント値とが比較され、夫々が一致した時点で該当する
発熱抵抗体への通電が遮断される。

′上記のように本発明に係る一致回路は、感熱記録装置
おけるサーマルヘッドの各発熱抵抗体に対する階調デー
タに応じた通電制御に適用することができる。また、こ
のような感熱記録装置の他、例えば、平面デイスプレィ
装置において、自発光型のＶＦＤ（蛍光表示管）、ＦＤ
Ｐ（プラズマデイスプレィ）、ＥＬＤ（エレクトロルミ
ネッセントデイスプレィ）等の高電圧を使用するものを
対象にした駆動回路にも出力段の高耐圧８０３　トラン
シタの仕様を変更するのみで適用可能であり、更に、−
殻内にデータに応じた時間制御に適用できる。

［発明の効果コ以上説明してきたように、本発明によれば、ｎビット２
進データの各ビットとカウンタの対応する出力ビットと
について、従来のＥＮＯＲ回路のように値ＩＩ　１　Ｉ
Ｉと０″の双方の一致検出を行なう回路でなく、値“１
″にて一致したことをの検出のみ可能な゛′１″１″路
を用いるようにしたため、より単純な機能を実現する機
能回路にて構成されることになる。このように単純な機
能回路にて構成されることから、半導体集積回路の一部
として実現する場合、その回路占有面積が比較的小さく
なって回路配置上の制限が少なくなることから、当該半
導体素子の設５１自由度が大きくなる。

【図面の簡単な説明】

第１図（ａ）は本発明の構成を示すブロック図、第１図
（ｂ）は本発明の一実施態様を示す図、第２図は本発明
に係る一致回路の一例を示す回路図、第３図は本発明に
係る一致回路を適用した感熱記録装置における通電制御
回路の一例を示す図、第４図は信号の状態を示すタイミ
ングチャート、第５図は第３図に示す通電制御回路を拡
張した場合の構成例を示ず図、第６図は当該通電制御回
路の他の一例を示す回路図、第７図は従来の一致回路を
示す回路図、第８図はＥＮＯＲ回路の基本ゲートでの構
成例を示す図、第９図はノア回路とナンド回路のＨＯ３
トランジスタでの構成例を示す図である。［符号の説明］１．１０・・・カウンタ２　（１），・・・、２（ｎ）・・・１１１１１検出回
路３・・・初一致判別回路４　（１），・・・、４（ｎ）・・・反転回路５　（１
），・・・、５（ｎ）・・・ノア回路１５　（１），・
・・、１５（ｎ）・・・ノア回路１３・・・インバータノア・・・オア回路１９・・・Ｄ型フリップフロップ３０・・・反転ラッヂ回路特許出願人　　富士ゼロックス株式会社代　理　人　　
弁理士　　中村　置溝（外２名）（ａ）９図（ｂ）

Claims

【特許請求の範囲】１）ｎビット２進データ（Ｄ１Ｄ２…Ｄｎ）とｎビット
のカウンタ（１）出力との一致を判別する回路であって
、ｎビット２進データの各ビット（Ｄｉ）（ｉ＝１，２，
…，ｎ）とカウンタ（１）の対応する出力ビットとにつ
いて値“１”にて一致したことの検出のみが可能な“１
”検出回路｛２（１），２（２），…，２（ｎ）｝と、
カウンタ（１）のアップカウントの過程で、上記ｎビッ
ト２進データの値“１”となるビット（Ｄｊ）（ｊは１
〜ｎのうちのいずれか）に対応した上記“１”検出回路
｛２（ｊ）｝全てが初めて当該検出を行なったことを判
別する初一致判別回路（３）とを備えたことを特徴とす
る一致回路。２）上記“１”検出回路｛２（１），２（２），…，２
（ｎ）｝が、対象となるｎビット２進データの各ビット
を反転する反転回路｛４（１），４（２），…，４（ｎ
）｝と、当該ｎビット２進データの反転回路｛４（１）
，４（２），…，４（ｎ）｝により反転された各ビット
とカウンタ（１）の対応する出力ビットとを入力するノ
ア回路｛５（１），５（２），…，５（ｎ）｝とを備え
、上記初一致判別回路（３）が、各ビットに対応した全
ノア回路｛５（１），５（２），…，５（ｎ）｝出力の
最初の一致を判別するものとなることを特徴とする特許
請求の範囲第１項記載の一致回路。