JPS6037038A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6037038A JPS6037038A JP58146208A JP14620883A JPS6037038A JP S6037038 A JPS6037038 A JP S6037038A JP 58146208 A JP58146208 A JP 58146208A JP 14620883 A JP14620883 A JP 14620883A JP S6037038 A JPS6037038 A JP S6037038A
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- Japan
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- factor
- halt
- interrupt
- circuit
- signal
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロコンピュータに関し、特に、動作の
停止を行うホールト機能を有するマイクロコンピュータ
に関する。
停止を行うホールト機能を有するマイクロコンピュータ
に関する。
（ロ）従来技術
近年、プログラムによって多種、多様の機能が実現でき
る電子時計用のマイクロコンピータが開発されている。
る電子時計用のマイクロコンピータが開発されている。
この様なマイクロコンピュータに於いては、その消費電
力を減少させるために、必要時以外は動作を停止するこ
とのできるホールト機能が設けられている。このホール
ト状態を解除させてプログラムを処理させる要因として
は、外部割込み端子に規定の信号変化があった場合、ス
イッチが操作された場合、内部タイマーがカウントアツ
プした場合、クロノグラフ用カウンタがカウントアツプ
した場合、時計用分周回路から計時信号が出力された場
合がある。プログラムを作成する場合、これらの処理は
優先順位を付けて処理させる必要があるが、この優先順
位はプログラムの内容によって変化する。これに対応す
るために、すべての要因により割込みがかかるように回
路を構成し、割込み処理プログラムの中で他の割込みを
許可できるようにしてやれば一応目的は達せられるが、
そうすると、割込み要因が多い場合、割込み処理プログ
ラムが多重にがさなるので、プログラムカウンタの退避
用のレジスタが多数必要となり、また、プログラムも極
めて複雑となる。
力を減少させるために、必要時以外は動作を停止するこ
とのできるホールト機能が設けられている。このホール
ト状態を解除させてプログラムを処理させる要因として
は、外部割込み端子に規定の信号変化があった場合、ス
イッチが操作された場合、内部タイマーがカウントアツ
プした場合、クロノグラフ用カウンタがカウントアツプ
した場合、時計用分周回路から計時信号が出力された場
合がある。プログラムを作成する場合、これらの処理は
優先順位を付けて処理させる必要があるが、この優先順
位はプログラムの内容によって変化する。これに対応す
るために、すべての要因により割込みがかかるように回
路を構成し、割込み処理プログラムの中で他の割込みを
許可できるようにしてやれば一応目的は達せられるが、
そうすると、割込み要因が多い場合、割込み処理プログ
ラムが多重にがさなるので、プログラムカウンタの退避
用のレジスタが多数必要となり、また、プログラムも極
めて複雑となる。
（ハ）発明の目的
本発明は、上述した点に鑑みて為されたものであり、ホ
ールトモードを解除する複数の要因の各々が、ホールト
を解除して更に割込み処理を行うのか、あるいは、ホー
ルトを解除するだけでプログラムを先に進めるのかをプ
ログラムで選択できルマイクロコンピュータを提供する
ものである。
ールトモードを解除する複数の要因の各々が、ホールト
を解除して更に割込み処理を行うのか、あるいは、ホー
ルトを解除するだけでプログラムを先に進めるのかをプ
ログラムで選択できルマイクロコンピュータを提供する
ものである。
に） 発明の構成
本発明は、ホールトモードを解除するための複数の要因
と、該要因の各々に対応し、各要因の発生を記憶するフ
リップフロップと、該フリップフロップの各出力信号の
うち、所定の命令によって指定された出力だけを選択す
る割込要因指定回路と、該割込み要因指定回路で指定さ
れた要因の発生に対して割込み信号、ホールト解除信号
、及び、発生した前記要因に対応するプログラムアドレ
スを指定するアドレス情報を出力する割込み制御回路と
、所定の命令によって前記要因が指定され、該指定され
た要因の発生を示す前記フリシブフロップの出力が印加
されたときホールト解除信号を出力するホールト解除要
因指定回路とから構成される。
と、該要因の各々に対応し、各要因の発生を記憶するフ
リップフロップと、該フリップフロップの各出力信号の
うち、所定の命令によって指定された出力だけを選択す
る割込要因指定回路と、該割込み要因指定回路で指定さ
れた要因の発生に対して割込み信号、ホールト解除信号
、及び、発生した前記要因に対応するプログラムアドレ
スを指定するアドレス情報を出力する割込み制御回路と
、所定の命令によって前記要因が指定され、該指定され
た要因の発生を示す前記フリシブフロップの出力が印加
されたときホールト解除信号を出力するホールト解除要
因指定回路とから構成される。
（ホ）実施例
例えば、時計用マイクロコンピータの場合には、３２，
７６８Ｈｚの基準周波数信号を分周して時刻計数に用い
られる２ＨｚあるいはＩＨｚの計時信号を得る分周回路
と、分周回路の分周出力を計数し１／１００ 秒桁の数
値を得るクロノグラフカウンタと、プログラムによって
プリセットが可能なタイマカウンタ等が設けられている
。これらの回路はホールト状態に於いても動作しており
、所定の時間あるいは計数値となったとき、その出力信
号ハマイクロコンピュータのホールトを解除する要因と
なる。また、入力端子に接続されたスイッチの開閉、あ
るいは、外部割込み端子の信号変化もホールトを解除す
る要因となる。
７６８Ｈｚの基準周波数信号を分周して時刻計数に用い
られる２ＨｚあるいはＩＨｚの計時信号を得る分周回路
と、分周回路の分周出力を計数し１／１００ 秒桁の数
値を得るクロノグラフカウンタと、プログラムによって
プリセットが可能なタイマカウンタ等が設けられている
。これらの回路はホールト状態に於いても動作しており
、所定の時間あるいは計数値となったとき、その出力信
号ハマイクロコンピュータのホールトを解除する要因と
なる。また、入力端子に接続されたスイッチの開閉、あ
るいは、外部割込み端子の信号変化もホールトを解除す
る要因となる。
第１図は本発明の実施例を示す回路図である。
第１図に於いて、ホールトを解除する複数の要因は、分
周回路（図示せず）から出力される計時信号Ｄｉｖ と
、１／１００ 秒桁を計数するクロノグラフカウンタ（
図示せず）から１／１０秒毎に出力される信号ＣＣと、
タイマカウンタ（図示せず）の出力信号ＴＭと、入力端
子に接続されたスイッチの開閉、及び、外部割込み端子
の信号変化を示す信号Ｐ４とがあり、これらの信号Ｄｉ
ｖ、ＣＣ。
周回路（図示せず）から出力される計時信号Ｄｉｖ と
、１／１００ 秒桁を計数するクロノグラフカウンタ（
図示せず）から１／１０秒毎に出力される信号ＣＣと、
タイマカウンタ（図示せず）の出力信号ＴＭと、入力端
子に接続されたスイッチの開閉、及び、外部割込み端子
の信号変化を示す信号Ｐ４とがあり、これらの信号Ｄｉ
ｖ、ＣＣ。
ＴＭ、ＰＫ、ｌは、各々、対応するフリップフロップ（
ＩＨ２］（３）（４）のセット端子Ｓに印加される。フ
リシブフロップ（１）（２１（３）（４）は、ホールト
を解除する要因が発生したことを記憶するものであり、
その各出力Ｑは割込み要因指定回路（５）及びホールト
解除要因指定回路（６）とに印加される。割込み要因指
定回路（５）は、各々、フリ１ブフロ１プ（１）（２Ｈ
３）（４］の出力Ｑが一方に印加されたＡＮＤゲート（
７）（８）（９）ＱＯ）と、ＡＮＤゲート（力（８）（
９１α０）を制御するラッチ回路αｔｏｔａａ：１０４
）とから成り、ラッチ回路ａυａｕｘｉｎの入力りには
１６ビツトから成るインストラクションバス０５）から
下位４ビツトの信号、ＩＲＯ，ＩＲＩ、１．Ｒ２、Ｉｎ
２が各々印加され、各クロック端子χには、命令を解読
しマイクロコンピュータの動作を制御する制御回路（図
示せず）から、要因指定命令５ＩＣ１及び５ＩＣ２が実
行されたとき出力される信号５ＩＣＩ及び５ＩＣ２とが
ＯＲゲート（１６Ｉを介して印加される。即ち、要因指
定命令５ＩＣＩ及び５ＩＣ２が実行されたとき、インス
トラクション信号ＩＲＯ〜ＩＲ３に送出されたデータが
ラッチ回路αυ（ＩＺ（１３１Ｑ４）に記憶され、割込
みをかける要因が指定される。そして、指定された要因
に対応するフリシブフロップ（１３（２）（３）（４）
の出力ＱがＡＮＤゲート（力（８）（９１αＱを介して
割込み制御回路ａ力に印加される。
ＩＨ２］（３）（４）のセット端子Ｓに印加される。フ
リシブフロップ（１）（２１（３）（４）は、ホールト
を解除する要因が発生したことを記憶するものであり、
その各出力Ｑは割込み要因指定回路（５）及びホールト
解除要因指定回路（６）とに印加される。割込み要因指
定回路（５）は、各々、フリ１ブフロ１プ（１）（２Ｈ
３）（４］の出力Ｑが一方に印加されたＡＮＤゲート（
７）（８）（９）ＱＯ）と、ＡＮＤゲート（力（８）（
９１α０）を制御するラッチ回路αｔｏｔａａ：１０４
）とから成り、ラッチ回路ａυａｕｘｉｎの入力りには
１６ビツトから成るインストラクションバス０５）から
下位４ビツトの信号、ＩＲＯ，ＩＲＩ、１．Ｒ２、Ｉｎ
２が各々印加され、各クロック端子χには、命令を解読
しマイクロコンピュータの動作を制御する制御回路（図
示せず）から、要因指定命令５ＩＣ１及び５ＩＣ２が実
行されたとき出力される信号５ＩＣＩ及び５ＩＣ２とが
ＯＲゲート（１６Ｉを介して印加される。即ち、要因指
定命令５ＩＣＩ及び５ＩＣ２が実行されたとき、インス
トラクション信号ＩＲＯ〜ＩＲ３に送出されたデータが
ラッチ回路αυ（ＩＺ（１３１Ｑ４）に記憶され、割込
みをかける要因が指定される。そして、指定された要因
に対応するフリシブフロップ（１３（２）（３）（４）
の出力ＱがＡＮＤゲート（力（８）（９１αＱを介して
割込み制御回路ａ力に印加される。
割込み制御回路（Ｉ７）は、各要因に対して優先順位が
設定され、また、各要因に対して割込み処理を行うプロ
グラムのアドレスを指定するためのアドレス情報ＡＤ、
及び、マイクロコンピュータに割込み処理を実行させる
ための割込み信号ＩＮＴを出力すると共に、ホールトを
解除するための信号５ＴＡＲＴをＯＲゲートα棒を介し
て、マイクロコンピュータの動作を行うシステムクロッ
クを発生するタイミングジェネレータ（図示せず）に印
加する。そして、割込みが受付ゆられると、その割込み
要因に対応するリセット信号ＲＥＳＥＴＯ〜ＲＥＳＥＴ
３を出力する。このリセット信号ＲＥＳ ＥＴ ０−Ｒ
Ｅ Ｓ ＥＴ ３は、各々対応するラッチ回路（１１）
（１２１（ｌ（至）θ（イ）のリセット端子Ｒ１及び、
ＯＲゲートａ’ｓυ（２ルクを介して対応するフリップ
フロップ（１）（２１（３１（４）のリセット端子Ｈに
印加される。
設定され、また、各要因に対して割込み処理を行うプロ
グラムのアドレスを指定するためのアドレス情報ＡＤ、
及び、マイクロコンピュータに割込み処理を実行させる
ための割込み信号ＩＮＴを出力すると共に、ホールトを
解除するための信号５ＴＡＲＴをＯＲゲートα棒を介し
て、マイクロコンピュータの動作を行うシステムクロッ
クを発生するタイミングジェネレータ（図示せず）に印
加する。そして、割込みが受付ゆられると、その割込み
要因に対応するリセット信号ＲＥＳＥＴＯ〜ＲＥＳＥＴ
３を出力する。このリセット信号ＲＥＳ ＥＴ ０−Ｒ
Ｅ Ｓ ＥＴ ３は、各々対応するラッチ回路（１１）
（１２１（ｌ（至）θ（イ）のリセット端子Ｒ１及び、
ＯＲゲートａ’ｓυ（２ルクを介して対応するフリップ
フロップ（１）（２１（３１（４）のリセット端子Ｈに
印加される。
ホールト解除要因指定回路（６）は、フリップフロップ
（１）（２）（３）（４１の出力Ｑが印加されるＡＮＤ
ゲート（ハ）（財）（ハ）（ハ）と、ＡＮＤゲート（ハ
）（２）（ハ）（ハ）を制御するラッチ回路（２７）（
ハ）Ｃ２１（至）とから成り、ラッチ回路（５）（ハ）
（２１（至）の入力りには、インストラクション信号Ｉ
Ｒ４、ＩＲ５、ＩＲ６、ＩＲ７が印加され１．クロック
端子ダには、要因指定命令５ＩＣＩが実行されたときに
出力される信号５ＩＣＩが印加される。即ち、要因指定
命令５ＩＣＩが実行されたときインストラクション信号
ＩＲ４〜ＩＲ７に送出されたデータがラッチ回路＠ （
２８）（２１（７）罠記憶され、ホールトを解除する要
因が指定される。そして、指定された要因が発生したと
き、その要因に対応するフリップフロップ（１）（２１
（３）（４１の出力Ｑが、ＯＲゲート０１）α→を介し
てシステムクロックを発生させるスタート信号５ＴＡＲ
Ｔとして出力される。このホールト解除要因指定回路（
６）に設定された要因では、割込み処理は為されず、単
にホールトを解除してプログラムを先に進めるだけであ
る。また、その要因が発生した場合、要因に対応する処
理を行うプログラムの最後あるいは最初に於いて、その
要因を記憶しているフリップフロップ（１）（２１（３
）（４１をリセットする。即ち、ＡＮＤゲート０榎（ハ
）（ロ）０９の一方の入力に、要因リセット命令ＰＬＯ
が実行されたときに出力される信号ＰＬＯが印加され、
他方の入力にインストラクション信号ＩＲＱ、ＩＲＩ、
ＩＲ２、ＩＲ３がフリップフロップ（ＩＯ２）（３）（
４）と対応して印加され、ＡＮＤゲート（ａ２ｃ３３１
（ロ）０ωの出力が、各々、ＯＲゲート醤（２（ｌｌｃ
２］）（２３を介してフリップフロップ（１）（２Ｈ３
）（４）のリセット端子Ｒに印加されているので、要因
リセット命令ＰＬＯが実行されたときインストラクショ
ン信号ＩＲＯ〜ＩＲ３で指定される７すｌプフロップ（
１）（２）（３）（４）がリセットされるのである。
（１）（２）（３）（４１の出力Ｑが印加されるＡＮＤ
ゲート（ハ）（財）（ハ）（ハ）と、ＡＮＤゲート（ハ
）（２）（ハ）（ハ）を制御するラッチ回路（２７）（
ハ）Ｃ２１（至）とから成り、ラッチ回路（５）（ハ）
（２１（至）の入力りには、インストラクション信号Ｉ
Ｒ４、ＩＲ５、ＩＲ６、ＩＲ７が印加され１．クロック
端子ダには、要因指定命令５ＩＣＩが実行されたときに
出力される信号５ＩＣＩが印加される。即ち、要因指定
命令５ＩＣＩが実行されたときインストラクション信号
ＩＲ４〜ＩＲ７に送出されたデータがラッチ回路＠ （
２８）（２１（７）罠記憶され、ホールトを解除する要
因が指定される。そして、指定された要因が発生したと
き、その要因に対応するフリップフロップ（１）（２１
（３）（４１の出力Ｑが、ＯＲゲート０１）α→を介し
てシステムクロックを発生させるスタート信号５ＴＡＲ
Ｔとして出力される。このホールト解除要因指定回路（
６）に設定された要因では、割込み処理は為されず、単
にホールトを解除してプログラムを先に進めるだけであ
る。また、その要因が発生した場合、要因に対応する処
理を行うプログラムの最後あるいは最初に於いて、その
要因を記憶しているフリップフロップ（１）（２１（３
）（４１をリセットする。即ち、ＡＮＤゲート０榎（ハ
）（ロ）０９の一方の入力に、要因リセット命令ＰＬＯ
が実行されたときに出力される信号ＰＬＯが印加され、
他方の入力にインストラクション信号ＩＲＱ、ＩＲＩ、
ＩＲ２、ＩＲ３がフリップフロップ（ＩＯ２）（３）（
４）と対応して印加され、ＡＮＤゲート（ａ２ｃ３３１
（ロ）０ωの出力が、各々、ＯＲゲート醤（２（ｌｌｃ
２］）（２３を介してフリップフロップ（１）（２Ｈ３
）（４）のリセット端子Ｒに印加されているので、要因
リセット命令ＰＬＯが実行されたときインストラクショ
ン信号ＩＲＯ〜ＩＲ３で指定される７すｌプフロップ（
１）（２）（３）（４）がリセットされるのである。
第２図は、第１図に示された実施例に於いて使用される
命令コードを示す図である。要因指定命令５ＩＣＩは、
ＩＲ８〜ｌＲ１５までの８ピツトに設定されたコードに
よって、要因指定命令５ＩＣ１であることを示し、ＩＲ
４〜ＩＷ７の４ビツトに設定されるデータＸ、〜Ｘ７に
よってホールト解除要因指定回路（６）に、ホールトを
解除してプログラムを先に進める要因を指定し、更にＩ
ＲＯ〜ｌＲ３０４ビットに設定されるデータＸ。−Ｘ３
によって、割込み要因指定回路（５）に、ホールトを解
除すると共に割込みをかける要因を指定する。
命令コードを示す図である。要因指定命令５ＩＣＩは、
ＩＲ８〜ｌＲ１５までの８ピツトに設定されたコードに
よって、要因指定命令５ＩＣ１であることを示し、ＩＲ
４〜ＩＷ７の４ビツトに設定されるデータＸ、〜Ｘ７に
よってホールト解除要因指定回路（６）に、ホールトを
解除してプログラムを先に進める要因を指定し、更にＩ
ＲＯ〜ｌＲ３０４ビットに設定されるデータＸ。−Ｘ３
によって、割込み要因指定回路（５）に、ホールトを解
除すると共に割込みをかける要因を指定する。
即ち、要因指定命令５ＩＣＩは、ホールト解除要因指定
回路（６）の要因設定と、割込み要因指定回路（５）の
要因設定とを同時に行う命令である。
回路（６）の要因設定と、割込み要因指定回路（５）の
要因設定とを同時に行う命令である。
一方、要因指定命令５ＩＣ２は、ＩＲＯ〜ｌＲ３０４ビ
ットに設定されるデータＸ。〜Ｘ、によって割込み要因
指定回路（５）Ｋ割込み要因を設定する命令であり、Ｉ
Ｒ８〜ｌＲ１５に設定されたコードによって、その命令
であることが示され、工Ｒ４〜ｌＲ７０４ビットは０”
に設定される。
ットに設定されるデータＸ。〜Ｘ、によって割込み要因
指定回路（５）Ｋ割込み要因を設定する命令であり、Ｉ
Ｒ８〜ｌＲ１５に設定されたコードによって、その命令
であることが示され、工Ｒ４〜ｌＲ７０４ビットは０”
に設定される。
また、要因リセット命令ＰＬＣは、ＩＲ８〜ｌＲ１５に
設定されたコードによって、その命令であることが示さ
れ、ＩＲＯ〜ＩＲ３の４ビツトに設定されるデータＸ０
〜Ｘ、によって要因の発生を記憶するフリップフロップ
（１）（２］ （３）（４１を指定する。
設定されたコードによって、その命令であることが示さ
れ、ＩＲＯ〜ＩＲ３の４ビツトに設定されるデータＸ０
〜Ｘ、によって要因の発生を記憶するフリップフロップ
（１）（２］ （３）（４１を指定する。
第２図に示された命令に於いて、例えば、クロノグラフ
カウンタから１／１０秒毎に出力される信号ＣＣの発生
と、入力端子に接続されたスイッチの開閉、あるいは、
外部割込み端子の信号変化を示す信号Ｐ０の発生とに対
する処理を割込み処理で行い、分周回路から出力される
計時信号Ｄｉｖの発生とタイマーカウンタからの出力信
号ＴＭの発生に対する処理をメインプログラムで処理す
る場合、プログラム中に必要に応じて実行される要因指
定命令５ＩＣＩのコードに於汁るＸｏ、Ｘ２Ｘｓ 、Ｘ
ＴはＩＩ ＯＩＴとし、ｘ、 、ｘ８．ｘ４、ｘ。
カウンタから１／１０秒毎に出力される信号ＣＣの発生
と、入力端子に接続されたスイッチの開閉、あるいは、
外部割込み端子の信号変化を示す信号Ｐ０の発生とに対
する処理を割込み処理で行い、分周回路から出力される
計時信号Ｄｉｖの発生とタイマーカウンタからの出力信
号ＴＭの発生に対する処理をメインプログラムで処理す
る場合、プログラム中に必要に応じて実行される要因指
定命令５ＩＣＩのコードに於汁るＸｏ、Ｘ２Ｘｓ 、Ｘ
ＴはＩＩ ＯＩＴとし、ｘ、 、ｘ８．ｘ４、ｘ。
は１″とする。今、この要因指定命令５ＩＣＩが実行さ
れた場合、第１図に於いて、割込み要因指定回路（５）
のラッチ回路ａ２α４）には１”が記憶され、ラッチ回
路αυα３）には′０”が記憶され、一方ホールト解除
要因指定回路（６）のラッチ回路（２７）（２ａには１
”が記憶され、ラッチ回路Ｇ！８１ｃｇＪ）には０”が
記憶される。そして、ホールト命令が実行されると、マ
イクロコンピュータは動作を停止する。
れた場合、第１図に於いて、割込み要因指定回路（５）
のラッチ回路ａ２α４）には１”が記憶され、ラッチ回
路αυα３）には′０”が記憶され、一方ホールト解除
要因指定回路（６）のラッチ回路（２７）（２ａには１
”が記憶され、ラッチ回路Ｇ！８１ｃｇＪ）には０”が
記憶される。そして、ホールト命令が実行されると、マ
イクロコンピュータは動作を停止する。
この状態に於いて、クロノグラフカウンタから信号ＣＣ
が出力されると７リツプフロ１プ（２）がセットされ、
その出力Ｑ″１”はＡＮＤゲート（８）を介して割込み
制御回路（Ｌ７）に印加される。割込み制御回路（１７
）は、ＡＮＤゲート（８）の出力が′１″となることに
より、スタート信号５ＴＡＲＴ、割込み信号ＩＮＴ、及
び、信号ＣＣの要因に対応するプログラムアドレスを指
定するアドレス信号ＡＤを出力する。これにより、マイ
クロコンピュータは、動作を開始し、アドレス信号ＡＤ
で指定されたプログラムを実行し割込み処理を行う。更
に、割込み制御回路住ηはＡＮＤゲート（８）の出力に
よって割込みを受付けたとき、リセット信号ＲＥＳＥＴ
Ｉを出力してラッチ回路αの及びフリップフロップ（２
）をリセットする。また、信号Ｐ４が入力された場合も
前述と同様の動作により、信号Ｐ４の要因に対応するプ
ログラムアドレスが指定され、そのプログラムを割込み
処理で実行する。
が出力されると７リツプフロ１プ（２）がセットされ、
その出力Ｑ″１”はＡＮＤゲート（８）を介して割込み
制御回路（Ｌ７）に印加される。割込み制御回路（１７
）は、ＡＮＤゲート（８）の出力が′１″となることに
より、スタート信号５ＴＡＲＴ、割込み信号ＩＮＴ、及
び、信号ＣＣの要因に対応するプログラムアドレスを指
定するアドレス信号ＡＤを出力する。これにより、マイ
クロコンピュータは、動作を開始し、アドレス信号ＡＤ
で指定されたプログラムを実行し割込み処理を行う。更
に、割込み制御回路住ηはＡＮＤゲート（８）の出力に
よって割込みを受付けたとき、リセット信号ＲＥＳＥＴ
Ｉを出力してラッチ回路αの及びフリップフロップ（２
）をリセットする。また、信号Ｐ４が入力された場合も
前述と同様の動作により、信号Ｐ４の要因に対応するプ
ログラムアドレスが指定され、そのプログラムを割込み
処理で実行する。
一方、ホールト状態に於いて、計時信号Ｄｉｖが発生す
ると、フリップフロップ（１）がセットされ、その１”
となった出力Ｑは、ＡＮＤゲート（ハ）、ＯＲグー）Ｃ
１０及びＯＲゲーＨ８）を介してスタート信号５ＴＡＲ
Ｔとして出力されるが、割込み制御回路住ηへは、ＡＮ
Ｄゲート（ηにより遮断され印加されない。従って、こ
の場合には、割込みはかかラス、マイクロコンピュータ
の動作が開始し、メインのプログラムが先に進むのであ
る。また、タイマーカウンタの出力信号ＴＭが発生した
場合も同様に動作し、メインプログラムが先に進む。こ
のとき、メインプログラムでは、先ず、動作が開始した
要因を調べる。即ち、フリップ７０ツブ（１）（２）Ｆ
、３１（４）の出力Ｑをデータバスに取込み“１″とな
っているビットを調べる。この結果、メインプログラム
はその要因を処理するためのサブルーチンにジャンプし
、そのグログラムを処理する。そして、サブルーチンの
最初あるいは最後に於いて、要因リセット命令ＰＬＯを
実行し、動作を開始させた要因を解除する。即ち、動作
を開始させた要因が計時信号Ｄｉｖである場合には、Ｘ
Ｏを“１″Ｘ、、Ｘ、、Ｘ３を“０”とした要因リセッ
ト命令ＰＬＯを実行し、フリップフロップ（１）をリセ
ットする。
ると、フリップフロップ（１）がセットされ、その１”
となった出力Ｑは、ＡＮＤゲート（ハ）、ＯＲグー）Ｃ
１０及びＯＲゲーＨ８）を介してスタート信号５ＴＡＲ
Ｔとして出力されるが、割込み制御回路住ηへは、ＡＮ
Ｄゲート（ηにより遮断され印加されない。従って、こ
の場合には、割込みはかかラス、マイクロコンピュータ
の動作が開始し、メインのプログラムが先に進むのであ
る。また、タイマーカウンタの出力信号ＴＭが発生した
場合も同様に動作し、メインプログラムが先に進む。こ
のとき、メインプログラムでは、先ず、動作が開始した
要因を調べる。即ち、フリップ７０ツブ（１）（２）Ｆ
、３１（４）の出力Ｑをデータバスに取込み“１″とな
っているビットを調べる。この結果、メインプログラム
はその要因を処理するためのサブルーチンにジャンプし
、そのグログラムを処理する。そして、サブルーチンの
最初あるいは最後に於いて、要因リセット命令ＰＬＯを
実行し、動作を開始させた要因を解除する。即ち、動作
を開始させた要因が計時信号Ｄｉｖである場合には、Ｘ
Ｏを“１″Ｘ、、Ｘ、、Ｘ３を“０”とした要因リセッ
ト命令ＰＬＯを実行し、フリップフロップ（１）をリセ
ットする。
尚、要因設定命令５ＩＣ２は、要因設定命令５ＩＣＩで
設定されたホールト解除要因指定回路（６）の指定内要
を変えずに、割込み要因指定回路（５）に要因を指定す
る場合に用いられる。
設定されたホールト解除要因指定回路（６）の指定内要
を変えずに、割込み要因指定回路（５）に要因を指定す
る場合に用いられる。
この様に、ホールトを解除する複数の要因がある場合、
割込み要因指定回路（５）で、ホールトを解除すると共
に割込みをかける要因を指定でき、一方、ホールト解除
要因指定回路（６）で、ホールトを解除するだけで、単
にプログラムを先に進める要因を指定できるのである。
割込み要因指定回路（５）で、ホールトを解除すると共
に割込みをかける要因を指定でき、一方、ホールト解除
要因指定回路（６）で、ホールトを解除するだけで、単
にプログラムを先に進める要因を指定できるのである。
（へ） 発明の効果
上述の如く、本発明によれば、割込みの要因を任意に選
択できるため、割込み要因の数を減して、他の要因をメ
インプログラムで処理することが可能となるので、割込
み処理プログラムが多重にかさなることが少なくなり、
プログラムも簡単となる利点を有する。よって、使い易
い多機能なマイクロコンピュータが得られるのである。
択できるため、割込み要因の数を減して、他の要因をメ
インプログラムで処理することが可能となるので、割込
み処理プログラムが多重にかさなることが少なくなり、
プログラムも簡単となる利点を有する。よって、使い易
い多機能なマイクロコンピュータが得られるのである。
第１図は、本発明の実施例を示す回路図、第２図は第１
図で使用される命令コードを示す図である。 主な図番の説明 （ＩＯ２）（３）（４）・・・フリツプフロツプ、（５
）・・・割込み要因指定回路、 （６）・・・ホールト
解除要因指定回路、（Ｉ５１・・・インストラクション
バス、 任７）・・・割込み制御回路。 第１図 ら ＴＡＲＴ 第２図
図で使用される命令コードを示す図である。 主な図番の説明 （ＩＯ２）（３）（４）・・・フリツプフロツプ、（５
）・・・割込み要因指定回路、 （６）・・・ホールト
解除要因指定回路、（Ｉ５１・・・インストラクション
バス、 任７）・・・割込み制御回路。 第１図 ら ＴＡＲＴ 第２図
Claims (1)
- １、ホールト命令が実行されたときシステムクロックの
発生を停止させ、動作の停止を行うホールトモードを有
するマイクロコンピュータに於いて、前記ホールトモー
ドを解除させるだめの複数の要因と、該要因の各々に対
応し、各要因の発生を記憶するフリップ７０ツブと、該
フリップフロップの各出力信号のうち、所定の命令によ
って指定された出力だけを選択する割り込み要因指定回
路と、該割込み要因指定回路で指定された要因の発生に
対して割込み信号、ホールト解除信号、及び、発生した
前記要因に対応するプログラムアドレスを指定するアド
レス情報を出力する割込み制御回路と、所定の命令によ
って指定され、該指定された要因の発生を示す前記フリ
ップフロップの出力が印加されたときホールト解除信号
を出力するホールト解除要因指定回路とを備え、前記複
数の要因の各々が、ホールトを解除して更に割込み処理
を行うのか、あるいは、ホールトを解除してプログラム
を先に進めるのか、をプログラムで選択できることを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146208A JPS6037038A (ja) | 1983-08-09 | 1983-08-09 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146208A JPS6037038A (ja) | 1983-08-09 | 1983-08-09 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037038A true JPS6037038A (ja) | 1985-02-26 |
| JPH0352094B2 JPH0352094B2 (ja) | 1991-08-08 |
Family
ID=15402560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146208A Granted JPS6037038A (ja) | 1983-08-09 | 1983-08-09 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579498A (en) * | 1993-07-05 | 1996-11-26 | Nec Corporation | Pipelined data processing system capable of stalling and resuming a pipeline operation without using an interrupt processing |
-
1983
- 1983-08-09 JP JP58146208A patent/JPS6037038A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579498A (en) * | 1993-07-05 | 1996-11-26 | Nec Corporation | Pipelined data processing system capable of stalling and resuming a pipeline operation without using an interrupt processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352094B2 (ja) | 1991-08-08 |
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