JP3128475B2 - 蛍光表示管駆動回路 - Google Patents
蛍光表示管駆動回路Info
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- JP3128475B2 JP3128475B2 JP07156207A JP15620795A JP3128475B2 JP 3128475 B2 JP3128475 B2 JP 3128475B2 JP 07156207 A JP07156207 A JP 07156207A JP 15620795 A JP15620795 A JP 15620795A JP 3128475 B2 JP3128475 B2 JP 3128475B2
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- Japan
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- circuit
- output
- anode
- fluorescent display
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数桁の蛍光表示管を
ダイナミック方式で発光駆動する蛍光表示管駆動回路に
関する。
ダイナミック方式で発光駆動する蛍光表示管駆動回路に
関する。
【０００２】
【従来の技術】一般に、蛍光表示管の駆動回路において
は、図３に示すように、基準クロックに基づいてタイミ
ング制御回路１によってアノードタイミング信号ＡＤ及
びグリッドタイミング信号ＧＤを発生させ、アノードタ
イミング信号ＡＤに応じてアノードドライバ２が図５の
クに示す各桁毎のアノード信号を出力し、これらアノー
ド信号が蛍光表示管３のアノード電極４に印加される。
アノードドライバ２は、アノードタイミング信号ＡＤを
ラッチするラッチ回路２０と、ブランキング信号ＢＬＫ
に応じてブランキング期間の間信号レベルをＬレベルに
するゲート回路を含んでいる。
は、図３に示すように、基準クロックに基づいてタイミ
ング制御回路１によってアノードタイミング信号ＡＤ及
びグリッドタイミング信号ＧＤを発生させ、アノードタ
イミング信号ＡＤに応じてアノードドライバ２が図５の
クに示す各桁毎のアノード信号を出力し、これらアノー
ド信号が蛍光表示管３のアノード電極４に印加される。
アノードドライバ２は、アノードタイミング信号ＡＤを
ラッチするラッチ回路２０と、ブランキング信号ＢＬＫ
に応じてブランキング期間の間信号レベルをＬレベルに
するゲート回路を含んでいる。
【０００３】一方、グリッドタイミング信号ＲＤは、デ
コーダ５によってデコードされ、デコード出力に応じて
グリッドドライバ６が図５のア〜キに示す各桁毎のグリ
ッド信号を出力し、これらグリッド信号が蛍光表示管３
のグリッド電極７に印加される。デコーダ５もしくはグ
リッドドライバ６は、アノードドライバ２と同様、ブラ
ンキング信号ＢＬＫに応じてブランキング期間の間信号
レベルをＬレベルにするゲート回路を含んでいる。
コーダ５によってデコードされ、デコード出力に応じて
グリッドドライバ６が図５のア〜キに示す各桁毎のグリ
ッド信号を出力し、これらグリッド信号が蛍光表示管３
のグリッド電極７に印加される。デコーダ５もしくはグ
リッドドライバ６は、アノードドライバ２と同様、ブラ
ンキング信号ＢＬＫに応じてブランキング期間の間信号
レベルをＬレベルにするゲート回路を含んでいる。
【０００４】更に、蛍光表示管３のフィラメント８は、
トランス９を介してフィラメント回路３０からの交流電
源により駆動され、フィラメント回路３０では、トラン
ス９のセンタータップにカットオフバイアス電圧を加え
て漏れ発光を防いでいる。また、蛍光表示管において
は、通常、グリッド電極は各桁毎に別々に引き出されて
いるが、アノード電極は各桁の対応するアノード同士が
共通に内部接続されて引き出されている。これら共通接
続されたアノード電極に上記アノード信号が印加され、
独立して別々に引き出されたグリッド電極に上記グリッ
ド信号が印加される。
トランス９を介してフィラメント回路３０からの交流電
源により駆動され、フィラメント回路３０では、トラン
ス９のセンタータップにカットオフバイアス電圧を加え
て漏れ発光を防いでいる。また、蛍光表示管において
は、通常、グリッド電極は各桁毎に別々に引き出されて
いるが、アノード電極は各桁の対応するアノード同士が
共通に内部接続されて引き出されている。これら共通接
続されたアノード電極に上記アノード信号が印加され、
独立して別々に引き出されたグリッド電極に上記グリッ
ド信号が印加される。
【０００５】そして、従来、上記タイミング制御回路１
は、図４に示すように構成されていた。即ち、基準クロ
ックＣＫを分周する分周回路１０と、基準クロックＣＫ
をカウントするアドレスカウンタ１１と、表示データを
記憶しアドレスカウンタにより読み出しアドレスが指定
される表示データメモリ１２とよりなり、分周回路１０
の出力をグリッドタイミング信号ＧＤとして出力し、表
示データメモリ１２から読み出したデータをアノードタ
イミング信号ＡＤとして出力していた。
は、図４に示すように構成されていた。即ち、基準クロ
ックＣＫを分周する分周回路１０と、基準クロックＣＫ
をカウントするアドレスカウンタ１１と、表示データを
記憶しアドレスカウンタにより読み出しアドレスが指定
される表示データメモリ１２とよりなり、分周回路１０
の出力をグリッドタイミング信号ＧＤとして出力し、表
示データメモリ１２から読み出したデータをアノードタ
イミング信号ＡＤとして出力していた。
【０００６】
【発明が解決しようとする課題】従来の蛍光表示管駆動
回路においては、分周回路１０を構成するカウンタ及び
アドレスカウンタ１１のビット数は、蛍光表示管を駆動
できる最大桁数に応じて固定的に定められており、グリ
ッドタイミング信号やアノードタイミング信号はその最
大桁数に対応する固定的なデューティで出力されてい
た。このため、実際に使用する蛍光表示管の桁数が最大
桁数より少ないときは、無駄なグリッドタイミング信号
やアノードタイミング信号が出力され、その分表示が暗
くなるという問題があった。
回路においては、分周回路１０を構成するカウンタ及び
アドレスカウンタ１１のビット数は、蛍光表示管を駆動
できる最大桁数に応じて固定的に定められており、グリ
ッドタイミング信号やアノードタイミング信号はその最
大桁数に対応する固定的なデューティで出力されてい
た。このため、実際に使用する蛍光表示管の桁数が最大
桁数より少ないときは、無駄なグリッドタイミング信号
やアノードタイミング信号が出力され、その分表示が暗
くなるという問題があった。
【０００７】
【課題を解決するための手段】本発明は、基準クロック
を分周する分周回路と、該分周回路の分周出力をデコー
ドするデコーダと、該デコーダのデコード出力に応じて
グリッド信号を出力するグリッドドライバと、表示デー
タに応じてアノード信号を出力するアノードドライバと
を備えた蛍光表示管駆動回路において、蛍光表示管の駆
動すべき桁数が設定される桁数レジスタと、該桁数レジ
スタの内容と前記分周出力を比較して前記分周回路のリ
セットタイミングを制御する制御回路とを設けたことを
特徴とする。
を分周する分周回路と、該分周回路の分周出力をデコー
ドするデコーダと、該デコーダのデコード出力に応じて
グリッド信号を出力するグリッドドライバと、表示デー
タに応じてアノード信号を出力するアノードドライバと
を備えた蛍光表示管駆動回路において、蛍光表示管の駆
動すべき桁数が設定される桁数レジスタと、該桁数レジ
スタの内容と前記分周出力を比較して前記分周回路のリ
セットタイミングを制御する制御回路とを設けたことを
特徴とする。
【０００８】また、本発明は、基準クロックを分周する
分周回路と、該分周回路の分周出力をデコードするデコ
ーダと、該デコーダのデコード出力に応じてグリッド信
号を出力するグリッドドライバと、表示データを記憶す
る表示データメモリと、前記基準信号に基づいてカウン
ト動作を行って前記表示データメモリへのアドレスを発
生するアドレスカウンタと、前記表示データメモリから
読み出された表示データに応じてアノード信号を出力す
るアノードドライバとを備えた蛍光表示管駆動回路にお
いて、蛍光表示管の駆動すべき桁数が設定される桁数レ
ジスタと、該桁数レジスタの内容と前記分周出力を比較
して前記分周回路及びアドレスカウンタのリセットタイ
ミングを制御する制御回路とを設けたことを特徴とす
る。
分周回路と、該分周回路の分周出力をデコードするデコ
ーダと、該デコーダのデコード出力に応じてグリッド信
号を出力するグリッドドライバと、表示データを記憶す
る表示データメモリと、前記基準信号に基づいてカウン
ト動作を行って前記表示データメモリへのアドレスを発
生するアドレスカウンタと、前記表示データメモリから
読み出された表示データに応じてアノード信号を出力す
るアノードドライバとを備えた蛍光表示管駆動回路にお
いて、蛍光表示管の駆動すべき桁数が設定される桁数レ
ジスタと、該桁数レジスタの内容と前記分周出力を比較
して前記分周回路及びアドレスカウンタのリセットタイ
ミングを制御する制御回路とを設けたことを特徴とす
る。
【０００９】また、本発明では、前記制御回路は、前記
桁数レジスタの内容と前記分周出力とを比較し一致した
とき前記分周回路をリセットする桁数一致回路と、前記
桁数レジスタの内容から１減算した値と前記分周出力を
比較し一致したとき前記アドレスカウンタをリセットす
るカウンタ一致回路とからなることを特徴とする。
桁数レジスタの内容と前記分周出力とを比較し一致した
とき前記分周回路をリセットする桁数一致回路と、前記
桁数レジスタの内容から１減算した値と前記分周出力を
比較し一致したとき前記アドレスカウンタをリセットす
るカウンタ一致回路とからなることを特徴とする。
【００１０】
【作用】本発明では、駆動しようとする蛍光表示管の桁
数を桁数レジスタに設定すると、その桁数に応じてタイ
ミング制御回路内の分周回路がリセットされるので、設
定した桁数に応じたデューティのグリッドタイミング信
号が出力されることとなり、最大限の明るさでの表示が
可能となる。また、表示データをメモリを用いて記憶す
る場合は、そのアドレスを指定するためのアドレスカウ
ンタをも、同様に設定された桁数に応じリセットされる
ので、設定した桁数に応じたデューティのアノードタイ
ミング信号も出力されることとなる。
数を桁数レジスタに設定すると、その桁数に応じてタイ
ミング制御回路内の分周回路がリセットされるので、設
定した桁数に応じたデューティのグリッドタイミング信
号が出力されることとなり、最大限の明るさでの表示が
可能となる。また、表示データをメモリを用いて記憶す
る場合は、そのアドレスを指定するためのアドレスカウ
ンタをも、同様に設定された桁数に応じリセットされる
ので、設定した桁数に応じたデューティのアノードタイ
ミング信号も出力されることとなる。
【００１１】
【実施例】本発明の実施例の基本的構成は図３と同一で
あり、従来例と異なる点はタイミング制御回路１の構成
である。本実施例におけるタイミング制御回路１は、図
１に示すように構成されており、図中、分周回路１０，
アドレスカウンタ１１，表示データメモリ１２は、図４
と同一構成である。
あり、従来例と異なる点はタイミング制御回路１の構成
である。本実施例におけるタイミング制御回路１は、図
１に示すように構成されており、図中、分周回路１０，
アドレスカウンタ１１，表示データメモリ１２は、図４
と同一構成である。
【００１２】ここでは、表示駆動しようとする蛍光表示
管の桁数を外部から設定する桁数レジスタ１３と、この
桁数レジスタ１３の内容と分周回路１０の分周出力とを
比較し、一致したとき一致信号Ｒ１を出力する桁数一致
回路１４と、桁数レジスタ１３に−１を加算する加算器
１５と、この加算器１５の出力と分周回路１０の分周出
力とを比較し、一致したとき一致信号Ｒ２を出力するカ
ウンタ一致回路１６とを、追加的に設けており、桁数一
致回路１４の一致出力Ｒ１で分周回路をリセットし、カ
ウンタ一致回路１６の一致出力でアドレスカウンタ１１
をリセットするようにしている。
管の桁数を外部から設定する桁数レジスタ１３と、この
桁数レジスタ１３の内容と分周回路１０の分周出力とを
比較し、一致したとき一致信号Ｒ１を出力する桁数一致
回路１４と、桁数レジスタ１３に−１を加算する加算器
１５と、この加算器１５の出力と分周回路１０の分周出
力とを比較し、一致したとき一致信号Ｒ２を出力するカ
ウンタ一致回路１６とを、追加的に設けており、桁数一
致回路１４の一致出力Ｒ１で分周回路をリセットし、カ
ウンタ一致回路１６の一致出力でアドレスカウンタ１１
をリセットするようにしている。
【００１３】以下、図２のタイミングチャートを参照し
て、本実施例の動作を説明する。まず、蛍光表示管の表
示可能な最大桁数内で、駆動しようとする任意の桁数Ｎ
を桁数レジスタ１３に設定する。設定後、回路動作を開
始させると、分周回路１０は基準クロックＣＫ（図２ア
参照）を分周して、図２イ〜エに示す分周出力Ｄ０〜Ｄ
２を発生し、アドレスカウンタ１１は基準クロックＣＫ
をカウントしてそのカウント値を、図２オに示すように
カウントアップさせていく。
て、本実施例の動作を説明する。まず、蛍光表示管の表
示可能な最大桁数内で、駆動しようとする任意の桁数Ｎ
を桁数レジスタ１３に設定する。設定後、回路動作を開
始させると、分周回路１０は基準クロックＣＫ（図２ア
参照）を分周して、図２イ〜エに示す分周出力Ｄ０〜Ｄ
２を発生し、アドレスカウンタ１１は基準クロックＣＫ
をカウントしてそのカウント値を、図２オに示すように
カウントアップさせていく。
【００１４】ここで、通常、アドレスカウンタ１１によ
りアドレス指定される表示データメモリはＲＡＭ等によ
り構成されているので、データの読み出しにはある程度
の時間を要する。このため、アドレスカウンタ１１のカ
ウントアップは、具体的には、基準クロックの立ち上が
りに同期して行われ、分周出力が変化するタイミングよ
り基準クロックＣＫの半周期前にカウント値が変化する
よう構成されている。また、アノードドライバ２内のラ
ッチ回路２０では、グリッド信号と同期を取るために基
準クロックＣＫの立ち下がりに応じて入力データをラッ
チするようにしている。
りアドレス指定される表示データメモリはＲＡＭ等によ
り構成されているので、データの読み出しにはある程度
の時間を要する。このため、アドレスカウンタ１１のカ
ウントアップは、具体的には、基準クロックの立ち上が
りに同期して行われ、分周出力が変化するタイミングよ
り基準クロックＣＫの半周期前にカウント値が変化する
よう構成されている。また、アノードドライバ２内のラ
ッチ回路２０では、グリッド信号と同期を取るために基
準クロックＣＫの立ち下がりに応じて入力データをラッ
チするようにしている。
【００１５】例えば、分周出力Ｄ０〜Ｄ２が「２」を示
す「０１０」のときに、基準クロックＣＫが立ち上がる
と、その立ち上がりに応じてアドレスカウンタのカウン
ト値は１インクリメントされて「３」を示す「０１１」
になり、表示データメモリ１２からはこのアドレスに対
応した表示データが読み出される。そして、基準クロッ
クＣＫの次の立ち下がりで分周出力が「０１１」になる
と、このとき、読み出されたアドレス「０１１」の表示
データがアノードドライバ２内のラッチ２０にラッチさ
れ、アノードドライバ２及びグリッドドライバ６から
は、共に３桁目に対応する信号が同期して出力されるこ
ととなる。
す「０１０」のときに、基準クロックＣＫが立ち上がる
と、その立ち上がりに応じてアドレスカウンタのカウン
ト値は１インクリメントされて「３」を示す「０１１」
になり、表示データメモリ１２からはこのアドレスに対
応した表示データが読み出される。そして、基準クロッ
クＣＫの次の立ち下がりで分周出力が「０１１」になる
と、このとき、読み出されたアドレス「０１１」の表示
データがアノードドライバ２内のラッチ２０にラッチさ
れ、アノードドライバ２及びグリッドドライバ６から
は、共に３桁目に対応する信号が同期して出力されるこ
ととなる。
【００１６】このようにして回路動作が開始されると、
桁数一致回路１４では、桁数レジスタ１３の内容と分周
回路１０の分周出力Ｄ０〜Ｄ２が比較され、一方、カウ
ンタ一致回路１６では、桁数レジスタの内容から加算器
１５により−１された値と分周出力Ｄ０〜Ｄ２が比較さ
れる。尚、加算回路１５で−１するのは、上述したよう
に、表示データメモリ１２から表示データを読み出すの
に時間がかかるため、アドレスカウンタ１１を分周出力
より早めにカウントアップするようにしているためであ
る。
桁数一致回路１４では、桁数レジスタ１３の内容と分周
回路１０の分周出力Ｄ０〜Ｄ２が比較され、一方、カウ
ンタ一致回路１６では、桁数レジスタの内容から加算器
１５により−１された値と分周出力Ｄ０〜Ｄ２が比較さ
れる。尚、加算回路１５で−１するのは、上述したよう
に、表示データメモリ１２から表示データを読み出すの
に時間がかかるため、アドレスカウンタ１１を分周出力
より早めにカウントアップするようにしているためであ
る。
【００１７】例えば、最大桁数ｎが「８」である場合
に、５桁の表示を行うために桁数レジスタ１３に「５」
を示すデータ「１０１」を設定したとする。この場合、
分周回路１０からの分周出力Ｄ０〜Ｄ２が「１０１」よ
り２クロック前の「０１１」の状態で、アドレスカウン
タ１１は「１０１」より１クロック前の「１００」にな
り、その後半周期経過すると、分周出力Ｄ０〜Ｄ２も
「１００」に変化する。従って、このときカウンタ一致
回路１６から一致信号Ｒ２が図２セに示すように出力さ
れ、この信号Ｒ２がアドレスカウンタ１１に入力される
ので、アドレスカウンタ１１はリセットされ、カウント
値は「４」から「０」に戻る。つまり、アドレスカウン
タ１１は、図２オに示すように、「０」，「１」，
「２」，「３」，「４」を順次サイクリックに繰り返す
こととなる。
に、５桁の表示を行うために桁数レジスタ１３に「５」
を示すデータ「１０１」を設定したとする。この場合、
分周回路１０からの分周出力Ｄ０〜Ｄ２が「１０１」よ
り２クロック前の「０１１」の状態で、アドレスカウン
タ１１は「１０１」より１クロック前の「１００」にな
り、その後半周期経過すると、分周出力Ｄ０〜Ｄ２も
「１００」に変化する。従って、このときカウンタ一致
回路１６から一致信号Ｒ２が図２セに示すように出力さ
れ、この信号Ｒ２がアドレスカウンタ１１に入力される
ので、アドレスカウンタ１１はリセットされ、カウント
値は「４」から「０」に戻る。つまり、アドレスカウン
タ１１は、図２オに示すように、「０」，「１」，
「２」，「３」，「４」を順次サイクリックに繰り返す
こととなる。
【００１８】また、次に基準クロックＣＫが入力される
と、その立ち下がりで分周出力Ｄ０〜Ｄ２は、桁数レジ
スタ１３の設定値と同一の「１０１」になるので、桁数
一致回路１４から図２ソに示すように一致信号Ｒ１が出
力され、この信号により分周回路１０がリセットされ、
分周出力Ｄ０〜Ｄ２は「０００」になる。つまり、分周
出力Ｄ０〜Ｄ２は、図２イ〜エに示すように、「０」，
「１」，「２」，「３」，「４」を順次サイクリックに
繰り返すこととなる。
と、その立ち下がりで分周出力Ｄ０〜Ｄ２は、桁数レジ
スタ１３の設定値と同一の「１０１」になるので、桁数
一致回路１４から図２ソに示すように一致信号Ｒ１が出
力され、この信号により分周回路１０がリセットされ、
分周出力Ｄ０〜Ｄ２は「０００」になる。つまり、分周
出力Ｄ０〜Ｄ２は、図２イ〜エに示すように、「０」，
「１」，「２」，「３」，「４」を順次サイクリックに
繰り返すこととなる。
【００１９】よって、５桁表示に必要なグリッド信号Ｇ
１〜Ｇ５及びアノード信号Ａｎは、図２カ〜コ，サに示
すように、桁数「５」に対応するデューティで信号が繰
り返し出力されることとなる。従来では、たとえ５桁し
か表示しないとしても、図５に示す固定的なデューティ
でグリッド信号Ｇ１〜Ｇ５及びアノード信号Ａｎが出力
されてしまい、この従来のデューティに比べれば、図２
に示す本実施例では遙かに大きなデューディ比が得ら
れ、この分表示が明るくなる。
１〜Ｇ５及びアノード信号Ａｎは、図２カ〜コ，サに示
すように、桁数「５」に対応するデューティで信号が繰
り返し出力されることとなる。従来では、たとえ５桁し
か表示しないとしても、図５に示す固定的なデューティ
でグリッド信号Ｇ１〜Ｇ５及びアノード信号Ａｎが出力
されてしまい、この従来のデューティに比べれば、図２
に示す本実施例では遙かに大きなデューディ比が得ら
れ、この分表示が明るくなる。
【００２０】尚、分周出力Ｄ０においては、図２イに示
すように一瞬「１０１」になる状態が生じるため、ここ
でいわゆるヒゲと呼ばれるノイズが発生するので、デコ
ーダ５の入力段にＤフリップフロップ等で構成されたノ
イズ除去回路を挿入し、ノイズを除去するようにしてい
る。以上説明した実施例は、アノード駆動用の表示デー
タをＲＡＭ等のメモリに記憶する構成であったが、その
代わりにラッチ回路を用いてもよく、この場合は、アド
レスを指定する必要がないのでアドレスカウンタ１１は
必要なく、また、メモリの読み出しによる時間的なずれ
も発生しないので、加算器１５及びカウンタ一致回路１
６も必要なくなる。
すように一瞬「１０１」になる状態が生じるため、ここ
でいわゆるヒゲと呼ばれるノイズが発生するので、デコ
ーダ５の入力段にＤフリップフロップ等で構成されたノ
イズ除去回路を挿入し、ノイズを除去するようにしてい
る。以上説明した実施例は、アノード駆動用の表示デー
タをＲＡＭ等のメモリに記憶する構成であったが、その
代わりにラッチ回路を用いてもよく、この場合は、アド
レスを指定する必要がないのでアドレスカウンタ１１は
必要なく、また、メモリの読み出しによる時間的なずれ
も発生しないので、加算器１５及びカウンタ一致回路１
６も必要なくなる。
【００２１】
【発明の効果】本発明によれば、設定した桁数に応じた
デューティのグリッドもしくはアノード用のタイミング
信号を出力することが可能となり、このため表示が明る
くなると共に、汎用性が増す。
デューティのグリッドもしくはアノード用のタイミング
信号を出力することが可能となり、このため表示が明る
くなると共に、汎用性が増す。
【図１】本発明の実施例におけるタイミング制御回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】実施例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図３】一般的な蛍光表示管駆動回路の構成を示すブロ
ック図である。
ック図である。
【図４】従来例におけるタイミング制御回路の構成を示
すブロック図である。
すブロック図である。
【図５】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
１ タイミング制御回路 ２ アノードドライバ ３ 蛍光表示管 ４ アノード電極 ５ デコーダ ６ グリッドドライバ ７ グリッド電極 １０ 分周回路 １１ アドレスカウンタ １２ 表示データメモリ １３ 桁数レジスタ １４ 桁数一致回路 １５ 加算器 １６ カウンタ一致回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/12
Claims (3)
- 【請求項１】 基準クロックを分周する分周回路と、該
分周回路の分周出力をデコードするデコーダと、該デコ
ーダのデコード出力に応じてグリッド信号を出力するグ
リッドドライバと、表示データに応じてアノード信号を
出力するアノードドライバとを備えた蛍光表示管駆動回
路において、蛍光表示管の駆動すべき桁数が設定される
桁数レジスタと、該桁数レジスタの内容と前記分周出力
を比較して前記分周回路のリセットタイミングを制御す
る制御回路とを設けたことを特徴とする蛍光表示管駆動
回路。 - 【請求項２】 基準クロックを分周する分周回路と、該
分周回路の分周出力をデコードするデコーダと、該デコ
ーダのデコード出力に応じてグリッド信号を出力するグ
リッドドライバと、表示データを記憶する表示データメ
モリと、前記基準信号に基づいてカウント動作を行って
前記表示データメモリへのアドレスを発生するアドレス
カウンタと、前記表示データメモリから読み出された表
示データに応じてアノード信号を出力するアノードドラ
イバとを備えた蛍光表示管駆動回路において、蛍光表示
管の駆動すべき桁数が設定される桁数レジスタと、該桁
数レジスタの内容と前記分周出力を比較して前記分周回
路及びアドレスカウンタのリセットタイミングを制御す
る制御回路とを設けたことを特徴とする蛍光表示管駆動
回路。 - 【請求項３】 前記制御回路は、前記桁数レジスタの内
容と前記分周出力とを比較し一致したとき前記分周回路
をリセットする桁数一致回路と、前記桁数レジスタの内
容から１減算した値と前記分周出力を比較し一致したと
き前記アドレスカウンタをリセットするカウンタ一致回
路とからなることを特徴とする請求項２記載の蛍光表示
管駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07156207A JP3128475B2 (ja) | 1995-06-22 | 1995-06-22 | 蛍光表示管駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07156207A JP3128475B2 (ja) | 1995-06-22 | 1995-06-22 | 蛍光表示管駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096275A JPH096275A (ja) | 1997-01-10 |
| JP3128475B2 true JP3128475B2 (ja) | 2001-01-29 |
Family
ID=15622715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07156207A Expired - Fee Related JP3128475B2 (ja) | 1995-06-22 | 1995-06-22 | 蛍光表示管駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128475B2 (ja) |
-
1995
- 1995-06-22 JP JP07156207A patent/JP3128475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH096275A (ja) | 1997-01-10 |
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