JP2738862B2 - 周期計測回路 - Google Patents
周期計測回路Info
- Publication number
- JP2738862B2 JP2738862B2 JP13103189A JP13103189A JP2738862B2 JP 2738862 B2 JP2738862 B2 JP 2738862B2 JP 13103189 A JP13103189 A JP 13103189A JP 13103189 A JP13103189 A JP 13103189A JP 2738862 B2 JP2738862 B2 JP 2738862B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse signal
- output
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は周期計測回路に係り、特に入力パルス信号の
周期に応じたディジタルデータを得る周期計測回路に関
する。
周期に応じたディジタルデータを得る周期計測回路に関
する。
従来の技術 入力パルス信号の周期をより正確に計測するために入
力パルス信号の複数周期の平均のデータを出力データと
して出力する周期計測回路があった。
力パルス信号の複数周期の平均のデータを出力データと
して出力する周期計測回路があった。
この種の周期計測回路では従来DSP（ディジタル・シ
グナル・プロセッサ）やマイコン等で処理するか、より
高速処理を行なう場合にはゲートアレイ等でカウンタ、
ラッチ、演算回路を完全ディスクリートな形で構成して
いた。
グナル・プロセッサ）やマイコン等で処理するか、より
高速処理を行なう場合にはゲートアレイ等でカウンタ、
ラッチ、演算回路を完全ディスクリートな形で構成して
いた。
発明が解決しようとする課題 しかるに、従来のDSP、マイコン等を用いた入力パル
ス信号の複数周期を平均化した出力データを得る周期計
測回路ではコスト的にDSP、マイコン等を周期計測のた
めに用いることはできない、また、周期計測回路をカウ
ンタ、ラッチ、演算回路をゲートアレイ等により完全デ
ィスクリートで構成した場合、回路規模が大きくなって
しまう等の問題点があった。
ス信号の複数周期を平均化した出力データを得る周期計
測回路ではコスト的にDSP、マイコン等を周期計測のた
めに用いることはできない、また、周期計測回路をカウ
ンタ、ラッチ、演算回路をゲートアレイ等により完全デ
ィスクリートで構成した場合、回路規模が大きくなって
しまう等の問題点があった。
本発明は上記の点に鑑みてなされたもので、比較的簡
単な回路で入力パルス信号のＮ（Ｎは複数）周期を平均
化した出力ディジタルデータが得られる周期計測回路を
提供することを目的とする。
単な回路で入力パルス信号のＮ（Ｎは複数）周期を平均
化した出力ディジタルデータが得られる周期計測回路を
提供することを目的とする。
課題を解決するための手段 本発明は、入力パルス信号の周期に応じたディジタル
データを出力する周期計測回路において、 一定周期のクロックをカウントするＮ個（Ｎは複数）
のカウンタと、前記Ｎ個のカウンタの出力カウントデー
タより１個のカウンタの出力カウントデータを選択する
データセレクタと、前記データセレクタにより選択した
カウントデータをラッチするラッチ回路と、前記入力パ
ルス信号の一周期毎に前記Ｎ個のカウンタの出力カウン
トデータのうち１個のカウンタの出力カウントデータを
前記データセレクタにより選択し、そのカウントデータ
を前記ラッチ回路によりラッチし、出力ディジタルデー
タとして出力した後、前記Ｎ個のカウンタのうち前記デ
ータセレクタが選択したカウントデータを出力したカウ
ンタをクリアするように前記データセレクタと前記ラッ
チ回路と前記Ｎ個のカウンタとを制御する制御回路とを
具備してなる。
データを出力する周期計測回路において、 一定周期のクロックをカウントするＮ個（Ｎは複数）
のカウンタと、前記Ｎ個のカウンタの出力カウントデー
タより１個のカウンタの出力カウントデータを選択する
データセレクタと、前記データセレクタにより選択した
カウントデータをラッチするラッチ回路と、前記入力パ
ルス信号の一周期毎に前記Ｎ個のカウンタの出力カウン
トデータのうち１個のカウンタの出力カウントデータを
前記データセレクタにより選択し、そのカウントデータ
を前記ラッチ回路によりラッチし、出力ディジタルデー
タとして出力した後、前記Ｎ個のカウンタのうち前記デ
ータセレクタが選択したカウントデータを出力したカウ
ンタをクリアするように前記データセレクタと前記ラッ
チ回路と前記Ｎ個のカウンタとを制御する制御回路とを
具備してなる。
作用 入力パルス信号の一周期毎にＮ個のカウンタのうち１
個のカウンタの出力カウントデータがデータセレクタに
より選択され、ラッチ回路によりラッチされて、出力デ
ィジタルデータとして出力される。Ｎ個のカウンタのう
ち１個のカウンタはその出力カウントデータがデータセ
レクタにより選択され、ラッチ回路によりラッチされる
とクリアされる。したがって、Ｎ個のカウンタは入力パ
ルス信号の一周期毎に順にクリアされており、１個のカ
ウンタを考えてみると入力パルス信号のＮ周期に一回ク
リアされることになる。このため、カウンタの出力カウ
ントデータとしては入力パルス信号のＮ周期の一定周期
のクロックでカウントした値が得られる。
個のカウンタの出力カウントデータがデータセレクタに
より選択され、ラッチ回路によりラッチされて、出力デ
ィジタルデータとして出力される。Ｎ個のカウンタのう
ち１個のカウンタはその出力カウントデータがデータセ
レクタにより選択され、ラッチ回路によりラッチされる
とクリアされる。したがって、Ｎ個のカウンタは入力パ
ルス信号の一周期毎に順にクリアされており、１個のカ
ウンタを考えてみると入力パルス信号のＮ周期に一回ク
リアされることになる。このため、カウンタの出力カウ
ントデータとしては入力パルス信号のＮ周期の一定周期
のクロックでカウントした値が得られる。
実施例 第１図は本発明の一実施例のブロック図を示す。
図中１〜４はカウンタ、５はデータセレクタ、10はラッ
チ回路、11は制御回路を示す。制御回路11は、ラッチ信
号生成回路６、データセレクタ制御回路７、クリアパル
ス生成回路８、データセレクタ９とよりなり、カウンタ
１〜４、データセレクタ５、ラッチ回路10の動作のタイ
ミングを制御している。
チ回路、11は制御回路を示す。制御回路11は、ラッチ信
号生成回路６、データセレクタ制御回路７、クリアパル
ス生成回路８、データセレクタ９とよりなり、カウンタ
１〜４、データセレクタ５、ラッチ回路10の動作のタイ
ミングを制御している。
カウンタ１〜４にはタイマクロック及びクリアパルス
が供給される。カウンタ１〜４はタイマクロックの立ち
上がりをカウントする。カウンタ１〜４の出力カウント
データとしてはその下位２ビットは出力せず、下位３ビ
ット以上をカウントデータとして出力する。
が供給される。カウンタ１〜４はタイマクロックの立ち
上がりをカウントする。カウンタ１〜４の出力カウント
データとしてはその下位２ビットは出力せず、下位３ビ
ット以上をカウントデータとして出力する。
入力パルス信号はラッチ信号生成回路６、データセレ
クタ制御回路７、クリアパルス生成回路８に供給されて
いる。ラッチ信号生成回路６は入力パルス信号の立ち下
がりを検出して、ラッチパルス信号を生成する。クリア
パルス生成回路８は入力パルス信号の立ち下がりを検出
してクリアパルス信号を生成する。
クタ制御回路７、クリアパルス生成回路８に供給されて
いる。ラッチ信号生成回路６は入力パルス信号の立ち下
がりを検出して、ラッチパルス信号を生成する。クリア
パルス生成回路８は入力パルス信号の立ち下がりを検出
してクリアパルス信号を生成する。
データセレクタ制御回路７は入力パルス信号に応じて
切換信号を生成し、クリアパルス信号出力後に出力し、
データセレクタ5,9の出力を切替える。データセレクタ
９にはクリアパルス生成回路８よりクリアパルス信号が
供給され、データセレクタ制御回路７より切換信号が供
給されており、データセレクタ９はセレクタ制御回路７
からの切換信号に応じてクリアパルス信号をカウンタ１
→カウンタ２→カウンタ３→カウンタ４→カウンタ１→
…の順に出力する。
切換信号を生成し、クリアパルス信号出力後に出力し、
データセレクタ5,9の出力を切替える。データセレクタ
９にはクリアパルス生成回路８よりクリアパルス信号が
供給され、データセレクタ制御回路７より切換信号が供
給されており、データセレクタ９はセレクタ制御回路７
からの切換信号に応じてクリアパルス信号をカウンタ１
→カウンタ２→カウンタ３→カウンタ４→カウンタ１→
…の順に出力する。
データセレクタ５にはデータセレクタ制御回路７より
切換信号が供給されると共にカウンタ１〜４よりカウン
トデータが供給されていて、データセレクタ５はデータ
セレクタ制御回路７からの切換信号によりカウンタ１→
カウンタ２→カウンタ３→カウンタ４→カウンタ１→…
の順にカウントデータを選択してセレクトデータとして
出力する。
切換信号が供給されると共にカウンタ１〜４よりカウン
トデータが供給されていて、データセレクタ５はデータ
セレクタ制御回路７からの切換信号によりカウンタ１→
カウンタ２→カウンタ３→カウンタ４→カウンタ１→…
の順にカウントデータを選択してセレクトデータとして
出力する。
ラッチ回路10にはデータセレクタ５よりカウンタ１〜
４より選択したセレクトデータが供給されると共にラッ
チ信号生成回路６よりラッチパルス信号が供給され、ラ
ッチパルス信号供給時のセレクトデータをラッチして、
次のラッチパルス信号が入力されるまで出力データとし
て出力する。
４より選択したセレクトデータが供給されると共にラッ
チ信号生成回路６よりラッチパルス信号が供給され、ラ
ッチパルス信号供給時のセレクトデータをラッチして、
次のラッチパルス信号が入力されるまで出力データとし
て出力する。
なお、クリアパルス信号はセレクトデータが確実にラ
ッチされた後にカウンタがクリアされるようにラッチパ
ルス信号がローレベルよりハイレベルになった時刻より
少し遅れて一定時間ローレベルとなり、また、切換信号
はクリアパルス信号が出力された後に次のカウンタにク
リアパルス信号が供給されるようクリアパルス信号がロ
ーレベルよりハイレベルになった時刻よりさらに遅れて
切換わる。
ッチされた後にカウンタがクリアされるようにラッチパ
ルス信号がローレベルよりハイレベルになった時刻より
少し遅れて一定時間ローレベルとなり、また、切換信号
はクリアパルス信号が出力された後に次のカウンタにク
リアパルス信号が供給されるようクリアパルス信号がロ
ーレベルよりハイレベルになった時刻よりさらに遅れて
切換わる。
次に回路の動作について第２図と共に説明する。
まず、時刻t1で入力パルス信号ａがハイレベルよりロ
ーレベルになると、ラッチ信号生成回路６はこの立ち下
がりと同期してラッチパルス信号ｂが一定時間ハイレベ
ルとなる。ラッチパルス信号ｂがローレベルよりハイレ
ベルになるとラッチ回路10はそのときのセレクトデータ
をラッチし、出力データとして出力する。このとき、少
し遅れて、カウンタ１がクリア（初期化）され、タイマ
クロックのカウントが開始されその後データセレクタ５
が切換わる。。
ーレベルになると、ラッチ信号生成回路６はこの立ち下
がりと同期してラッチパルス信号ｂが一定時間ハイレベ
ルとなる。ラッチパルス信号ｂがローレベルよりハイレ
ベルになるとラッチ回路10はそのときのセレクトデータ
をラッチし、出力データとして出力する。このとき、少
し遅れて、カウンタ１がクリア（初期化）され、タイマ
クロックのカウントが開始されその後データセレクタ５
が切換わる。。
時刻t2で再び入力パルス信号がハイレベルからローレ
ベルになると、少し遅れてクリアパルス信号がカウンタ
２に供給されて、カウンタ２がクリア（初期化）され、
タイマクロックのカウントを開始し、その後データセレ
クタ５が切換わる。また、時刻t3で入力パルス信号がハ
イレベルからローレベルになると、カウンタ３にクリア
パルス信号が供給され、カウンタ３がクリア（初期化）
され、タイマクロックのカウントを開始し、その後デー
タセレクタ５が切換わる。さらに、時刻t4で入力パルス
信号がハイレベルからローレベルになると、カウンタ４
にクリアパルス信号が供給され、カウンタ４がクリア
（初期化）され、タイマクロックのカウントを開始し、
その後データセレクタ５が切換わる。
ベルになると、少し遅れてクリアパルス信号がカウンタ
２に供給されて、カウンタ２がクリア（初期化）され、
タイマクロックのカウントを開始し、その後データセレ
クタ５が切換わる。また、時刻t3で入力パルス信号がハ
イレベルからローレベルになると、カウンタ３にクリア
パルス信号が供給され、カウンタ３がクリア（初期化）
され、タイマクロックのカウントを開始し、その後デー
タセレクタ５が切換わる。さらに、時刻t4で入力パルス
信号がハイレベルからローレベルになると、カウンタ４
にクリアパルス信号が供給され、カウンタ４がクリア
（初期化）され、タイマクロックのカウントを開始し、
その後データセレクタ５が切換わる。
次に時刻t5で入力パルス信号がハイレベルよりローレ
ベルになると、ラッチパルス信号が出力され、ラッチ回
路10はそのときデータセレクタ５が選択しているセレク
トデータをラッチする。このとき、選択されているデー
タはカウンタ１のカウントデータとなる。このときのカ
ウンタ１は出力カウントデータとして入力パルス信号の
４周期の間、一定周期のタイマクロックをカウントした
カウントデータの下位３ビット目をLSB（Least Signifi
cant Bit）として出力している。このためタイマクロッ
ク入力４回に１回がカウントされることになり出力カウ
ントデータは４周期分のカウントデータの1/4の値とな
る。つまり、４周期分の平均の値を得ている。
ベルになると、ラッチパルス信号が出力され、ラッチ回
路10はそのときデータセレクタ５が選択しているセレク
トデータをラッチする。このとき、選択されているデー
タはカウンタ１のカウントデータとなる。このときのカ
ウンタ１は出力カウントデータとして入力パルス信号の
４周期の間、一定周期のタイマクロックをカウントした
カウントデータの下位３ビット目をLSB（Least Signifi
cant Bit）として出力している。このためタイマクロッ
ク入力４回に１回がカウントされることになり出力カウ
ントデータは４周期分のカウントデータの1/4の値とな
る。つまり、４周期分の平均の値を得ている。
次に時刻t6に入力パルス信号がハイレベルからローレ
ベルになると、ラッチパルス信号がラッチ回路10に供給
され、データセレクタ10により選択されているカウンタ
２の出力カウントデータがラッチされ、出力データとし
て出力される。このとき、カウンタ２の出力カウントデ
ータもカウンタ１の出力カウントデータ同様、下位３ビ
ット目をLSBとしているため、入力パルス信号の４周期
分の平均値となっている。同様に時刻t7には、カウンタ
３が入力パルス信号の４周期分のタイマクロックをカウ
ントしたことになり、データセレクタ５によりこの出力
が選択され、ラッチ回路10はカウンタ３の出力カウント
データをラッチし、出力する。
ベルになると、ラッチパルス信号がラッチ回路10に供給
され、データセレクタ10により選択されているカウンタ
２の出力カウントデータがラッチされ、出力データとし
て出力される。このとき、カウンタ２の出力カウントデ
ータもカウンタ１の出力カウントデータ同様、下位３ビ
ット目をLSBとしているため、入力パルス信号の４周期
分の平均値となっている。同様に時刻t7には、カウンタ
３が入力パルス信号の４周期分のタイマクロックをカウ
ントしたことになり、データセレクタ５によりこの出力
が選択され、ラッチ回路10はカウンタ３の出力カウント
データをラッチし、出力する。
さらに、時刻t8には、カウンタ４が４周期分のカウン
トを終え、ラッチより出力される。
トを終え、ラッチより出力される。
したがって、カウンタ１〜４に４周期分クロックをカ
ウントさせそのカウントデータを各周期毎にしており、
その出力カウントデータは４周期分の平均となり、その
データは入力パルス信号の各周期毎に順次出力されるこ
とになる。
ウントさせそのカウントデータを各周期毎にしており、
その出力カウントデータは４周期分の平均となり、その
データは入力パルス信号の各周期毎に順次出力されるこ
とになる。
このように、本実施例によれば比較的簡単な回路構成
で入力パルス信号の４周期分を平均したカウントデータ
を得ることができる。
で入力パルス信号の４周期分を平均したカウントデータ
を得ることができる。
なお、本実施例では入力パルス信号の４周期分の平均
のデータを得ているが、例えば平均化の為のサンプル数
（入力パルス信号の周期）を2n個とする際にはカウンタ
の出力カウントデータを下位ｎビット分は出力せずに、
下位ｎ＋１ビット目をLSBとするデータとし、そのよう
なカウンタを2n個設けることにより平均化が容易に行な
える。
のデータを得ているが、例えば平均化の為のサンプル数
（入力パルス信号の周期）を2n個とする際にはカウンタ
の出力カウントデータを下位ｎビット分は出力せずに、
下位ｎ＋１ビット目をLSBとするデータとし、そのよう
なカウンタを2n個設けることにより平均化が容易に行な
える。
発明の効果 上述の如く、本発明によれば、Ｎ個のカウンタとデー
タセレクタとラッチ回路とそれらの動作を制御する制御
回路とにより入力パルス信号の一周期毎に入力パルス信
号のＮ周期分を平均した出力データを得ることができる
ため、回路の規模が大きくなってしまう演算回路部が必
要なくなり、したがって比較的簡単な回路構成で入力パ
ルス信号のＮ周期分を平均した出力データを得ることが
できる等の特長を有する。
タセレクタとラッチ回路とそれらの動作を制御する制御
回路とにより入力パルス信号の一周期毎に入力パルス信
号のＮ周期分を平均した出力データを得ることができる
ため、回路の規模が大きくなってしまう演算回路部が必
要なくなり、したがって比較的簡単な回路構成で入力パ
ルス信号のＮ周期分を平均した出力データを得ることが
できる等の特長を有する。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例の動作を説明するための図である。 １〜４……カウンタ、５……データセレクタ、７……デ
ータセレクタ制御回路、10……ラッチ回路、11……制御
回路。
明の一実施例の動作を説明するための図である。 １〜４……カウンタ、５……データセレクタ、７……デ
ータセレクタ制御回路、10……ラッチ回路、11……制御
回路。
Claims (1)
- 【請求項１】入力パルス信号の周期に応じたディジタル
データを出力する周期計測回路において、 一定周期のクロックをカウントするＮ個（Ｎは複数）の
カウンタと、 前記Ｎ個のカウンタの出力カウントーデータより１個の
カウンタの出力カウントデータを選択するデータセレク
タと、 前記データセレクタにより選択したカウントデータをラ
ッチするラッチ回路と、 前記入力パルス信号の一周期毎に前記Ｎ個のカウンタの
出力カウントデータのうち１個のカウンタの出力カウン
トデータを前記データセレクタにより選択し、そのカウ
ントデータを前記ラッチ回路によりラッチし、出力ディ
ジタルデータとして出力した後、前記Ｎ個のカウンタの
うち前記データセレクタが選択したカウントデータを出
力したカウンタをクリアするように前記データセレクト
と前記ラッチ回路と前記Ｎ個のカウンタとを制御する制
御回路とを具備し、前記入力パルス信号の一周期毎に前
記入力パルス信号のＮ周期分を平均した出力データを得
ることを特徴とした周期計測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13103189A JP2738862B2 (ja) | 1989-05-24 | 1989-05-24 | 周期計測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13103189A JP2738862B2 (ja) | 1989-05-24 | 1989-05-24 | 周期計測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309287A JPH02309287A (ja) | 1990-12-25 |
| JP2738862B2 true JP2738862B2 (ja) | 1998-04-08 |
Family
ID=15048400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13103189A Expired - Lifetime JP2738862B2 (ja) | 1989-05-24 | 1989-05-24 | 周期計測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738862B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5286524B2 (ja) * | 2006-03-22 | 2013-09-11 | 国立大学法人群馬大学 | 周波数測定装置及び周波数測定方法 |
-
1989
- 1989-05-24 JP JP13103189A patent/JP2738862B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309287A (ja) | 1990-12-25 |
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