JPH02288434A - サンプリングクロック生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばＣＰＵと外部機器間でのシリアル伝送
において、シリアルデータを正しく受信するために送信
データの伝送速度に同期したサンプリングクロツタを作
成するサンプリングクロック生成回路に関する。

（従来の技術） ＣＰＵと外部機器との間でシリアル伝送によりデータの
授受を行う場合、受信側でシリアルデータを正しく受信
するために伝送速度に同期してサンプリングする方式に
なっている。

また、シリアル伝送方式は、一般に、単一回線を利用し
てデータを直列に伝送するので、送信データに雑音との
干渉、伝送路長変化等によるジッタが全く生じないもの
であるとすれば、例えば第３図（ａ）のシリアルデータ
を受ける受信側において、第３図（ｂ）に示すような送
信データの伝送速度に同期したサンプリングクロックを
作成し、このクロックの立上がりが送信データのほぼ中
央部に位置するようにしてそのデータを読み取れば、送
信データを正しく受信できるはずである。

しかし、回線上を伝送されるデータは、雑音との干渉、
伝送路長の変化等を受は易いため、第４図（ａ）に示す
ようにジッタを含んだデータとなってしまう、このため
、受信側のサンプリンググロックが第４図（ｂ）に示す
ように固定された周期のものであると、これにより受信
データをサンプリングした場合、送信データがｒｏｌｏ
ｏｌＪであるのに対し、サンプリングされたデータはｒ
ｏｌｌｏｌＪとなって正しいデータの受信ができなくな
ってしまう。

そこで、従来においては、第５図に示すようなサンプリ
ングクロック生成回路を用い、データ入力をサンプリン
グするタイミング用クロックを作成している。

第５図においてサンプリングクロック生成回路は、デー
タラインＬを伝送されるシリアルデータの各ビットの立
上がりを検出する立上がり検出回路ｌと、データライン
Ｌを伝送されるシリアルデータの各ビットの立下がりを
検出する立下がり検出回路２と、立上がり検出回路１の
出力信号をセット入力とし、立下がり検出回路２の出力
信号をリセット入力とするフリップフロップ３と、フリ
ップフロップ３のＱ出力を一方の人力とし、データ処理
回路４かもの基準クロックφを他方の入力とするアンド
ゲート５と、アンドゲート５を通過じたクロックを計数
するカウンタ６と、カウンタ６の計数値をアナログ量（
電圧）に変換するＤ−Ａコンバータ７と、Ｄ−Ａコンバ
ータ７からの出力電圧を周波数に変換してサンプリング
用のクロックＳＣＫを生成するＶ−Ｆ　（電圧−周波数
）コンバータ８とから構成されている。

上記のように構成されたサンプリングクロック生成回路
において、データラインＬ上を伝送されるシリアルデー
タの各ビットの立上がりから立下がりまでの時間を、ア
ンドゲート５を通過する基準クロックφをカウンタ６に
て計数することによりカウントし、そのカウント値に比
例した電圧をＤ−Ａコンバータ７により出力し、Ｖ−Ｆ
コンバータ８で周波数に変換することによりシリアルデ
ータをサンプリングするクロックＳＣＫを作成する。そ
して、データ処理回路４では、これに入力されるシリア
ルデータをクロックＳＣＫでサンプリングすることによ
り、例えばパラレルデータに変換する。

（発明が解決しようとする課題） しかしながら、上述のような従来のサンプリングクロッ
ク生成回路では１回路の構成素子数が多いため１回路が
複雑となり、かつコスト高になると共に、Ｄ−Ａコンバ
ータ、Ｖ−Ｆコンバータのようなアナログ回路を用いて
いるため、温度の変化を受は易く、回路の信頼性が低下
するという問題があった。

本発明は、上記の点に鑑みなされたもので、温度の影響
を受けることのない安価で信頼性の高いサンプリングク
ロック生成回路を提供することを目的とする。

（課題を解決するための手段） 本発明に係るサンプリングクロック生成回路は、シリア
ルデータの立上がり及び立下がり時点でスタート信号を
発生するスタート信号発生回路と、前記スタート信号発
生回路からのスタート信号が加わる毎にクリアされると
共にシリアルデータの転送基準周波数より高い周波数の
基準クロックをクリア時点からカウントしてサンプリン
グクロックを発生するカウンタとを備えたことを特徴と
する。

（作用） 本発明においては、スタート信号発生回路からのスター
ト信号がカウンタに加えられると、カウンタがクリアさ
れ、このクリア時点から再びカウントを開始してカウン
タの設定値に達するとサンプリングクロックを発生する
。

従って１本発明にあっては回路の構成素子数を減少でき
て回路構成が簡単となり、低コスト化できると共に回路
信頼性を向上できる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明によるサンプリングクロック生成回路の
一実施例を示す構成図である。

図面において、１０はサンプリングクロックを作り出す
４ビツトのデジタルカウンタで、そのりロック端子ＣＫ
には、シリアルデータＳＤの１ビット幅の、例えばｌ／
１６の周期をもつ基準クロックφが入力される。

また、カウンタ１０のクリア端子ＣＬには、シリアルデ
ータＳＤの各ビットの立上がり及び立下がりでスタート
信号１１ａを発生するスタート信号発生回路１１が接続
されている。

前記スタート信号発生回路１１は、シリアルデータを一
方の入力とするエクスクル−シブＯＲゲート１３と、こ
のエクスクル−シブＯＲゲート１３の他方の入力端に接
続されシリアルデータＳＤのｒｌ」信号を積分する抵抗
Ｒ及びコンデンサＣとから構成されている。

尚、カウンタ１０の出力端子１０ａは図示しないデータ
処理回路に接続されている。

次に、上記のように構成された本実施例の動作を第２図
に示すタイミングチャートを参照して説明する。

まず、第２図（ａ）に示す如くシリアルデータＳＤの転
送基準周波数より高い、例えば転送基準周波数の１６倍
に相当する基準クロックφがカウンタｌＯに人力される
と、該カウンタｌＯは基準クロックφをカウントする。

そして第２図（ｂ）に示すような配列のシリアルデータ
ＳＤがスタート信号発生回路１１に入力されると、「１
」の信号の立上がりと立下がり時点で第２図（Ｃ）に示
すスタート信号１１ａが発生する。このスタート信号１
１ａがカウンタ１０のクリア端子ＣＬに加わると、カウ
ンタ１０はクリアされる。

その結果、カウンタｌＯの出力端子１０ａには、第２図
（ｂ）のシリアルデータ列ｒ０１００１」に対し第２図
（ｄ）に示すタイミングで１６分周されたサンプリング
クロックＳＣＫが送出される。即ち、第２図（ｄ）の矢
印に示すようにシリアルデータＳＤの１ビット時間に１
回ずつ各ビットのほぼ中央部付近で刻みを入れ、これに
よってシリアルデータＳＤのサンプリングを行うように
なる。

従って、第２図（ｂ）に示す如くシリアルデータＳＤに
ジッタが生じていてもサンプリング後のデータは送信デ
ータと同一のビット配列となり、正しく受信することが
できる。

上述のような本実施例にあっては、シリアルデータＳＤ
からスタート信号発生回路１１によりスタート信号１１
ａを生成し、これに同期させてカウンタｌＯからサンプ
リングクロックＳＣＫを生成するようにしたものである
から、回路の構成素子数が従来方式に比し大幅に減少で
き、これに伴い回路構成が簡単になって低コスト化でき
る。

しかも回路はロジックで構成されているため、温度の影
響をほとんど受けず、回路の信頼性が向上し、正確なシ
リアルデータのサンプリングが可能になる。

尚、本発明におけるスタート信号発生回路１１は実施例
に示す回路方式に限定されないほか、カウンタｌＯも上
記実施例のものに限定されない。

（発明の効果） 以上説明したように本発明によれば、シリアルデータか
らスタート信号発生回路によりスタート信号を生成し、
このスタート信号に同期させてカウンタからサンプリン
グクロックを生成するように構成したので、回路構成が
簡単となり、低コスト化できると共に、温度に影響され
ない信頼性の高い回路を提供し得る効果がある。

【図面の簡単な説明】

第１図は本発明によるサンプリングクロック生成回路の
一例を示す構成図、第２図はその動作説明用のタイミン
グチャート、第３図及び第４図はシリアルデータとサン
プリングクロックとの関係を示す説明用のタイミングチ
ャート、第５図は従来のサンプリングクロック生成回路
の構成図である。 尚、図中ＩＯはカウンタ、１１はスタート信号発生回路
である。 特許出願人　　　　　旭光学工業株式会社代理人　弁理
士　　　　　野　１）　　　茂第 図 ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑

Claims (1)

1. 【特許請求の範囲】 シリアルデータの立上がり及び立下がり時点でスタート
   信号を発生するスタート信号発生回路と、 前記スタート信号発生回路からのスタート信号が加わる
   毎にクリアされると共にシリアルデータの転送基準周波
   数より高い周波数の基準クロックをクリア時点からカウ
   ントしてサンプリングクロックを発生するカウンタと、 を備えたことを特徴とするサンプリングクロック生成回
   路。