CN105162456A - 计数器 - Google Patents

Abstract

本发明实施例提供了一种计数器，该计数器包括一状态决定单元及一计数重置单元。状态决定单元接收当前的计数值以计算计数器的下一个的计数值。计数重置单元比较一重置计数值及一延迟周期值决定使用一第一比较器或一第二比较器，且比较重置计数值及当下的计数值以输出一计数重置信号至状态决定单元以重置计数值，其中第一比较器的位数小于第二比较器。

Description

计数器

技术领域

本发明实施例是有关于一种计数器，特别是有关于一种可程序化的高速计数器。

背景技术

计数器是电路运作中重要的元件，例如作为除频器、位移器或逻辑运算。并且，随着科技的进步，电子装置的处理速度不断的提高，致使计数器的速度会对应地增加。为了电子装置的功能不受影响，如何提高计数器的速度则成为设计计数器的一个重点。

发明内容

本发明实施例提供一种计数器，可降低计数器整体的逻辑门延迟。

本发明一种实施方式所实施的计数器，用以输出具有N个位的一计数值，其中N为一正整数。计数器包括一状态决定单元、一数值分析单元及一计数比较单元。状态决定单元接收当下的计数值以计算计数器的下一个的计数值，其中计数值具有一高位计数部分及一低位计数部分。数值分析单元接收且输出一重置计数值，比较重置计数值及一延迟周期值以输出一数值比较信号。计数比较单元接收时脉信号，依据数值比较信号决定使用一第一比较器或一第二比较器，且依据比较结果及时脉信号输出一计数重置信号至状态决定单元以重置计数值，第一比较器的位数小于第二比较器。

本发明一种实施方式所实施的计数器，用以输出具有N个位的一计数值，其中N为一正整数。计数器包括一状态决定单元及一计数重置单元。状态决定单元接收当下的计数值以计算计数器的下一个的计数值，其中计数值具有一高位计数部分及一低位计数部分。状态决定单元包括一计数致能单元及一数值计数单元。计数致能单元接收当下的计数值，以输出计数值的多个位分别对应的多个计数致能信号，其中这些计数致能信号致能于对应的位电平变换之时。数值计数单元接收这些计数致能信号，以决定且提供计数器的下一个的计数值。计数重置单元接收一重置计数值及当下的计数值，且比较重置计数值及当下的计数值以输出一计数重置信号至状态决定单元以重置计数值。

基于上述，本发明实施例的计数器，将计数值的位分为两个部分，其中低位部分以较少的逻辑门来处理(例如仅具两个逻辑门延迟)，高位部分以较多的逻辑门来处理(例如具有至多三个逻辑门延迟)。因此，可降低计数器整体的逻辑门延迟，使计数器在高速处理下具有固定且较小的逻辑门延迟而较为不受逻辑门延迟的影响。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明一实施例的计数器的系统示意图。

图2为依据本发明的一实施例的数值计数单元的电路示意图。

图3A与图3B为依据本发明的一实施例的计数致能单元的系统示意图。

图4为依据本发明的一实施例的计数比较单元的电路示意图。

图5为依据本发明的一实施例的第一比较器的电路示意图。

图6为依据本发明的一实施例的第二比较器的电路示意图。

图中符号说明：

100：计数器

110：状态决定单元

111、111a：计数致能单元

113：数值计数单元

120：状态缓冲单元

130：计数重置单元

131：数值分析单元

133：计数比较单元

210_1～210_5：JK触发器

220_1～220_4、430、440：D型触发器

310、310a：低位致能单元

320、320a：位栓锁单元

330、330a：位比较单元

340、340a：位确认单元

410：第一比较器

420：第二比较器

A10～A14、A51、A61～A64：与门

CLK：时脉信号

CNT[N-1:0]、CNTP[N-1:0]：计数值

CP1：第一比较信号

CP2：第二比较信号

CR[N-1:0]：重置计数值

D、J、K：输入端

DRS[N-1:0]：重置误差值

EN：致能端

H：高逻辑电平

OR41：或门

Q：输出端

RS：重置端

SBC[3]、SBC[P]～SBC[N-2]：位比较信号

SCE_0～SCE_N-1：计数致能信号

SCEN：比较致能信号

SCP：数值比较信号

SRC：计数重置信号

ST1～ST4：电平设定信号

SVLT：数值栓锁信号

SVOT：数值输出信号

XR51～XR52、XR61～65：同或门

具体实施方式

图1为依据本发明一实施例的计数器的系统示意图。请参照图1，在本实施例中，计数器100包括状态决定单元110、状态缓冲单元120及计数重置单元130。状态决定单元110接收具有N个位的当下的计数值CNT[N-1:0]以计算计数器100的下一个的计数值CNTP[N-1:0]，并且接收时脉信号CLK以依据时脉信号CLK输出计数值CNTP[N-1:0]。其中，N为一正整数，且计数值CNT[N-1:0]具有一高位计数部分(例如CNT[N-1:P]，其中P为小于N的正整数)及低位计数部分(例如CNT[P-1:0])。

状态缓冲单元120接收时脉信号CLK及计数值CNTP[N-1:0]，以依据时脉信号CLK输出计数值CNTP[N-1:0]作为当下的计数值CNT[N-1:0]。计数重置单元130接收重置计数值CR[N-1:0]及计数值CNT[N-1:0]，且比较重置计数值CR[N-1:0]及计数值CNT[N-1:0]，以在重置计数值CR[N-1:0]等于计数值CNT[N-1:0]时，输出计数重置信号SRC至状态决定单元110以重置计数值CNTP[N-1:0]。并且，计数重置单元130接收时脉信号CLK以依据时脉信号CLK输出计数重置信号SRC。

进一步来说，在本实施例中，状态决定单元110包括计数致能单元111及数值计数单元113。计数致能单元111接收计数值CNT[N-1:0]及时脉信号CLK，以输出计数值CNT[N-1:0]中各位分别对应的计数致能信号SCE_0～SCE_N-1。其中，计数致能信号SCE_0～SCE_N-1致能于对应的位电平变换之时，换言之，CNT[M-1]即将由高逻辑电平“H”变换至低逻辑电平“L”时，SCE_M会致能一个运作期间(cycle)，SCE_0则永远被致能。数值计数单元113接收计数致能信号SCE_0～SCE_N-1，以依据计数致能信号SCE_0～SCE_N-1分别决定计数值CNTP[N-1:0]中各位的逻辑电平(如低逻辑电平“L”)，并且将计数值CNTP[N-1:0]提供至状态缓冲单元120。

计数重置单元130包括数值分析单元131及计数比较单元133。数值分析单元131接收且输出具有N位的重置计数值CR[N-1:0]，接收时脉信号CLK，比较重置计数值CR[N-1:0]及延迟周期值M以输出数值比较信号SCP，并且依据重置计数值CR[N-1:0]及延迟周期值M输出重置误差值DRS[N-1:0]。其中，延迟周期值M等于log₂(2×N)向上取整数(即ceiling(log₂(2×N)))，并且重置误差值DRS[N-1:0]为重置计数值CR[N-1:0]与延迟周期值M的差值。

计数比较单元133接收时脉信号CLK，并且依据数值比较信号SCP决定使用第一比较器或第二比较器，其中第一比较器的位数小于第二比较器。接着，计数比较单元133会依据上述比较器的比较结果及时脉信号CLK输出计数重置信号SRC至状态决定单元110以重置计数值CNTP[N-1:0]。例如，当重置计数值CR[N-1:0]大于或等于延迟周期值M时，计数比较单元133使用第二比较器进行比较，此时SCP为1，然不限于此；当重置计数值CR[N-1:0]小于延迟周期值M时，计数比较单元133使用第一比较器，此时SCP为0，然不限于此。其中，第一比较器用以比较计数值CNT[N-1:0]中至少一低位与重置计数值CR[N-1:0]中对应的部分，第二比较器用以比较重置误差值DRS[N-1:0]与计数值CNT[N-1:0]。并且，上述计数值CNT[N-1:0]中的低位可表示的数值小于延迟周期值M。

依据上述，当计数比较单元133使用第二比较器进行比较时，由于运算所造成的延迟(亦即延迟周期值M)被考虑进去，因此逻辑门延迟(gatedelay)的影响可被消除；并且，当计数比较单元133使用第一比较器进行比较时，由于较少位的比较器的逻辑门延迟较低，因此可降低所造成的影响。

此外，由于计数比较单元133会依据时脉信号CLK而运作，因此在部分的实施例中，状态缓冲单元120可被忽略，而不影响计数器100的整体运作。

图2为依据本发明的一实施例的数值计数单元的电路示意图。请参照图1及图2，在此假设N＝5，以便于说明，但本发明实施例不以此为限，其中相同或相似元件使用相同或相似标号。在本实施例中，数值计数单元113包括5个逻辑元件(在此以JK触发器为例)210_1～210_5、4个栓锁(在此以D型触发器为例)220_1～220_4、以及5个与门A10～A14。JK触发器210_1～210_5的输出端Q分别输出计数值CNTP[4:0]，并且JK触发器210_1～210_5的输入端J及K共同接收高逻辑电平“H”，此时JK触发器210_1～210_5的运作如同一T型触发器。此外，JK触发器210_1～210_5的重置端RS接收计数重置信号SRC。

第1个JK触发器210_1的触发端耦接至与门A10的输出端，并且与门A10的两个输入端分别接收时脉信号CLK及计数致能信号SCE_0，其中计数致能信号SCE_0的数值可以是为1’b1，也就是说SCE_0可以永远被致能。亦即，第1个JK触发器210_1的触发端等同于接收时脉信号CLK，以依据时脉信号CLK变换位CNTP[0]的逻辑电平；第2-5个JK触发器210_2～210_5的触发端分别接收电平设定信号ST1～ST4，以依据对应的电平设定信号ST1～ST4分别变换位CNTP[1:4]的逻辑电平。触发器220_1～220_4的输入端D分别接收计数致能信号SCE_1～SCE_4，触发器220_1～220_4的致能端EN接收时脉信号CLK，此时触发器220_1～220_4会依据时脉信号CLK于其输出端Q分别输出对应的计数致能信号SCE_1～SCE_4。与门A11～A14的输入端分别接收时脉信号CLK及对应的D型触发器220_1～220_4所输出的计数致能信号SCE_1～SCE_4，以分别输出对应的电平设定信号ST1～ST4至对应的JK触发器210_2～210_5。

依据上述，JK触发器210_2～210_5会在对应的电平设定信号ST1～ST4的电平变动时才被触发，而其他时间则保持不动，并且D型触发器220_1～220_4会依据时脉信号CLK而交替地启动及关闭。因此，可节省计数器100整体的电力消耗。

图3A为依据本发明的一实施例的计数致能单元的系统示意图。在本实施例中，计数致能单元111包括低位致能单元310、位栓锁单元320、位比较单元330及位确认单元340。低位致能单元310接收低位计数部分CNT[P-1:0]，并且输出分别对应低位计数部分CNT[P-1:0]的计数致能信号SCE_0～SCE_P(对应第一计数致能信号)、数值栓锁信号SVLT及数值输出信号SVOT。计数致能信号SCE_0～SCE_P为依据下列方程式来决定：

$\mathrm{SCE}\_n=\underset{i=0}{\overset{n-1}{\mathrm{\Π}}}\mathrm{CNT}(i:0)---\left(1\right)$

其中，n为一正整数，即计数致能信号SCE_0～SCE_P分别致能于地址低于对应第n位的低位计数部分CNT[P-1:0]的位皆为高逻辑电平“H”。数值栓锁信号SVLT致能于低位计数部分CNT[P-1:0]皆为低逻辑电平“L”。数值输出信号SVOT致能于低位计数部分CNT[P-1:0]皆为高逻辑电平“H”。

位栓锁单元320接收高位计数部分CNT[N-1:P]及数值栓锁信号SVLT，以依据数值栓锁信号SVLT输出高位计数部分CNT[N-1:P]，即当数值栓锁信号SVLT致能时，输出高位计数部分CNT[N-1:P]至位比较单元330。位比较单元330接收位栓锁单元320所输出的高位计数部分CNT[N-1:P]，以输出位比较信号SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]。其中，位比较单元330用以比较高位计数部分CNT[P]、CNT[P+1:P]、CNT[P+2:P]...CNT[N-2:P]是否全为“1”。当CNT[P]为“1”时，输出的位比较信号SBC[P]则被致能，而当CNT[P+1:P]为“1”时，输出的位比较信号SBC[P+1]则被致能，依此类推。也就是说，位比较信号SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]致能于地址低于及等于对应的位的高位计数部分(计数值CNT[N-1:P])中的位皆为高逻辑电平“H”，例如SBC[N-2]致能于计数值CNT[N-2:P]为高逻辑电平“H”。

位确认单元340接收位比较信号SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]及数值输出信号SVOT，以依据数值输出信号SVOT及位比较信号SBC[P]、SBC[P+1]、SBC[P+2]...SBC[N-2]输出计数致能信号SCE_P+1～SCE_N-1(对应第二计数致能信号)，其中计数致能信号SCE_P+1～SCE_N-1分别致能于地址低于对应的位的计数值中的位皆为高逻辑电平时。也就是说，当数值输出信号SVOT致能时，且位比较信号SBC[P]也为“1”，则致能计数致能信号SCE_P+1；当数值输出信号SVOT致能时以及位比较信号SBC[P+1]也为“1”时，致能计数致能信号SCE_P+2，其余则以此类推。

请参照图1至图3A、图3B，在此假设N＝5，P＝3，以便于说明，但本发明实施例不以此为限，其中相同或相似元件使用相同或相似标号。在本实施例中，计数致能单元111a包括低位致能单元310a、位栓锁单元320a、位比较单元330a及位确认单元340a。

低位致能单元310a接收计数值CNT[2:0](对应低位计数部分)，并且输出分别对应计数值CNT[2:0]的计数致能信号SCE_0～SCE_3(对应第一计数致能信号)、数值栓锁信号SVLT及数值输出信号SVOT。计数致能信号SCE_0～SCE_3为依据下列方程式来决定：

$\mathrm{SCE}\_n=\underset{i=0}{\overset{n-1}{\mathrm{\Π}}}\mathrm{CNT}(i:0)---\left(1\right)$

其中，n为一正整数，即计数致能信号SCE_0～SCE_3分别致能于地址低于对应第n位的低位计数部分(如CNT[2:0])的位皆为高逻辑电平“H”，例如计数致能信号SCE_2致能于计数值CNT[1:0]＝＝2'b11时，其余则以此类推。数值栓锁信号SVLT致能于计数值CNT[2:0]皆为低逻辑电平“L”，例如数值栓锁信号SVLT致能于计数值CNT[2:0]＝＝3'b000。数值输出信号SVOT致能于计数值CNT[2:0]皆为高逻辑电平“H”，例如数值输出信号SVOT致能于计数值CNT[2:0]＝＝3'b111。

位栓锁单元320a接收计数值CNT[4:3](对应高位计数部分)及数值栓锁信号SVLT，以依据数值栓锁信号SVLT输出计数值CNT[4:3]，即当数值栓锁信号SVLT致能时，输出计数值CNT[4:3]至位比较单元330a。位比较单元330a接收位栓锁单元320a所输出的计数值CNT[4:3]，以输出位比较信号SBC[3]。其中，位比较单元330a用以比较CNT[3]是否为“1”。当CNT[3]为“1”时，输出的位比较信号SBC[3]则被致能。也就是说，位比较信号SBC[3]致能于地址低于及等于对应的位(如计数值CNT[3])的高位计数部分(计数值CNT[4:3])中的位皆为高逻辑电平“H”，例如SBC[3]致能于计数值CNT[3]为高逻辑电平“H”。

位确认单元340a接收位比较信号SBC[3]及数值输出信号SVOT，以依据数值输出信号SVOT及位比较信号SBC[3]输出计数致能信号SCE_4(对应第二计数致能信号)，其中计数致能信号SCE_4分别致能于地址低于对应位(也就是第4位)的计数值中的位皆为高逻辑电平时。换言之，当数值输出信号SVOT致能时，且位比较信号SBC[3]也为“1”，则致能计数致能信号SCE_4。

依据上述，当低位致能单元310a可设计为高反应速度(例如1个运算期间完成运算)，以至于计数值CNT[2:0]可立即反应而变换逻辑电平。并且，计数值CNT[4:3]至少具有8个运算期间(即2^3)来完成运算，因此位比较单元330a及位确认单元340a可使用较多级的逻辑门来完成运算，而不影响计数器100的高速运作。

图4为依据本发明的一实施例的计数比较单元的电路示意图。请参照图1及图4，在此假设N＝5，即延迟周期值M等于4(即ceiling(log₂(2×5)))，以便于说明，但本发明实施例不以此为限，其中相同或相似元件使用相同或相似标号。计数比较单元133包括第一比较器410、第二比较器420、栓锁(在此以D型触发器为例)430及440、以及或门OR41，其中第一比较器410假设为2位(即可表现数值为3)的比较器。

第一比较器410接收比较致能信号SCEN，且接收计数值CNT[1:0]与重置计数值CR[1:0]以提供第一比较信号CP1。栓锁430(对应第一栓锁)的输入端D接收第一比较信号CP1，栓锁430的触发端接收时脉信号CLK，而栓锁430会依据时脉信号CLK于其输出端Q输出第一比较信号CP1。

第二比较器420接收数值比较信号SCP、计数值CNT[4:0]及重置误差值DRS[4:0]，以依据计数值CNT[4:0]及重置误差值DRS[4:0]提供第二比较信号CP2，且依据数值比较信号SCP提供比较致能信号SCEN。换言之，当数值比较信号SCP表示重置计数值CR[4:0]大于或等于延迟周期值M时(例如为致能)，比较致能信号SCEN会禁能；当数值比较信号SCP表示重置计数值CR[4:0]小于延迟周期值M时(例如为禁能)，比较致能信号SCEN会致能。栓锁440(对应第二栓锁)的输入端D接收第二比较信号CP2，栓锁440的触发端接收时脉信号CLK，而栓锁440会依据时脉信号CLK于其输出端Q输出第二比较信号CP2。

或门OR41的输入端接收栓锁430所输出的第一比较信号CP1及栓锁440所输出的第二比较信号CP2，以输出计数重置信号SRC。

图5为依据本发明的一实施例的第一比较器的电路示意图。请参照图4及图5，其中相同或相似元件使用相同或相似标号。在本实施例中，第一比较器410同样假设为2位的比较器，并且包括同或门XR51～XR52及与门A51，其中同或门XR51～XR52及与门A51可依据比较致能信号SCEN而运作。同或门XR51接收重置计数值CR[0]及计数值CNT[0]，并且同或门XR52接收重置计数值CR[1]及计数值CNT[1]。与门A51的输入端耦接同或门XR51～XR52的输出端，与门A51的输出端提供第一比较信号CP1，即与门A51对同或门XR51～XR52的输出进行与门运算后输出第一比较信号CP1。

图6为依据本发明的一实施例的N位比较器的电路示意图。请参照图4及图6，其中相同或相似元件使用相同或相似标号。在本实施例中，第二比较器420假设为5位的比较器，并且包括同或门XR61～XR65及与门A61～64，其中同或门XR61～XR65及与门A61～64可依据数值比较信号SCP而运作。同或门XR61接收重置误差值DRS[0]及计数值CNT[0]，同或门XR62接收重置误差值DRS[1]及计数值CNT[1]，同或门XR63接收重置误差值DRS[2]及计数值CNT[2]，同或门XR64接收重置误差值DRS[3]及计数值CNT[3]，并且同或门XR65接收重置误差值DRS[4]及计数值CNT[4]。

与门A61的输入端耦接同或门XR61、XR62的输出端，与门A62的输入端耦接同或门XR63、XR64的输出端，与门A63的输入端耦接与门A61、A62的输出端，与门A64的输入端耦接与门A63的输出端及同或门XR65的输出端，与门A64的输出端提供第二比较信号CP2，即与门A61～A64对同或门XR61～XR65的输出进行与门运算后输出第二比较信号CP2。

此外，上述图1至图4为绘示用以说明，即部分元件为绘示依据时脉信号CLK而运作，但在本发明其他实施例中，所有元件皆可依据时脉信号CLK而运作，此可依据本领域技术人员而定，本发明实施例不以此为限。

综上所述，本发明实施例的计数器，将计数值的位分为两个部分，其中低位部分以较少的逻辑门来处理(例如仅具两个逻辑门延迟)，高位部分以较多的逻辑门来处理(例如具有至多三个逻辑门延迟)。因此，可降低计数器整体的逻辑门延迟，使计数器在高速处理下具有固定且较小的逻辑门延迟而较为不受逻辑门延迟的影响。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定的为准。

Claims (14)

1.一种计数器，用以输出具有N个位的一计数值，N为一正整数，其特征在于，该计数器包括：

一状态决定单元，接收当下的该计数值以计算该计数器的下一个的计数值，其中该计数值具有一高位计数部分及一低位计数部分；

一数值分析单元，接收且输出一重置计数值，比较该重置计数值及一延迟周期值以输出一数值比较信号；以及

一计数比较单元，接收一时脉信号，依据该数值比较信号决定使用一第一比较器或一第二比较器，且依据比较结果及该时脉信号输出一计数重置信号至该状态决定单元以重置该计数值，该第一比较器的位数小于该第二比较器。

2.如权利要求1所述的计数器，其特征在于，该计数器还包括：

一状态缓冲单元，接收该时脉信号及下一个的该计数值，以依据该时脉信号输出下一个的该计数值作为当下的该计数值。

3.如权利要求1所述的计数器，其特征在于，该延迟周期值等于log₂(2×N)向上取整数。

4.如权利要求1所述的计数器，其特征在于，该数值分析单元依据该重置计数值及该延迟周期值输出一重置误差值，该重置误差值为该重置计数值与该延迟周期值的差值。

5.如权利要求4所述的计数器，其特征在于，该计数比较单元包括：

一第一比较器，接收一比较致能信号，且接收该计数值中该低位计数部分的至少一低位与该重置计数值中对应的位部分，以提供一第一比较信号；

一第二比较器，接收该数值比较信号、该计数值及该重置误差值，以依据该计数值及该重置误差值提供一第二比较信号，且依据该数值比较信号提供该比较致能信号；

一或门，接收该第一比较信号以及该第二比较信号，以输出该计数重置信号。

6.如权利要求5所述的计数器，其特征在于，该第一比较器包括：

多个同或门，用以比较该计数值中该至少一低位与该重置计数值中对应的部分；以及

多个与门，用以对所述同或门的输出进行与门运算后输出该第一比较信号；

其中，所述同或门及所述与门依据该比较致能信号而运作。

7.如权利要求5所述的计数器，其特征在于，该第二比较器包括：

多个同或门，用以比较该重置误差值与当下的该计数值；以及

多个与门，用以对所述同或门的输出进行与门运算后输出该第二比较信号；

其中，所述同或门及所述与门依据该数值比较信号而运作。

8.如权利要求1所述的计数器，其特征在于，该状态决定单元包括：

一计数致能单元，用以接收当下的该计数值，以输出该计数值的该N个位分别对应的多个计数致能信号，其中所述计数致能信号致能于计数值对应的位电平变换之时；以及

一数值计数单元，接收所述计数致能信号，以决定且提供该计数器的下一个的该计数值。

9.如权利要求8所述的计数器，其特征在于，该数值计数单元包括：

N个逻辑元件，用以分别输出该N个位的一个，其中第1个逻辑元件依据该时脉信号变换该N个位的一最低位的逻辑电平，第2至N个逻辑元件分别接收一电平设定信号，以依据对应的电平设定信号变换该N个位的其他对应位的逻辑电平；

N-1个栓锁，每一栓锁分别接收该时脉信号及所述计数致能信号的一个，以依据该时脉信号分别输出对应的计数致能信号；以及

N-1个与门，每一与门分别接收该时脉信号及对应的栓锁所输出的计数致能信号，以分别输出对应的电平设定信号至该第2至N个逻辑元件。

10.如权利要求8所述的计数器，其特征在于，该计数致能单元包括：

一低位致能单元，接收该低位计数部分，以输出分别对应该低位计数部分的多个第一计数致能信号、一数值栓锁信号及一数值输出信号，其中所述第一计数致能信号分别致能于地址低于对应位的所述低位计数部分皆为一高逻辑电平，该数值栓锁信号致能于该低位计数部分的所述位皆为一低逻辑电平，该数值输出信号致能于当下的该低位计数部分皆为该高逻辑电平；

一位栓锁单元，接收该高位计数部分及该数值栓锁信号，以依据该数值栓锁信号输出该高位计数部分；

一位比较单元，接收该位栓锁单元所输出的该高位计数部分，以输出分别对应该高位计数部分的多个位比较信号，所述位比较信号分别致能于地址低于及等于对应位的所述高位计数部分皆为该高逻辑电平；以及

一位确认单元，接收所述位比较信号及该数值输出信号，以依据该数值输出信号及所述位比较信号输出所述计数致能信号中的至少一第二计数致能信号，其中所述第二计数致能信号分别致能于地址低于对应的位的该计数值中的所述位皆为该高逻辑电平。

11.一种计数器，用以输出具有N个位的一计数值，N为一正整数，其特征在于，该计数器包括：

一状态决定单元，接收当下的该计数值以计算该计数器的下一个的该计数值，其中该计数值具有一高位计数部分及一低位计数部分，该状态决定单元包括：

一计数致能单元，接收当下的该计数值，以输出该计数值的该N个位分别对应的多个计数致能信号，其中所述计数致能信号致能于对应的位电平变换之时；及

一数值计数单元，接收所述计数致能信号，以决定且提供该计数器的下一个的该计数值；以及

一计数重置单元，接收一重置计数值及当下的该计数值，且比较该重置计数值及当下的该计数值以输出一计数重置信号至该状态决定单元以重置该计数值。

12.如权利要求11所述的计数器，其特征在于，该计数器还包括：

一状态缓冲单元，用以接收一时脉信号及下一个的该计数值，以依据该时脉信号输出下一个的该计数值作为当下的该计数值。

13.如权利要求11所述的计数器，其特征在于，该数值计数单元包括：

N个逻辑元件，用以分别输出该N个位的一个，其中第1个逻辑元件依据该时脉信号变换该N个位的一个最低位的逻辑电平，第2至N个逻辑元件分别接收一电平设定信号，以依据对应的电平设定信号变换该N个位的其他对应位的逻辑电平；

N-1个栓锁，每一栓锁分别接收该时脉信号及所述计数致能信号的一个，以依据该时脉信号分别输出对应的计数致能信号；以及

N-1个与门，每一与门分别接收该时脉信号及对应的栓锁所输出的计数致能信号，以分别输出对应的电平设定信号至该第2至N个逻辑元件。

14.如权利要求11所述的计数器，其特征在于，该计数致能单元包括：

一低位致能单元，接收该低位计数部分，以输出分别对应该低位计数部分的多个第一计数致能信号、一数值栓锁信号及一数值输出信号，其中所述第一计数致能信号分别致能于地址低于对应的位的所述低位计数部分皆为一高逻辑电平，该数值栓锁信号致能于该低位计数部分的所述位皆为一低逻辑电平，该数值输出信号致能于当下的该低位计数部分皆为该高逻辑电平；

一位栓锁单元，接收该高位计数部分及该数值栓锁信号，以依据该数值栓锁信号输出该高位计数部分；

一位比较单元，接收该位栓锁单元所输出的该高位计数部分，以输出分别对应该高位计数部分的多个位比较信号，所述位比较信号分别致能于地址低于及等于对应的位的所述高位计数部分皆为该高逻辑电平；以及

一位确认单元，接收所述位比较信号及该数值输出信号，以依据该数值输出信号及所述位比较信号输出所述计数致能信号中的至少一第二计数致能信号，其中所述第二计数致能信号分别致能于地址低于对应的位的该计数值中的所述位皆为该高逻辑电平。