CN111193508A - 具有冗余位的两级格雷码计数器 - Google Patents

具有冗余位的两级格雷码计数器 Download PDF

Info

Publication number
CN111193508A
CN111193508A CN201911100110.4A CN201911100110A CN111193508A CN 111193508 A CN111193508 A CN 111193508A CN 201911100110 A CN201911100110 A CN 201911100110A CN 111193508 A CN111193508 A CN 111193508A
Authority
CN
China
Prior art keywords
output
counter
bit
bits
msbs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911100110.4A
Other languages
English (en)
Inventor
樱井贤
海老原弘知
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omnivision Technologies Inc
Original Assignee
Omnivision Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omnivision Technologies Inc filed Critical Omnivision Technologies Inc
Publication of CN111193508A publication Critical patent/CN111193508A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
    • H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06M—COUNTING MECHANISMS; COUNTING OF OBJECTS NOT OTHERWISE PROVIDED FOR
    • G06M1/00—Design features of general application
    • G06M1/27—Design features of general application for representing the result of count in the form of electric signals, e.g. by sensing markings on the counter drum
    • G06M1/272—Design features of general application for representing the result of count in the form of electric signals, e.g. by sensing markings on the counter drum using photoelectric means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/18—Circuits for visual indication of the result
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Abstract

本申请涉及具有冗余位的两级格雷码计数器。一种N位计数器，其包含具有有M个位的第一输出的低位计数器，所述低位计数器在第一计数频率下操作。具有有N‑M+L个位的第二输出的高位计数器在第二计数频率下操作。所述第二计数频率等于所述第一计数频率除以2(M‑L)。误差校正控制器经耦合以接收所述第一及第二输出且执行操作，所述操作包含将所述第二输出的L个最低有效位LSB与所述第一输出的至少一个最高有效位MSB进行比较，及响应于所述比较校正所述第二输出的N‑M个MSB。所述N位计数器的低位为所述第一输出的所述M个位，且所述N位计数器的高位为所述第二输出的经校正N‑M个MSB。

Description

具有冗余位的两级格雷码计数器
技术领域
本公开大体上涉及计数器电路，且更特定地但非穷尽性地，涉及用于与图像传感器一起使用的计数器电路。
背景技术
图像传感器已变得随处可见。它们广泛用于数字静态照相机、蜂窝式电话、安保摄像头，以及医学、汽车和其它应用。高动态范围(HDR)图像传感器已为那些应用中的许多应用所需要。人的眼睛一般具有最多约100dB的动态范围。对于汽车应用，通常需要大于100dB动态范围的图像传感器来处理不同驾驶条件，诸如穿过黑暗隧道到明亮太阳光下的驾驶。
当使用图像传感器时，多个像素单元中的每一个中的光产生电子从光电二极管(photodiode；PD)转移到像素单元中的浮动扩散(floating diffusion；FD)以用于后续读出。耦合于PD与FD之间的转移(TX)晶体管在断言到TX栅极端子的电压脉冲的控制下接通和断开以实现此电荷转移。图像信号通过源极跟随器(source follower；SF)晶体管放大。当启用行选择(row select；RS)晶体管时，经放大图像信号转移到像素单元的被称作位线的输出线。
位线上的模拟图像信号正常馈入到模/数转换器(analog to digitalconverter；ADC)中以转换成数字图像信号。斜坡型ADC通常与图像传感器一起使用以将模拟图像信号转换成数字图像信号。对于斜坡型ADC，当斜坡信号开始时计数器开始计数且与图像信号相比。在斜坡信号与图像信号相等的时间点处，计数器的值锁存为模拟图像信号的数字表示。为了实现较高分辨率的数字图像信号输出，计数器的时间分辨率提高。这要求提高计数器的时钟频率。然而，随着时钟信号的频率提高，计数器的电力消耗也增加。计数器功率消耗占许多ADC的功率消耗的大部分。因此，计数器功率消耗的减少成为用于减少许多图像传感器中的功率消耗的重要因素。这类功率减少在图像传感器产品在低功率移动应用程序中使用时变得更为重要。
发明内容
在一个方面中，本申请提供一种具有低位和高位的N位计数器，所述N位计数器包括：具有第一输出的低位计数器，其中所述第一输出具有M个位，其中N大于M，其中所述低位计数器在第一计数频率下操作；具有第二输出的高位计数器，其中所述第二输出具有N-M+L个位，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位(MSB)和L个最低有效位(LSB)，其中所述高位计数器在第二计数频率下操作，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；及误差校正控制器，其经耦合以在所述低位计数器和所述高位计数器的计数操作之后接收所述第一输出和所述第二输出，其中所述误差校正控制器包含在执行时使得所述误差控制器执行操作的逻辑，所述操作包含：将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位(MSB)进行比较；及响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的经校正N-M个MSB。
在另一方面中，本申请提供一种成像系统，其包括：像素阵列，其包含组织成多个行和列的多个像素；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；及读出电路，其耦合到所述像素阵列以从所述像素读出图像数据，其中所述读出电路包含经耦合以将来自所述像素的图像数据转换成数字图像数据的模/数转换器(ADC)电路，其中所述ADC电路包含斜坡电路和耦合到至少一个N位计数器的至少一个比较器，其中所述N位计数器包括：具有第一输出的低位计数器，其中所述第一输出具有M个位，其中N大于M，其中所述低位计数器在第一计数频率下操作；具有第二输出的高位计数器，其中所述第二输出具有N-M+L个位，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位(MSB)和L个最低有效位(LSB)，其中所述高位计数器在第二计数频率下操作，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；及误差校正控制器，其经耦合以在所述低位计数器和所述高位计数器的计数操作之后接收所述第一输出和所述第二输出，其中所述误差校正控制器包含在执行时使得所述误差控制器执行操作的逻辑，所述操作包含：将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位(MSB)进行比较；及响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的经校正N-M个MSB。
在又一方面中，本申请提供一种产生N位计数器的经误差校正输出的方法，其包括：在第一计数频率下启动低位计数器，其中所述低位计数器具有有M个位的第一输出，其中N大于M；在第二计数频率下启动高位计数器，其中所述高位计数器具有有N-M+L个位的第二输出，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位(MSB)和L个最低有效位(LSB)，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；在所述低位计数器和所述高位计数器的计数操作之后，将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位(MSB)进行比较；及响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的经校正N-M个MSB。
附图说明
参见以下图式描述本发明的非限制性和非穷尽性的实施例，其中除非另外规定，否则贯穿各视图中相同的参考标号指代相同的部分。
图1是根据本发明的教示的展示包含具有误差校正的两级计数器的成像系统的一个实例的框图。
图2是说明行波进位二进制计数器电路和相关联波形的一个实例的框图。
图3是说明包含单个格雷码产生器的实例计数器结构的框图，所述单个格雷码产生器由用于LSB到MSB的多个存储单元共享。
图4是说明包含低位计数器格雷码产生器和高位计数器格雷码产生器的实例多级计数器结构的框图。
图5是说明适当对准的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、组合值和期望值的图式。
图6是说明遭受非所需相移的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、组合值和期望值的图式。
图7是说明根据本发明的教示的多级N位格雷计数器的一个实例，其中冗余位校正相移或相位对准问题。
图8是根据本发明的教示的说明利用具有冗余位的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、期望值和经校正值进行误差校正以校正由非所需相移造成的问题的图式。
图9是根据本发明的教示的说明利用具有冗余位的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、期望值和经校正值进行误差校正以校正由较大非所需相移造成的问题的另一图式。
图10是根据本发明的教示的说明其中相移被有意地添加到高位计数器的误差校正操作的实例的波形的时序图。
图11是根据本发明的教示的展示具有待使用实例误差校正操作校正的相移误差的格雷码波形和对应二进制码波形的时序图。
图12是根据本发明的教示的展示二进制码波形和对应低位计数、高位计数及具有待使用实例误差校正操作校正的误差的总计数的时序图。
图13是根据本发明的教示的展示具有误差的二进制码波形和对应低位计数、高位计数及具有已使用实例误差校正操作校正的误差的总计数的时序图。
图14是根据本发明的教示的说明不具有有意地添加到高位计数器的相移的误差校正操作的另一实例的波形的时序图。
图15是根据本发明的教示的展示具有误差的二进制码波形和对应低位计数、高位计数及具有已使用误差校正操作的另一实例校正的误差的总计数的时序图。
图16是根据本发明的教示的具有提供误差校正的冗余位的N位多级计数器的另一实例的图解。
图17是根据本发明的教示的具有包含处理块的冗余位的N位多级计数器的另一实例的图解，所述处理块提供误差校正操作。
图18是根据本发明的教示的说明利用误差校正操作产生N位计数的实例过程的流程图。
对应的参考标号贯穿图式的若干视图指示对应的组件。技术人员应了解，图中的元件仅为简单和清晰起见而示出，且不一定按比例绘制。举例来说，图中的一些元件的尺寸可能相对于其它元件夸示以有助于改进对本发明的各种实施例的理解。并且，通常未描绘在商业可行的实施例中有用或必需的常见但众所周知的元件，以便呈现本发明的这些各种实施例的遮挡较少的视图。
具体实施方式
公开用于产生具有误差校正的N位计数的方法和设备。在以下描述中，阐述许多特定细节以提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，可在没有具体细节中的一或多个的情况下或利用其它方法、组件、材料等来实践本文中所描述的技术。在其它情况下，未展示或详细描述众所周知的结构、材料或操作以免使某些方面混淆。
在本说明书通篇中参考“一个实例”或“一个实施例”意味着结合实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，在本说明书通篇中在不同位置中出现短语“在一个实例中”或“在一个实施例中”未必都是指同一个实例。此外，所述特定特征、结构或特性可以任何合适方式在一或多个实例中组合。
在整个本说明书中，使用若干技术术语。除非本文中明确定义，或其使用情境将明显另外表明，否则这些术语将采用其在它们所出现的领域中的普通含义。应注意，元件名称和符号在本文中可互换使用(例如Si对硅)；然而，两者具有相同含义。
如将展示，公开具有误差校正的N位计数器的实例。在各种实例中，N位计数器具有多个级。在一个实例中，第一级是低位计数器(lower counter)，且第二级是高位计数器(upper counter)。根据本发明的教示，低位计数器具有有M个位的第一输出，且高位计数器具有N-M个位以及附加的L个冗余最低有效位，所述最低有效位为N位计数器提供误差校正功能。L为大于或等于一的数字。在各种所描绘实例中，共享的格雷码计数器可在多位N位计数器的级中的一或多个中使用。通过使用格雷码计数器，功率消耗归因于最小数目个代码转变而减少。另一方面，随着格雷码计数器的计数频率和位数目增加，格雷码的所有位的信号相位对准变难，尤其对于用于图像传感器应用的列并行计数器架构。根据本发明的教示的实例通过利用冗余位和误差校正提供多级计数器的高位与低位之间的相位对准的解决方案。在如此操作时，严格的信号相位对准要求仅受到低位计数器限制，这使得明显更易于根据本发明的教示设计具有大量位的快速计数器电路。所公开的N位计数器的实例包含提供误差校正功能的误差校正控制器。在一个实例中，通过比较第二输出的L个最低有效位与第一输出的最高有效位中的至少一个而提供误差校正。取决于比较结果，可根据本发明的教示视需要对高位计数器的N-M个最高有效位执行误差校正操作。
为了说明，图1示出根据本发明的教示的包含读出电路的成像系统100的一个实例，所述读出电路包含具有利用误差校正的实例多级N位计数器的读出电路。如所示出，成像系统100包含像素阵列102、控制电路104、读出电路106和功能逻辑108。在一个实例中，像素阵列102是光电二极管的二维(2D)阵列，或图像传感器像素(例如，像素P1、P2……Pn)。如所说明，将光电二极管排列成行(例如行R1到Ry)和列(例如列C1到Cx)，以获取人、位置、物体等的图像数据，其可接着用以渲染所述人、位置、物体等的2D图像。然而，在另一个实例中，应了解，根据本发明的教示，光电二极管不一定要排列成行和列，且可采用其它配置。
在一个实例中，在像素阵列102中的每一图像传感器光电二极管/像素已通过图像电荷的光生成获取其图像电荷之后，对应图像数据通过读出电路106读出，且图像数据的数字表示随后转移到功能逻辑108。读出电路106可以耦合到来自像素阵列102中的多个光电二极管的读出图像数据。在各种实例中，读出电路106可包含放大电路和模/数(ADC)转换电路，所述模/数转换电路包含斜坡电路和耦合到如将论述的具有误差校正的至少一个多级列N位计数器的至少一个列比较器，或其它。在一个实例中，读出电路106可沿(所说明)读出列线110一次读出一行图像数据，或可使用多种其它技术(未说明)来读出图像数据，所述技术例如串行读出或同时完全平行读出所有像素。功能逻辑108可存储图像数据，或甚至通过施加后期图像效果(例如修剪、旋转、去除红眼、调整亮度、调整对比度等等)来操纵图像数据。在一些实例中，功能逻辑108可要求满足某些成像条件，且可因此指示控制电路104操纵像素阵列102中的某些参数以实现较佳质量或特殊效果。
在成像系统101中，斜坡信号比较型ADC在读出电路106中使用以将从像素阵列102读取的像素信号振幅数据转换成数字图像数据。在包含于读出电路106中的斜坡型ADC中，当斜坡信号开始时计数器开始计数，其与图像信号进行比较。在斜坡信号与图像信号相等的时间点处，计数器的值锁存为模拟图像信号的数字表示。在一个实例中，ADC计数针对像素复位信号执行一次，且针对组合信号执行一次。根据本发明的教示，在具有相关双采样(correlated double sampling；CDS)的实例中，可确定像素复位信号与组合信号之间的两个计数器值的差以返回任何给定像素的真实最终ADC信号。
图2是说明行波进位二进制计数器电路的一个实例和可包含于成像系统的ADC电路中的相关联波形的框图200，所述行波进位二进制计数器电路还可被称作行波计数器210。如所说明实例中所示，行波计数器210包含串联耦合以形成D触发器(D flip-flop；DFF)列的多个DFF 212(1)到212(N)。DFF列中的第一DFF 212(1)的时钟输入CK通过使能计数器时钟信号count_clki 208驱动。count_clki 208是通过与(AND)门206由计数器使能信号204使能的计数器时钟count_clk 202。每一DFF 212(i)的反相输出Q_bar信号220(i)中的每一个反馈给其自身的数据D输入，以及当DFF列中存在下一DFF 220(i+1)时，反馈给DFF列中的下一DFF 212(i+1)的时钟输入CK。在每一DFF 212(i)的输出Q_bar220(i)处，引入到后续DFF 212(i+1)的下一时钟输入CK的每一时钟信号的所得计数频率除以2。
如前所述，引入到每一后续DFF 212(i+1)的CK输入的计数频率为前一DFF 212(i)的计数频率的一半。在所描绘的实例中，图2的最左边的第一DFF 212(1)的输出Q 218(1)表示行波计数器210的最低有效位(least significant bit；LSB)，而图2的最右边的最末DFF212(N)的输出Q 218(N)表示行波计数器210的最高有效位(most significant bit；MSB)。行波计数器中的DFF的数目N与行波计数器210的输出位的数目相同。
图2的实例中示出的黑暗信号条件230说明：与明亮信号条件240相比，在黑暗信号条件230下存在转换相对较小振幅所需的实际计数器时钟count_clki 208的较少时钟周期。如所示出，在明亮信号条件240下，存在实际计数器时钟count_clki 208的更多时钟周期以便转换相对较大振幅图像信号。每一时钟周期消耗功率，且因此更多时钟周期引起较大功率消耗。
图3是说明包含单个格雷码产生器的实例计数器结构300的框图，所述单个格雷码产生器由用于LSB到MSB的多个存储单元共享。应了解，计数器结构300可包含于用于所有读出列(例如，读出列110)的成像传感器的ADC电路中。共享格雷码产生器为降低成像系统的列计数器的功率消耗的一个解决方案。格雷码是二进制码的表示，其中处于连续次序的任何两个连续值仅在一个数字位上有不同。格雷码可用于促进数字信号的发射中的误差校正。当在数字计数器中使用时，格雷码将定序系统中的任何两个连续值之间的所有二进制位当中的事务的数目限制为一。其为有可能达到的最小数目。格雷码计数器的最小化数目个位事务导致与二进制计数器相比更少的功率消耗。
然而，每一格雷码输出位，其在图3中以D<0>到D<11>表示，在所有位之间必须保持精确信号转变间隔。在实践中，当其间隔达到1ns时在1GHz计数频率下，利用由进一步分开放置的电路元件造成的增大的传播延迟维持大量内部信号当中的相位关系且最终在D<0>与D<11>之间变得越来越具挑战性。因此，格雷码产生器310能够在用于锁存器330(1)到330(12)的所需定时容限下使其输出数据D<0>和D<11>对准以可靠地获取通过相同锁存器使能信号latch_en 320使能的其数据变得越来越困难。
解决单个格雷码产生器中的信号当中的相位对准挑战的一个解决方案在于利用根据本发明的教示的多级计数器。如图4中所描绘的实例中所示，分离2级格雷计数器包含低位计数器(Lower Bit Counter；LBC)410，所述低位计数器并不具有太多的位，且因此并不遭受上文所论述的相位对准挑战。在所说明的实例中，低位计数器410包含4个位且在第一时钟402下以第一计数频率运行，且高位计数器(Upper Bit Counter；UBC)460可具有更多个位，但在第二时钟452下以第二计数频率运行。低位计数器410具有有输出位D<0>D<1>D<2>D<3>的快速格雷码产生器412，所述快速格雷码产生器由许多列锁存器共享且在高计数频率下运行。在一个实例中，LBC 410可以是在1GHz计数频率下操作的4位计数器。UBC 460可具有与所要求的一样多的位，且在慢得多的62.5MHz计数频率下操作，所述计数频率为1GHz除以16(＝24)。
图5是说明理想的适当对准的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、组合值和期望值的实例图式500。如所示出，对于2级格雷计数器，低位计数器以图5中示出的等效计数器值520对格雷码进行连续向上计数。其高位计数器还利用图5中示出的等效计数器值530对格雷码进行连续向上计数。如所示出，当所有输出值的相位适当地对准时，低位计数器和高位计数器两者的组合计数器值540与期望值510匹配。
图6是说明在实践中可遭受非所需相移的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、组合值和期望值的图式600。如所示出，对于具有LBC410与UBC 460的输出位之间的相位对准差的2级格雷计数器，开始出现如图6中所表明的问题。尽管每一LBC 410和UBC 460仍如由620和630所示个别地正常计数，但由于UBC的计数经受延迟(例如，小相移)，所以当组合到一起时，归因于定时未对准，所得计数器值640在642、644、646和648处不再与期望值610匹配。这类相位灵敏度为与不包含任何特殊处理的快速2级计数器相关联的固有严峻挑战。
图7是根据本发明的教示的具有冗余位的N位多级计数器700的一个实例的图解，所述冗余位用于校正上文描述的相移或相位对准问题。特定来说，图7中示出的实例多级计数器说明包含LBC 710的分离两级N位计数器700，在所描绘的实例中所述计数器是并不具有太多位以内部地遭受非所需传播延迟或相移的共享M位格雷码计数器。在所描绘的实例中，M小于N，且在第一时钟702下以第一计数频率操作。LBC 710提供N位多级计数器700的M个最低有效位(LSB)。出于解释的目的，在所描绘的实例中M＝4，且LBC 710的M个LSB因此标记为D<0>D<1>D<2>D<3>。应了解，在其它实例中，根据本发明的教示，M可等于除四以外的值。在所描绘的实例中，UBC 760是在第二时钟752下以第二计数频率操作的共享N-M+L位格雷码计数器，且因此可具有所需数目的位。UBC 760提供N位多级计数器700的N-M个最高有效位(MSB)，其在实例中标记为D<4>……D<n-1>D<n>。在所说明的实例中，UBC 760还包含L个附加位。L大于或等于一。在所述实例中，L个附加位是UBC 760的最低有效位，且可被视为用于根据教示提供误差校正的“冗余”位。在图7中示出的实例中，L＝1且冗余位标记为Dr<3>。
如实例中所示，LBC 710包含快速格雷码产生器712，其耦合到成像系统的多个列的锁存电路且通过所述锁存电路共享。在一个实例中，LBC 710为在第一时钟702下以第一计数频率操作的4位格雷码计数器。在一个实例中，第一时钟702具有等于例如1GHz的计数频率fC1。UBC 760具有所需数目的位(例如，N-M个位)，且还包含附加的L个冗余位(例如，Dr<3>)，所述冗余位被包含为UBC 760的最低有效位。在所述实例中，UBC 760包含在第二时钟752下以第二计数频率操作的缓慢格雷码产生器762，所述第二时钟在所述实例中具有低得多的计数频率fC2。如实例中所示，缓慢格雷码产生器762还耦合到成像系统的多个列的锁存电路且通过所述锁存电路共享。在一个实例中，第二时钟752的较慢计数频率fC2等于第一时钟702的计数频率fC1除以2(M-L)。因此，如果假设fC1＝1GHz，M＝4，且L＝1，那么fC2＝1GHz/2(4 -1)，其等于1GHz除以8，在所描绘的实例中等于125MHz。因此，应了解，根据本发明的教示的实例允许归因于冗余将不同时钟施加到LBC和UBC。在第二时钟752的较慢计数频率fC2的情况下，应了解，根据本发明的教示，N位多级计数器700的功率消耗减少。
在操作中，在LBC 710和UBC 760的计数操作完成之后，根据本发明的教示，视需要对输出值执行误差校正操作。在所述实例中，在执行误差校正操作之前，将格雷码转换成二进制码以检测低位码与高位码之间的相位差。如将论述，在一个实例中，所执行的误差校正操作包含将UBC 760的L个最低有效位(LSB)与LBC 710的至少一个最高有效位(MSB)进行比较，且随后响应于UBC 760的L个LSB与LBC 710的至少一个MSB的比较校正UBC 760的N-M个MSB。根据本发明的教示，N位计数器的低位为LBC 710的M个位，且N位计数器的高位将为UBC760的经校正N-M个MSB。
为了说明，图8是根据本发明的教示的说明具有冗余位的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、期望值和经校正值校正由非所需相移造成的误差的图式800。如上文所陈述，在将格雷码转换成二进制码之后，将L个冗余位(例如，Dr<3>)作为UBC 760的LSB引入到UBC 760以校正由LBC 710与UBC 760之间的相位差引起的误差。继续上文关于图6所论述的问题，其在图8中示出的实例中表明，根据本发明的教示，当LBC 710的MSB D<3>与UBC 760的LSB Dr<3>进行比较时，可推断正确计数器值。举例来说，根据本发明的教示，如果归因于图6中示出的相移，LBC 710的MSB D<3>为0，且UBC 760的LSB(例如，图7的冗余位Dr<3>)为1，那么由UBC 760的N-M个MSB(例如，图7的D<4>到D<n>)(不包含冗余位Dr<3>)表示的计数器值根据误差校正操作递增1。
如上文所提及，当LBC 710和UBC 760中的两个格雷码信号的相位完美同相且对准时，组合的4位LBC 710和多位UBC 760递送正确的组合码540以匹配如图5中所示出的预期码510，其中LBC 710计数码520和UBC 760计数码530两个完美操作而无任何未对准。然而，当LBC 710和UBC 760中的两个格雷码信号之间存在相位失配时，例如当UBC 760具有导致UBC 760如UBC码630中所示遗漏初始增量计数的非所需延迟时，组合的LBC计数码620和UBC计数码630(如组合码640中所示)并未及时计数以匹配预期码610。因此，如果并未利用图7的冗余位Dr<3>，那么组合式2级计数器此时不再递送正确结果。
利用如图7中所示引入的冗余位Dr<3>，根据本发明的教示的N位计数器不再受相位失配影响。不管相位差，最终的组合计数器值可通过使用D<3>和冗余位Dr<3>得以校正。当D<3>＝0且Dr<3>＝1时，由UBC 760的N-M个MSB(例如，D<4>到D<n>)表示的值递增1。在此实例中，对于D<3>和Dr<3>的其它值，UBC 760的N-M个MSB并不递增。
举例来说，图8展示当在832、834、836和868内满足条件D<3>＝0且Dr<3>＝1时，在时间点832、834、836和838处展示为UBC值830的遗漏值已通过842、844、846和848加回到经误差校正UBC值840，且通过862、864、866和868加回到最终的组合计数器值850。如所示出，最终的组合计数器值850等于期望值810。因此，使用根据本发明的教示的误差校正操作来校正由相移引起的UBC 760中的计数误差。
图9是根据本发明的教示的说明利用具有冗余位的低位计数器格雷码产生器的输出值、高位计数器格雷码产生器的输出值、期望值和校正值来校正由较大非所需相移造成的问题的误差校正操作的另一图式900。对于图9所说明的较大相移，在如图所示在区932、934和936内满足条件D<3>＝0且Dr<3>＝1的情况下，在时间区992、994和996中，附加的1已通过942、944和946加回到这些区中的经误差校正UBC值940。最终的组合计数器值950等于期望值910。还完全地校正由较大相移引起的UBC 760的误计值。使用根据本发明的教示的误差校正操作，每当较大或较小非所需相移在图8或9中所说明的加阴影区内发生时，UBC760中的误差可根据本发明的教示得以校正。
图10是根据本发明的教示的说明误差校正操作的实例的波形的时序图1000，其中已知的相移添加到高位计数器。举例来说，图10说明具有冗余位Dr<3>(例如，N＝7，M＝4，且L＝1)的4位LBC 710和3位UBC 760。理想的格雷码波形以波形1010展示而无任何相移。然而，如实例波形1020中所示，根据本发明的教示，误差校正操作包含有意地使高位计数器(例如，UBC 760)的计数操作的计数开始时间相对于低位计数器(例如，LBC 710)的计数操作的计数开始时间相移。
继续图10中示出的实例，图11是根据本发明的教示的展示具有待使用实例误差校正操作校正的附加非所需相移误差的格雷码波形和对应二进制码波形的时序图1100。以图10的1020中示出的有意相移波形开始，图11的时序图1100进一步假设UBC位的每一边缘在随机方向上以随机量再次进一步移位，但仍在可校正范围内，在所说明的实例中其在如由图式1110中的格雷码所示的加阴影区的宽度内。当图式1110中表示的格雷码转换成如图式1120中所示的二进制码时，UBC二进制数据位D<4>到D<6>的误差是显而易见的。
图12是根据本发明的教示的展示对应于图11的波形的二进制码波形和对应低位计数、高位计数及具有待使用实例误差校正操作校正的误差的总计数的时序图。如图12中所展示，N位计数器700的二进制码1120在波形1210中重现。4个低位二进制位D<0>到D<3>如波形1220中所示完美计数。然而，3个高位二进制位D<4>到D<6>如波形1230中所示变形。归因于D<4>的二进制权重(即，24＝16)，D<4>中的误差中的每一个造成相对于D<0>(LSB)值的24或16倍误差。实际上，在正确结果应如由1240中的虚线指示的那样平滑的情况下，通过位D<0>到D<6>展示的总二进制码充满如由多个缺口(具有-16LSB的深度)说明的误差。
图13是根据本发明的教示的展示具有误差的二进制码波形和对应低位计数、高位计数及具有已使用实例误差校正操作校正的误差的总计数的时序图。特定来说，图13展示在D<3>＝0且Dr<3>＝1时图12中示出的误差已经使用将D<6:4>的值递增1的误差校正操作校正之后的校正结果，如波形1310中所示。校正D<6:4>值展示于波形1330中。经校正的最终7位D<6:0>展示于波形1340中。
在上文图10到13中描述的实例误差校正操作中，UBC位D<6:4>和Dr<3>的计数操作的计数开始时间相对于低位计数器LBC位D<3:0>的计数操作的计数开始时间有意地延迟或相移，如图10的波形1020中所指示图14是根据本发明的教示的说明未添加有意延迟或相移的误差校正操作的另一实例的波形的时序图1400。在无任何有意相移的情况下，理想格雷码波形展示于图14中的波形1410中。然而，在波形1420中，UBC 760遭受如由在随机方向上以随机量移位的UBC 760位D<6:4>和Dr<3>的每一边缘说明的非所需相移，但仍在如说明为在波形1420中的加阴影区的宽度内的可校正范围内。
图15是根据本发明的教示的展示具有误差的二进制码波形和对应低位计数、高位计数及具有已使用误差校正操作的另一实例校正的误差的总计数的时序图1500。特定来说，图15展示根据本发明的教示的在图14中的误差已使用误差校正操作的另一实例校正之后的正确结果。当波形1420的格雷码转换成如图15的波形1510和1520中所示的二进制码时，可看出UBC 760数据位D<6:4>具有如由波形1510的加阴影区中的虚线指示的多个误差。使用根据本发明的教示的误差校正操作的另一实例校正错误D<6:4>值。具体地说：(1)当D<2>＝0，D<3>＝0，且Dr<3>＝1时，D<6:4>的值递增1；或(2)当D<2>＝1，D<3>＝1，且Dr<3>＝0时，D<6:4>的值递减1。误差校正操作执行之后的最终D<6:4>值由波形1510的加阴影区中的实线指示。经校正D<6:4>值展示于波形1530中，且经校正最终7位D<6:0>值展示于波形1540中。
应了解，上文所公开的两个误差校正操作仅为根据本发明的教示的误差校正操作的两个实例。因此，上文描述的误差校正操作仅出于解释目的提供且不应被视为仅限于上文描述的特定的两个误差校正操作。另外，应了解，误差校正操作的有效性并不仅限于图7中描述的特定N位计数器700。
举例来说，图16是根据本发明的教示的具有提供误差校正的冗余位的N位多级计数器1600的另一实例的图解。应注意，图16的N位多级计数器1600与图7的N位多级计数器700共享多个相似性。举例来说，图16的N位多级计数器1600还包含利用在第一时钟1602下以第一计数频率操作的共享M位快速格雷码计数器的LBC 1610。然而，N位多级计数器1600包含使用如图所示的N-M+L位二进制计数器或行波计数器而非格雷计数器实施的UBC1660。如图所示，LBC 1610的第一时钟输入1602处的计数频率为fC，且LBC 1610的位数目为M。在所说明的实例中，UBC 1660的第二时钟输入1652处的第二计数频率为fC/2(M-L)。因此，在如所示出的M＝4且L＝1的实例中，第二时钟输入1652处的第二计数频率等于fC/2(4-1)＝fC/2(3)＝fC/8。如所描绘的实例中所示，LBC 1710耦合到成像系统的多个列的锁存电路且通过所述锁存电路共享。
图17是根据本发明的教示的具有冗余位的N位多级计数器的另一实例的图式，所述N位多级计数器说明提供误差校正操作的处理块的一个实例。应注意，图17的N位多级计数器1700与图7的N位多级计数器700或图16的N位多级计数器1600共享相似性。如所示出，图17的N位多级计数器1700包含利用M位共享快速格雷码计数器的LBC 1710和利用N-M+L位共享缓慢格雷码计数器的UBC 1760，所述LBC 1710在第一时钟下以第一计数频率操作，所述UBC 1760在第二时钟下以第二计数频率操作。另外，LBC 1710和UBC 1760耦合到成像系统的多个列的锁存电路且共享所述锁存电路。在另一个实例中，UBC 1760可使用如图16中所示的N-M+L位二进制计数器或行波计数器而非格雷计数器实施。
图17中描绘的实例还说明处理块的一个实例，所述处理块可用于提供误差校正操作，其中的一些可包含于成像系统的读出电路中，如例如图1中所说明。如图17中所示，格雷码数据1710在来自LBC 1710和UBC 1760的计数器操作完成之后锁存于每一列中的锁存器中，且随后从读出列1720中转移且输入到格雷码/二进制码转换器1730。如所示出，格雷码/二进制转换器1730耦合在误差校正控制器1750与LBC 1710及UBC1760之间。在操作中，格雷码/二进制转换器1750经耦合以将通过LBC 1710及/或UBC1760产生的任何格雷码数据转换成经耦合以由误差校正控制器1750接收的二进制数据。因此，在UBC 1760包含二进制计数器而非格雷码计数器的实例中，格雷码/二进制码转换器1750不需要针对UBC 1760的输出值执行格雷码/二进制转换。另一方面，如果UBC1760包含格雷码计数器，那么格雷码/二进制码转换器1750针对UBC 1760的输出值执行格雷码/二进制转换。
二进制码1740由误差校正控制器1750接收，其中误差校正操作，例如上文所论述的实例误差校正操作中的一个，视需要执行以校正UBC 1760的计数器值中的误差。将来自LBC 1710的计数器值1765和来自UBC 1760的经校正值输出到最终值计算单元1770以组合或级联在一起从而形成经校正N位计数器值。在操作中，计算单元1770经耦合以从误差校正控制器接收LBC 1710的M个位和UBC 1760的经校正N-M个MSB。计算单元1770经耦合以组合LBC 1710的M个位与UBC 1760的经校正N-M个MSB，以产生根据本发明的教示的N位计数器的经误差校正的N位输出。在一个实例中，在需要时在将经校正的最终数字图像数据1780馈入成像系统的功能逻辑108中之前，(重置ADC数据与信号ADC数据之间的)减法或差分化操作还可在计算单元1770中进行以提出相关双采样(CDS)。
图18是根据本发明的教示的说明利用误差校正操作产生N位计数的实例过程的流程图1800。应了解，下文描述的处理操作可为通过上文描述的结构执行的操作的实例，其中的一些可通过误差校正控制器1750控制和执行，且下文提及的类似命名的元件因此耦合且类似于如上文所描述的那些元件起作用。另外，还应注意，下文描述的处理操作的次序是出于解释目的，不应被视为限制性的。在各种实例中，应了解，处理操作中的一些可为任选的，或可以不同次序发生，或可同时发生。
如过程块1802中所示，低位计数器以第一计数频率启动。在一个实例中，低位计数器具有有N位计数器的M个位的第一输出，其中N大于M。低位计数器的M个位为N位计数器的M个LSB。在过程块1804A和1804B中，高位计数器以第二计数频率启动。在所述实例中，上计数器具有有N-M+L个位的第二输出，其中L大于或等于一。高位计数器的第二输出具有N-M个最高有效位(MSB)，其为N位计数器的N-M个MSB。所述第二计数频率等于所述第一计数频率除以2(M-L)。另外，在过程块1804A中示出的实例中，高位计数器的计数操作的计数开始时间相对于低位计数器的计数操作的计数开始时间有意地相移。
过程块1806展示在低位计数器和高位计数器的计数操作完成之后，如果计数码是格雷码，所述格雷码转换成二进制码，那么将高位计数器的第二输出的L个LSB与低位计数器的第一输出的至少一个最高有效位(MSB)进行比较。过程块1808展示响应于第二输出的L个LSB与第一输出的至少一个MSB的比较，第二计数器的第二输出的N-M个MSB经校正。
在一个实例中，过程块1810A展示在执行过程块1804A的情况下，当第一输出的最高有效位(MSB)等于零且第二计数器的第二输出的最低有效位(LSB)等于一时，可通过将第二输出的N-M个MSB递增一来执行误差校正操作。
在另一个实例中，过程块1810B展示在执行过程块1804B的情况下，误差校正操作可通过以下执行：当低位计数器的第一输出的最高有效位(MSB)等于零，低位计数器的第一输出的第二MSB等于零，且高位计数器的第二输出的最低有效位(LSB)等于一时，将高位计数器的第二输出的N-M个MSB递增一；及当低位计数器的第一输出的MSB等于一，低位计数器的第一输出的第二MSB等于一，且高位计数器的第二输出的LSB等于零时，将高位计数器的第二输出的N-M个MSB递减一。
对本发明的所说明实例的以上描述(包含摘要中所描述的内容)并不意图是穷尽性的或将本发明限制于所公开的精确形式。虽然本文中出于说明性目的描述了本发明的具体实例，但是在本发明的范围内，各种修改是可能的，如相关领域的技术人员将认识到。
可鉴于以上详细描述对本发明作出这些修改。所附权利要求书中使用的术语不应解释为将本发明限于本说明书中所公开的具体实例。确切地说，本发明的范围应完全由所附权利要求书确定，应根据权利要求解释的已确立的原则来解释所附权利要求书。

Claims (36)

1.一种具有低位和高位的N位计数器，所述N位计数器包括：
具有第一输出的低位计数器，其中所述第一输出具有M个位，其中N大于M，其中所述低位计数器在第一计数频率下操作；
具有第二输出的高位计数器，其中所述第二输出具有N-M+L个位，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位MSB和L个最低有效位LSB，其中所述高位计数器在第二计数频率下操作，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；及
误差校正控制器，其经耦合以在所述低位计数器和所述高位计数器的计数操作之后接收所述第一输出和所述第二输出，其中所述误差校正控制器包含在执行时使得所述误差控制器执行操作的逻辑，所述操作包含：
将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位MSB进行比较；及
响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的所述经校正N-M个MSB。
2.根据权利要求1所述的N位计数器，其中L等于一。
3.根据权利要求1所述的N位计数器，其中所述高位计数器的所述计数操作的计数开始时间相对于所述低位计数器的所述计数操作的计数开始时间相移。
4.根据权利要求1所述的N位计数器，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的最高有效位MSB等于零且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
5.根据权利要求1所述的N位计数器，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的最高有效位MSB等于零，所述第一输出的第二MSB等于零，且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
6.根据权利要求5所述的N位计数器，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的所述MSB等于一，所述第一输出的所述第二MSB等于一，且所述第二计数器的所述第二输出的所述LSB等于零时，将所述第二输出的所述N-M个MSB递减一。
7.根据权利要求1所述的N位计数器，其进一步包括：
格雷码/二进制码转换器，其耦合在所述误差校正控制器与所述低位和高位计数器之间，其中所述格雷码/二进制码转换器经耦合以将由所述低位和高位计数器产生的任何格雷码数据转换成经耦合以由所述误差校正控制器接收的二进制数据。
8.根据权利要求7所述的N位计数器，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括格雷码计数器。
9.根据权利要求7所述的N位计数器，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括二进制计数器。
10.根据权利要求1所述的N位计数器，其进一步包括：
锁存电路，其经耦合以锁存所述低位计数器和所述高位计数器的所述第一输出和所述第二输出以获取计数码，其中所述误差校正控制器耦合到所述锁存电路以接收所述锁存的第一输出和所述锁存的第二输出。
11.根据权利要求1所述的N位计数器，其进一步包括：
计算单元，其经耦合以从所述误差校正控制器接收所述第一输出的所述M个位和所述第二输出的所述经校正N-M个MSB，其中所述计算单元经耦合以组合所述第一输出的所述M个位和所述第二输出的所述经校正N-M个MSB以产生所述N位计数器的经误差校正的N位输出。
12.根据权利要求11所述的N位计数器，其中所述计算单元进一步经耦合以从所述N位计数器的所述经误差校正的N位输出减去N位计数器的前一重置输出值，从而提供经误差校正的相关双采样CDS输出值。
13.一种成像系统，其包括：
像素阵列，其包含组织成多个行和列的多个像素；
控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；及
读出电路，其耦合到所述像素阵列以从所述像素读出图像数据，其中所述读出电路包含经耦合以将来自所述像素的所述图像数据转换成数字图像数据的模/数转换器ADC电路，其中所述ADC电路包含斜坡电路和耦合到至少一个N位计数器的至少一个比较器，其中所述N位计数器包括：
具有第一输出的低位计数器，其中所述第一输出具有M个位，其中N大于M，其中所述低位计数器在第一计数频率下操作；
具有第二输出的高位计数器，其中所述第二输出具有N-M+L个位，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位MSB和L个最低有效位LSB，其中所述高位计数器在第二计数频率下操作，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；及
误差校正控制器，其经耦合以在所述低位计数器和所述高位计数器的计数操作之后接收所述第一输出和所述第二输出，其中所述误差校正控制器包含在执行时使得所述误差控制器执行操作的逻辑，所述操作包含：
将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位MSB进行比较；及
响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的所述经校正N-M个MSB。
14.根据权利要求13所述的成像系统，其进一步包括：
功能逻辑，其耦合到所述读出电路以存储从所述读出电路接收到的所述数字图像数据。
15.根据权利要求13所述的成像系统，其中L等于一。
16.根据权利要求13所述的成像系统，其中所述高位计数器的所述计数操作的计数开始时间相对于所述低位计数器的所述计数操作的计数开始时间相移。
17.根据权利要求13所述的成像系统，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的最高有效位MSB等于零且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
18.根据权利要求13所述的成像系统，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的最高有效位MSB等于零，所述第一输出的第二MSB等于零，且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
19.根据权利要求18所述的成像系统，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB的所述操作包括：
当所述第一输出的所述MSB等于一，所述第一输出的所述第二MSB等于一，且所述第二计数器的所述第二输出的所述LSB等于零时，将所述第二输出的所述N-M个MSB递减一。
20.根据权利要求13所述的成像系统，其中所述N位计数器更包括：
格雷码/二进制码转换器，其耦合在所述误差校正控制器与所述低位和高位计数器之间，其中所述格雷码/二进制码转换器经耦合以将由所述低位和高位计数器产生的任何格雷码数据转换成经耦合以由所述误差校正控制器接收的二进制数据。
21.根据权利要求20所述的成像系统，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括格雷码计数器。
22.根据权利要求20所述的成像系统，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括二进制计数器。
23.根据权利要求13所述的成像系统，其中所述N位计数器更包括：
锁存电路，其经耦合以锁存所述低位计数器和所述高位计数器的所述第一输出和所述第二输出以获取计数码，其中所述误差校正控制器耦合到所述锁存电路以接收所述锁存的第一输出和所述锁存的第二输出。
24.根据权利要求13所述的成像系统，其中所述N位计数器更包括：
计算单元，其经耦合以从所述误差校正控制器接收所述第一输出的所述M个位和所述第二输出的所述经校正N-M个MSB，其中所述计算单元经耦合以组合所述第一输出的所述M个位和所述第二输出的所述经校正N-M个MSB以产生所述N位计数器的经误差校正的N位输出。
25.根据权利要求24所述的成像系统，其中所述计算单元进一步经耦合以从所述N位计数器的所述经误差校正的N位输出减去所述N位计数器的前一重置输出值，从而提供经误差校正的相关双采样CDS输出值。
26.一种产生N位计数器的经误差校正输出的方法，其包括：
在第一计数频率下启动低位计数器，其中所述低位计数器具有有M个位的第一输出，其中N大于M；
在第二计数频率下启动高位计数器，其中所述高位计数器具有有N-M+L个位的第二输出，其中L大于或等于一，其中所述第二输出具有N-M个最高有效位MSB和L个最低有效位LSB，其中所述第二计数频率等于所述第一计数频率除以2(M-L)；
在所述低位计数器和所述高位计数器的计数操作之后，将所述第二输出的所述L个LSB与所述第一输出的至少一个最高有效位MSB进行比较；及
响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较校正所述第二输出的所述N-M个MSB，其中所述N位计数器的所述低位为所述第一输出的所述M个位，且其中所述N位计数器的所述高位为所述第二输出的所述经校正N-M个MSB。
27.根据权利要求26所述的方法，其中L等于一。
28.根据权利要求26所述的方法，其进一步包括：
使所述高位计数器的所述计数操作的计数开始时间相对于所述低位计数器的所述计数操作的计数开始时间相移。
29.根据权利要求26所述的方法，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较对所述第二输出的所述N-M个MSB进行所述校正包括：
当所述第一输出的最高有效位MSB等于零且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
30.根据权利要求26所述的方法，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较对所述第二输出的所述N-M个MSB进行所述校正包括：
当所述第一输出的最高有效位MSB等于零，所述第一输出的第二MSB等于零，且所述第二计数器的所述第二输出的最低有效位LSB等于一时，将所述第二输出的所述N-M个MSB递增一。
31.根据权利要求30所述的方法，其中响应于所述第二输出的所述L个LSB与所述第一输出的所述至少一个MSB的所述比较对所述第二输出的所述N-M个MSB进行所述校正进一步包括：
当所述第一输出的所述MSB等于一，所述第一输出的所述第二MSB等于一，且所述第二计数器的所述第二输出的所述LSB等于零时，将所述第二输出的所述N-M个MSB递减一。
32.根据权利要求26所述的方法，其进一步包括：
将由所述低位计数器和高位计数器产生的任何格雷码数据转换成二进制数据。
33.根据权利要求32所述的方法，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括格雷码计数器。
34.根据权利要求32所述的方法，其中所述低位计数器包括格雷码计数器，且其中所述高位计数器包括二进制计数器。
35.根据权利要求26所述的方法，其进一步包括：
锁存所述低位计数器和所述高位计数器的所述第一输出和所述第二输出以获取计数码。
36.根据权利要求26所述的方法，其进一步包括：
组合所述第一输出的所述M个位与所述第二输出的所述经校正N-M个MSB以产生经误差校正的N位输出。
CN201911100110.4A 2018-11-14 2019-11-12 具有冗余位的两级格雷码计数器 Pending CN111193508A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/190,862 2018-11-14
US16/190,862 US10659055B1 (en) 2018-11-14 2018-11-14 Two stage gray code counter with a redundant bit

Publications (1)

Publication Number Publication Date
CN111193508A true CN111193508A (zh) 2020-05-22

Family

ID=68502897

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911100110.4A Pending CN111193508A (zh) 2018-11-14 2019-11-12 具有冗余位的两级格雷码计数器

Country Status (4)

Country Link
US (1) US10659055B1 (zh)
EP (1) EP3654637B1 (zh)
CN (1) CN111193508A (zh)
TW (1) TWI707548B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065675A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 그레이 카운터 및 그것을 포함하는 이미지 센서
US11256283B2 (en) * 2020-01-07 2022-02-22 Apple Inc. Hybrid asynchronous gray counter with non-gray zone detector for high performance phase-locked loops
US11342922B1 (en) * 2020-12-21 2022-05-24 Advanced Micro Devices, Inc. Direct bi-directional gray code counter
JP2022100947A (ja) * 2020-12-24 2022-07-06 キヤノン株式会社 光電変換装置、光電変換システム、移動体
US11632512B2 (en) * 2021-02-19 2023-04-18 Omnivision Technologies, Inc. Arithmetic logic unit design in column analog to digital converter with shared gray code generator for correlated multiple samplings
US11901899B2 (en) 2021-04-26 2024-02-13 Winbond Electronics Corp. Monotonic counter memory system

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090256586A1 (en) * 2008-04-11 2009-10-15 Takashi Oguri Semiconductor device and impedance adjustment method of the same
EP2197118A1 (en) * 2007-09-28 2010-06-16 Sony Corporation A/d converting circuit, solid-state image sensing device and camera system
US20120176518A1 (en) * 2011-01-12 2012-07-12 Olympus Corporation Solid-state image pickup device
US20150326242A1 (en) * 2014-05-07 2015-11-12 SK Hynix Inc. Counter, analogue to digital converter including the counter and image sensing device including the analogue to digital converter
CN105162456A (zh) * 2014-06-04 2015-12-16 新唐科技股份有限公司 计数器
US20170118427A1 (en) * 2015-10-22 2017-04-27 Canon Kabushiki Kaisha Solid-state imaging device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5040427B2 (ja) 2007-05-11 2012-10-03 ソニー株式会社 データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器
US7671317B2 (en) * 2007-07-25 2010-03-02 Panasonic Corporation Physical quantity detecting apparatus and method for driving the same
JP4386118B2 (ja) 2007-08-31 2009-12-16 ソニー株式会社 撮像回路
JP5332041B2 (ja) * 2009-03-13 2013-11-06 ルネサスエレクトロニクス株式会社 固体撮像装置
JP5375277B2 (ja) * 2009-04-02 2013-12-25 ソニー株式会社 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
JP5619434B2 (ja) * 2010-02-26 2014-11-05 パナソニック株式会社 固体撮像装置および撮像装置
JP5728826B2 (ja) 2010-04-30 2015-06-03 ソニー株式会社 カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP5799531B2 (ja) 2010-04-30 2015-10-28 ソニー株式会社 Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP5455860B2 (ja) 2010-10-15 2014-03-26 株式会社東芝 カウンタ回路および固体撮像装置
KR101996491B1 (ko) * 2013-06-14 2019-07-05 에스케이하이닉스 주식회사 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서
FR3036247B1 (fr) * 2015-05-12 2017-06-09 Pyxalis Circuit de lecture d'un capteur a matrice de pixels avec conversion analogique - numerique a haute cadence d'acquisition, et capteur d'images comprenant un tel circuit
US9893740B1 (en) * 2017-01-13 2018-02-13 Semiconductor Components Industries, Llc Methods and apparatus for an analog-to-digital converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2197118A1 (en) * 2007-09-28 2010-06-16 Sony Corporation A/d converting circuit, solid-state image sensing device and camera system
US20090256586A1 (en) * 2008-04-11 2009-10-15 Takashi Oguri Semiconductor device and impedance adjustment method of the same
US20120176518A1 (en) * 2011-01-12 2012-07-12 Olympus Corporation Solid-state image pickup device
US20150326242A1 (en) * 2014-05-07 2015-11-12 SK Hynix Inc. Counter, analogue to digital converter including the counter and image sensing device including the analogue to digital converter
CN105162456A (zh) * 2014-06-04 2015-12-16 新唐科技股份有限公司 计数器
US20170118427A1 (en) * 2015-10-22 2017-04-27 Canon Kabushiki Kaisha Solid-state imaging device

Also Published As

Publication number Publication date
TW202027427A (zh) 2020-07-16
TWI707548B (zh) 2020-10-11
EP3654637B1 (en) 2023-04-19
US20200153440A1 (en) 2020-05-14
EP3654637A1 (en) 2020-05-20
US10659055B1 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
CN111193508A (zh) 具有冗余位的两级格雷码计数器
EP2104235B1 (en) Analog-to-digital converter, analog-to-digital converting method, solid-state image pickup device.
US8039781B2 (en) Physical quantity detecting apparatus and method for driving the same
EP2091154B1 (en) AD conversion method, electronic apparatus and solid-state imaging device
JP4953970B2 (ja) 物理量検知装置およびその駆動方法
US20110122274A1 (en) Ddr counter circuits, analog to digital converters, image sensors and digital imaging systems including the same
US7522082B2 (en) Digital-to-analog converter, analog-to-digital converter, and semiconductor device
JP5799531B2 (ja) Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
US20130120622A1 (en) Solid-state imaging device, imaging system, and method for driving solid-state imaging device
US9001241B2 (en) A/D conversion circuit and image pick-up device
EP3371889B1 (en) Analog-to-digital conversion and method of analog-to-digital conversion
TW201146000A (en) Column A/D converter, column A/D conversion method, solid-state imaging element and camera system
US10326955B1 (en) Image sensor readout circuitry including analog-to-digital conversion with hybrid counter structure
JP4953959B2 (ja) 物理量検知装置およびその駆動方法
US8477220B2 (en) Solid-state image pickup device
US10904466B2 (en) Digital correlated double sampling circuits and image sensors including the same
CN112087227B (zh) 格雷码计数信号分布系统
US11115611B2 (en) Solid-state imaging device and imaging system
US9160318B2 (en) Data processing circuit and solid-state imaging device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination