CN112087227B - 格雷码计数信号分布系统 - Google Patents

Abstract

本申请案涉及一种格雷码计数信号分布系统。计数器分布系统包含N位计数器以接收第一计数时钟以生成多个数据位，所述多个数据位包含下部数据位线上的下部数据位和上部数据位线上的上部数据位。所述上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正。多个锁存器耦合到所述N位计数器。所述下部数据位线中的每一个和所述上部数据位线中的每一个耦合到所述锁存器中的至少一个。所述锁存器经布置成多个锁存器分组。每一锁存器分组耦合到相应锁存器启用信号。每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个。

Description

格雷码计数信号分布系统

技术领域

本发明大体上涉及计数器电路，且更特定地但非穷尽性地，涉及用于与图像传感器一起使用的计数器电路。

背景技术

图像传感器已变得随处可见。它们广泛用于数码静态相机、蜂窝式电话、安保摄像头，以及医学、汽车和其它应用。高动态范围(HDR)图像传感器已为那些应用中的许多应用所需要。人的眼睛一般具有最多约100dB的动态范围。对于汽车应用，通常需要大于100dB动态范围的图像传感器来处理不同驾驶条件，诸如穿过黑暗隧道到明亮太阳光下的驾驶。

当使用图像传感器时，多个像素单元中的每一个中的光生电子从光电二极管(PD)转移到像素单元中的浮动扩散部(FD)以用于后续读出。耦合于PD与FD之间的转移(TX)晶体管在断言到TX栅极端子的电压脉冲的控制下接通和断开以实现此电荷转移。图像信号通过源极跟随器(SF)晶体管放大。当启用行选择(RS)晶体管时，经放大图像信号转移到像素单元的被称作位线的输出线。

位线上的模拟图像信号正常馈入到模/数转换器(ADC)中以转换成数字图像信号。斜坡型ADC通常与图像传感器一起使用以将模拟图像信号转换成数字图像信号。对于斜坡型ADC，当斜坡信号开始时计数器开始计数且与图像信号进行比较。在斜坡信号与图像信号相等的时间点处，计数器的值经锁存为模拟图像信号的数字表示。为了实现较高分辨率的数字图像信号输出，增加计数器的时间分辨率。这要求增加计数器的时钟频率。然而，随着时钟信号的频率增加，计数器的功率消耗也增加。计数器功率消耗占许多ADC的功率消耗的大部分。因此，计数器功率消耗的减少成为用于减少许多图像传感器中的功率消耗的重要因素。这类功率减少在图像传感器产品在低功率移动应用中使用时变得更为重要。

发明内容

在一个方面中，本申请案提供一种计数器分布系统，其包括：N位计数器，其用以接收第一计数时钟，其中N位计数器经耦合以生成包含多个下部数据位和多个上部数据位的多个数据位，其中上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正，其中所述N位计数器经耦合以在多个下部数据位线上生成所述多个下部数据位，其中所述N位计数器还经耦合以在多个上部数据位线上生成所述多个上部数据位；以及多个锁存器，其耦合到所述N位计数器，其中所述多个下部位数据线中的每一个和所述多个上部位数据线中的每一个耦合到多个锁存器中的至少一个，其中所述多个锁存器经布置成多个锁存器分组，其中每一锁存器分组耦合到多个锁存器启用信号中的相应一个，其中每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个。

在另一方面中，本申请案还提供一种成像系统，其包括：像素阵列，其包含经组织成多个行和列的多个像素；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及读出电路，其耦合到所述像素阵列以从所述像素读出图像数据，其中所述读出电路包含经耦合以将来自所述像素的所述图像数据转换为数字图像数据的模/数转换器(ADC)电路，其中所述ADC电路包含斜坡电路和耦合到包含N位计数器的计数器分布系统的至少一个比较器，其中所述计数器分布系统包括：N位计数器，其经耦合以接收第一计数时钟，其中所述N位计数器经耦合以生成包含多个下部数据位和多个上部数据位的多个数据位，其中上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正，其中所述N位计数器经耦合以在多个下部数据位线上生成所述多个下部数据位，其中所述N位计数器还经耦合以在多个上部数据位线上生成所述多个上部数据位；以及多个锁存器，其耦合到所述N位计数器，其中所述多个下部数据位线中的每一个和所述多个上部数据位线中的每一个耦合到所述多个锁存器中的至少一个，其中所述多个锁存器经布置成多个锁存器分组，其中每一锁存器分组耦合到多个锁存器启用信号中的相应一个，其中每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个。

附图说明

参见以下图式描述本发明的非限制性和非穷尽性的实施例，其中除非另外规定，否则贯穿各视图中相同的参考标号指代相同的部分。

图1是示出包含根据本发明的教示的格雷码计数信号分布系统的成像系统的一个实例的框图。

图2是说明行波进位二进制计数器电路和相关联波形的一个实例的框图。

图3A是说明包含从LSB到MSB生成信号的单个格雷码计数器的实例计数器信号分布系统结构的框图。

图3B是说明包含从LSB到MSB生成由多个锁存器共享的信号的单个格雷码计数器的实例计数器信号分布系统结构的框图。

图3C是说明包含从LSB到MSB生成由多个锁存器共享的信号的多个格雷码计数器的实例计数器信号分布系统结构的框图。

图4A是说明包含由多个锁存器共享的下部位格雷码计数器和上部位格雷码计数器的实例多级计数器信号分布系统结构的框图。

图4B是说明根据本发明的教示的具有提供错误校正操作的处理块的具有冗余位的N位多级格雷码计数器信号分布系统结构的实例的框图。

图4C是说明根据本发明的教示的具有提供错误校正操作的处理块的包含具有相移的时钟分频器的具有冗余位的N位多级格雷码计数器信号分布系统结构的另一实例的框图。

图5是说明适当对准的下部位计数器格雷码生成器的输出值、上部位计数器格雷码生成器的输出值、组合值和期望值的图。

图6是说明经受非所需相移的下部位计数器格雷码生成器的输出值、上部位计数器格雷码生成器的输出值、组合值和期望值的图。

图7是说明根据本发明的教示的具有冗余位以校正相移或相位对准问题的多级N位格雷计数器的一个实例。

图8是说明根据本发明的教示的利用具有冗余位的下部位计数器格雷码生成器的输出值、上部位计数器格雷码生成器的输出值、期望值和经校正值进行错误校正以校正由非所需相移造成的问题的图式。

图9是说明根据本发明的教示的利用具有冗余位的下部位计数器格雷码生成器的输出值、上部位计数器格雷码生成器的输出值、期望值和经校正值进行错误校正以校正由较大非所需相移造成的问题的另一图式。

图10是说明根据本发明的教示的具有添加到上部计数器的相移的错误校正操作实例的波形的时序图。

图11是根据本发明的教示的示出将使用实例错误校正操作来校正错误的格雷码波形和对应二进制码波形的时序图。

图12是根据本发明的教示的示出将使用实例错误校正操作来校正错误的二进制码波形和对应下部位计数、上部位计数和总计数的时序图。

图13是根据本发明的教示的示出具有错误的二进制码波形以及无错误的对应下部位计数、上部位计数和总计数的时序图。

图14是根据本发明的教示的说明不具有有意添加到上部计数器的相移的错误校正操作的另一实例的波形的时序图。

图15是根据本发明的教示的示出具有错误的二进制码波形以及无错误的对应下部位计数、上部位计数和总计数的时序图。

图16A是根据本发明的教示的说明包含由多个锁存器共享的从LSB到MSB生成信号的格雷码计数器和多个下部位格雷码计数器的实例计数器信号分布系统结构的框图。

图16B是根据本发明的教示的说明由多个锁存器共享的包含从LSB到MSB生成信号的多个格雷码计数器和多个下部位格雷码计数器的实例计数器信号分布系统结构的框图。

图16C是根据本发明的教示的说明包含由多个锁存器共享的多个下部位格雷码计数器和多个上部位格雷码计数器的实例计数器信号分布系统结构的框图。

图17是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含下部位格雷码计数器、上部位格雷码计数器、具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图18A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含下部位格雷码计数器、多级上部位计数器和具有相移的时钟分频器和时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图18B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含下部位格雷码计数器、多级上部位计数器、具有相移的时钟分频器、时钟分频器和缓冲器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图19是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图20是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图21是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、上部位计数器和具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图22是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图23是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图24是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图25是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图26A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图26B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图27A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器和多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图27B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器和多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图28A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图28B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图29A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图29B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器、时钟分频器和多个缓冲器的N位多级格雷码计数信号分布系统结构的另一实例的框图。

图29C是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数信号分布系统结构的又一实例的框图。

图29D是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

图29E是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、多个具有相移的第一时钟分频器和具有相移的第二时钟分频器的N位多级格雷码计数信号分布系统结构的实例的框图。

对应参考标号在图式的若干视图中指示对应组件。技术人员应了解，图中的元件仅为简单和清晰起见而进行示出，并且不一定按比例绘制。举例来说，图中的一些元件的尺寸可能相对于其它元件放大以有助于改进对本发明的各种实施例的理解。并且，通常未描绘在商业可行的实施例中有用或必需的常见但众所周知的元件，以便呈现本发明的这些各种实施例的遮挡较少的视图。

具体实施方式

揭示了用于分布具有错误校正的N位格雷码计数系统的计数器信号的方法和设备。在以下描述中，阐述了许多特定细节以提供对实施例的透彻理解。然而，相关领域的技术人员将认识到，可在没有具体细节中的一或多个的情况下或利用其它方法、组件、材料等来实践本文中所描述的技术。在其它情况下，未展示或详细描述众所周知的结构、材料或操作以免使某些方面混淆。

在本说明书通篇中参考“一个实例”或“一个实施例”意味着结合实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，贯穿本说明书在不同位置中出现的短语“在一个实例中”或“在一个实施例中”未必都是指同一个实例。此外，所述特定特征、结构或特性可在一个或多个实例中组合。

在本说明书通篇中，使用若干技术术语。除非本文中明确定义，或其使用情境将明显另外表明，否则这些术语将采用其在它们所出现的领域中的普通含义。应注意，元件名称和符号在本文中可互换使用(例如Si对硅)；然而，两者具有相同含义。

如将示出，揭示了分布具有错误校正的N位格雷码计数系统的计数信号的实例。在各种实例中，N位格雷码计数器可以包含多个级。在一个实例中，下部计数器是第一级，随后是包含一或多个额外级的上部计数器。在一个实例中，下部计数器具有有M位的第一输出，且上部计数器具有N-M位以及L个冗余最低有效位，其为根据本发明的教示的N位计数器提供错误校正功能。在各种描绘的实例中，格雷码计数器的级的计数器信号可在N位计数器的一或多个锁存器之间共享和使用。

通过使用格雷码计数器，根据本发明的教示，由于最少次数的码转变而减少功率消耗。然而，由于格雷码计数器的计数频率和位数目增加，格雷码的所有位的信号相位对准变得更困难，特别是对于用于图像传感器应用的列并行计数器架构。根据本发明的教示的实例通过利用用于上部位的相移以及冗余位和错误校正而提供多级计数器的上部和下部位之间的相位对准的解决方案。在如此操作时，严格的信号相位对准要求仅限于下部位计数器，根据本发明的教示，这使得显著更容易设计具有大量计数器信号的快速计数器电路，所述计数器信号可在图像感测应用中的许多锁存器之间共享和使用。所揭示的N位计数器的实例包含提供错误校正功能的错误校正控制器。在一个实例中，通过在格雷到二进制码转换之后比较第二输出的最低有效位与第一输出的最高有效位而提供错误校正。取决于比较结果，可根据本发明的教示视需要对上部计数器的N-M个最高有效位执行错误校正操作。

为了说明，图1说明根据本发明的教示的包含读出电路的成像系统100的一个实例，其包含具有实例计数器信号分布系统的读出电路，所述计数器信号分布系统包含具有错误校正的多级N位计数器。如图所示，成像系统100包含像素阵列102、控制电路104、读出电路106以及功能逻辑108。在一个实例中，像素阵列102是光电二极管的二维(2D)阵列，或图像传感器像素(例如，像素P1、P2...、Pn)。如所说明，将光电二极管布置成行(例如，行R1到Ry)和列(例如，列C1到Cx)，以获取人、地点、物体等的图像数据，其可接着用以再现所述人、地点、物体等的2D图像。然而，在另一个实例中，应了解，根据本发明的教示，光电二极管不一定要排列成行和列，且可采用其它配置。

在一个实例中，在像素阵列102中的每一图像传感器光电二极管/像素已通过图像电荷的光生而获取其图像电荷之后，由读出电路106读出对应图像数据，且随后将图像数据的数字表示传送到功能逻辑108。读出电路106可经耦合以从像素阵列102中的所述多个光电二极管读出图像数据。在各种实例中，读出电路106可包含放大电路和模/数(ADC)转换电路，其包含斜坡电路和耦合到计数器信号分布系统的至少一个列比较器，所述计数器信号分布系统包含如将论述的具有错误校正的至少一个多级列N位格雷码计数器，或其它。在一个实例中，读出电路106可沿着读出列线110(图示)在一个时间读出一行图像数据，或可使用多种其它技术(未图示)读出图像数据，例如串行读出或所有像素同时的全并行读出。功能逻辑108可简单地存储图像数据，或者甚至通过应用后期图像效果(例如，裁剪、旋转、去除红眼、调整亮度、调整对比度或其它效果)来操纵图像数据。在一些实例中，功能逻辑108可要求满足某些成像条件，且可因此指示控制电路104操纵像素阵列102中的某些参数以实现较佳质量或特殊效果。

在成像系统100中，斜坡信号比较型ADC在读出电路106中使用以将从像素阵列102读取的像素信号振幅数据转换成数字图像数据。在读出电路106中包含的斜坡型ADC中，当斜坡信号开始时N位格雷码计数器开始计数，所述斜坡信号与图像信号进行比较。在斜坡信号与图像信号相等的时间点处，计数器的值锁存为模拟图像信号的数字表示。在一个实例中，计数器信号可在多个锁存器之间分布和共享以执行来自图像传感器的像素值的模/数转换。在一个实例中，ADC计数针对像素复位信号执行一次，且针对组合信号执行一次以执行来自图像传感器的像素值的模/数转换。根据本发明的教示，在具有相关双取样(CDS)的实例中，可确定像素复位信号与组合信号之间的两个计数器值的差以返回任何给定像素的真实最终ADC信号。

图2是说明行波进位二进制计数器电路的一个实例和可包含于成像系统的ADC电路中的相关联波形的框图200，所述行波进位二进制计数器电路还可被称作行波计数器210。如所说明实例中所示，行波计数器210包含串联耦合以形成D触发器(DFF)串的多个DFF212(1)到212(N)。DFF串中的第一DFF 212(1)的时钟输入CK由经启用计数器时钟信号count_clki 208驱动。count_clki 208是通过“与”门206由计数器启用信号count_en 204启用的计数器时钟count_clk 202。当DFF串中存在下一DFF 212(i+1)时，每一DFF 212(i)的经反转输出Q_bar信号220(i)中的每一个经反馈到其自身的数据D输入以及DFF串中的下一DFF 212(i+1)的时钟输入CK。在每一DFF 212(i)的输出Q_bar 220(i)处，引入到后续DFF212(i+1)的下一时钟输入CK的每一时钟信号的所得计数频率除以2。

如前所述，引入到每一后续DFF 212(i+1)的CK输入的计数频率为前一DFF 212(i)的计数频率的一半。在所描绘的实例中，图2的最左边的第一DFF 212(1)的输出Q 218(1)表示行波计数器210的最低有效位(LSB)，而图2的最右边的最后DFF 212(N)的输出Q 218(N)表示行波计数器210的最高有效位(MSB)。行波计数器中的DFF的数目N与行波计数器210的输出位的数目相同。

图2的实例中示出的暗信号条件230说明与明亮信号条件240相比，在暗信号条件230下需要实际计数器时钟count_clki 208的较少时钟循环来转换相对较小振幅。如图所示，在明亮信号条件240下，存在实际计数器时钟count_clki 208的较多时钟循环以便转换相对较大振幅图像信号。每一时钟循环消耗功率，且因此更多时钟循环引起较大功率消耗。

图3A是说明利用格雷码生成器300(也称为格雷码计数器300)的实例计数器结构的框图。格雷码生成器300的每一格雷码输出位以位D<0>(LSB)到D<11>(MSB)表示。当然应注意，在图3A中且贯穿本发明示出的位数目(例如，D<0>到D<11>)是用于阐释目的，且在其它实例中，根据本发明的教示，格雷码生成器300可包含更多数目或更少数目的位。在所描绘的实例中，来自格雷码生成器300的每一格雷码输出位D<0>到D<11>经耦合以响应于锁存器启用信号latch_en 320而存储或锁存于相应锁存器330(1)到330(12)中。

格雷码是二进制码的表示，其中处于连续次序的任何两个连续值仅在一个数字位上有不同。当在数字计数器中使用时，格雷码将排序系统中的任何两个连续值之间的所有二进制位当中的有效转变的数目限制为一。其为有可能达到的最小数目。格雷码计数器的最小化数目的有效位转变导致与二进制计数器相比更少的功率消耗。

图3B是说明包含单个格雷码计数器300的实例计数器信号分布系统结构的框图，所述单个格雷码计数器响应于计数时钟302而从LSB到MSB生成在多个锁存器330之间分布和共享的信号。在所描绘的实例中，格雷码计数器300生成多个数据位，所述数据位如所示包含在一个末端上的LSB和在另一末端上的MSB。应了解，图3B的格雷码计数器300和多个锁存器330可为图3A的格雷码计数器300和所述多个锁存器330的实例，且可包含于成像传感器的ADC电路中以用于所有读出列(例如，读出列110)。

应注意，如图3B中所图示的锁存器330的每一“列”(从上到下)的定向或布置对应于如图3A中所图示的锁存器330的“行”(从左到右)。因此，出于本发明的目的应了解，如图3B所示的锁存器330的术语“列”可与如图3A所示的锁存器330的术语“行”互换使用。在此方面还应理解，贯穿本发明，术语“列”和/或“行”也可与锁存器330的术语“分组”或“群组”可互换地提及，使得分组锁存器330的每一锁存器经耦合以响应于相应锁存器启用信号320而存储从相应数据位线(例如，LSB到MSB)接收的相应数据位(例如，D<0>到D<11>)。

返回参看图3B中描绘的实例，锁存器330(例如，锁存器的分组)的每一列经耦合以响应于相应锁存器启用信号latch_en 320而存储来自格雷码计数器300的相应数据位，如所说明。在多个锁存器330之间共享格雷码计数器300是减小用于成像系统的列计数器中的功率消耗的一个解决方案。

图3C是说明包含多个格雷码计数器的实例计数器信号分布系统结构的框图，所述多个格雷码计数器从LSB到MSB生成由多个锁存器330共享的信号。应了解图3C的格雷码计数结构可为图3A-3B的格雷码计数器300和所述多个锁存器330的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。还应注意，图3C中示出的计数器结构与图3B中示出的计数器结构共享许多相似性。

然而，然而在图3C与图3B之间的一个差异在于图3C中示出的格雷码计数器结构包含由所述多个锁存器330共享的多个格雷码计数器300(1)、300(2)、300(3)。在所描绘的实例中，所述多个锁存器经组织成块，其中锁存器330的每一块耦合到所述多个格雷码计数器300(1)、300(2)、300(3)中的对应一个。因此，锁存器330的每一块是所有锁存器330的子集，且锁存器330的每一块在锁存器330的多个列或锁存器330的多个分组上方扩展。举例来说，如图3C中描绘的实例中所示，锁存器330的每一块包含锁存器330的四个列或分组，其耦合到所述多个格雷码计数器300(1)、300(2)、300(3)中的对应一个的数据位线。因此，由格雷码计数器300(1)、300(2)、300(3)中的每一个生成的数据位中的每一个在锁存器330的相应块之间共享。换句话说，图3C中示出的实例说明由格雷码计数器300(1)、300(2)、300(3)输出的每一数据位生成的数据位中的每一个在四个锁存器330之间共享。在其它实例中，应了解锁存器330的每一块可包含不同数目的列或分组，以使得由格雷码计数器300(1)、300(2)、300(3)生成的每一数据位可在大于四个的数目的锁存器330或少于四个的数目的锁存器330之间共享。

关于图3A-3C中说明的系统中的实例格雷码计数结构和信号分布的考虑之一是必须从格雷码计数的LSB到MSB在所有数据位之间维持精确的信号转变间隔。举例来说，实际上，对于具有1GHz计数频率或1ns的周期的计数时钟302，随着由分隔较远放置的电路元件带来的传播延迟增加，维持大量内部信号之间且最终例如在D<0>与D<11>之间的相位关系变得越来越有挑战性。因此，随着计数时钟302频率增加，图3A-3C的格雷码计数结构变得越来越难以在所述多个锁存器330所需的时序容限下对准其输出数据D<0>和D<11>以可靠地获取其由同一锁存器启用信号latch_en 320启用的数据。

克服单个格雷码生成器中的信号之间的相位对准挑战的一个解决方案是利用多级计数器。如图4A中所描绘的的实例中所展示，格雷码计数系统400包含拆分多级(例如，二级)格雷码计数器分布系统，其包含不具有太多位且因此不经受上文所论述的相位对准挑战的下部位计数器(LBC)分布系统410。另外，格雷码计数系统400还包含上部位计数器(LBC)分布系统460，其生成上部数据位，所述上部数据位可与由LBC分布系统410输出的下部数据位串接以提供格雷码计数。应了解，图4A的格雷码计数结构可为图3A-3C的格雷码计数结构的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

在图4A中描绘的实例中，下部位计数器分布系统410被说明为生成4个下部输出位且在快速计数时钟402下以第一计数频率运行。UBC分布系统460生成上部输出位，但在缓慢计数时钟452下以第二计数频率运行。下部位计数器410具有生成由第一多个锁存器430共享的下部输出位D<0>D<1>D<2>D<3>的快速格雷码生成器412(也称为下部位格雷码计数器412)，且以快速计数时钟402的高计数频率运行。在一个实例中，LBC分布系统410可包括以1GHz计数频率操作的4位计数器。

UBC分布系统460具有生成由第二多个锁存器430共享的上部输出位D<4>...D<n-1>和D<n>的缓慢格雷码生成器462(也称为上部位格雷码计数器462)，且以缓慢计数时钟452的缓慢计数频率运行。应注意所述第一多个锁存器430被说明为包含与图4A中的所述第二多个锁存器430相同数目的锁存器430。在另一实例中，应了解共享快速格雷码生成器412的下部输出位中的每一个的所述第一多个锁存器430的数目可以是与共享缓慢格雷码生成器462的上部输出位中的每一个的所述第二多个锁存器430的数目不同的数目(例如，更小)的锁存器430。在各种实例中，UBC分布系统460可以慢得多的计数频率操作，例如62.5MHz，其为1GHz除以16(＝2⁴)，且因此可具有与需要一样多的输出位。

图4B是说明根据本发明的教示的具有冗余位的N位多级格雷码计数器信号分布系统结构400的实例的框图，所述结构具有用于例如图1的成像系统100等成像系统中的提供错误校正操作的处理块。应了解，图4B的格雷码计数结构400与上文描述的格雷码计数系统共享许多相似性，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。根据本发明的教示，图4B中示出的格雷码计数系统400与图4A中示出的格雷码计数系统400之间的差异之一在于图4B的格雷码计数系统400图示为具有冗余位以提供错误校正操作。图4B中示出的格雷码计数系统400与图4A中示出的格雷码计数系统400之间的另一差异在于图4B中示出的实例上部位格雷码计数器461经耦合以在与下部位格雷码计数器412相同的快速计数时钟402的高计数频率下运行。

为了说明，图4B中示出的实例示出格雷码计数系统400通过利用M位下部位格雷码计数器(LBC)412和N-M+L位上部位格雷码计数器(UBC)461而生成N位格雷码计数器值。换句话说，LBC 412生成格雷码计数的M个最低有效位(LSB)且UBC 461生成N-M个最高有效位(MSB)。在所述实例中，LBC 412响应于快速计数时钟402而操作，且生成N位格雷码计数的下部M个位(例如，D<0>、D<1>、D<2>、D<3>)。UBC 461响应于同一快速计数时钟402而操作且生成上部N-M个位(例如，D<4>、...、D<n-1>、D<n>)，其与由LBC 412输出的M个位串接以生成N位格雷码计数。另外，UBC 461还生成用于错误校正的L个冗余位(例如，Dr<3>)，其中L大于或等于一。在图4B中描绘的实例中，L＝1。如实例中所示，格雷码计数系统400的输出数据位中的每一个响应于锁存器启用信号latch_en 420而耦合到一或多个锁存器430且由它们共享。

图4B中描绘的实例还说明处理块的一个实例，所述处理块可用于提供错误校正操作，其中的一些可包含于成像系统的读出电路中，如例如图1中所说明。如图4B中所展示，从LBC 412和UBC 461输出的格雷码数据响应于锁存器启用信号420而锁存于锁存器430中。经锁存格雷码数据随后从读出列470传送出且输入到格雷码到二进制码转换器472。如图所示，格雷码到二进制转换器472耦合于错误校正控制器476与锁存器430之间。在操作中，格雷码到二进制转换器472经耦合以将由LBC 412和/或UBC 461生成的任何格雷码数据转换为二进制数据，其随后经耦合以由错误校正控制器476接收。因此，在其中UBC 461包含二进制计数器而不是格雷码计数器的实例中，格雷码到二进制码转换器472不需要针对UBC 461的输出值执行格雷码到二进制转换。另一方面，如果UBC 461包含格雷码计数器，那么格雷码到二进制码转换器472针对UBC 461的输出值执行格雷码到二进制转换。

二进制码474由错误校正控制器476接收，其中在需要时执行在下文将进一步详细描述的错误校正操作以校正UBC 461的计数器值中的错误。来自错误校正控制器476的经校正计数器值478输出到最终值计算单元480以组合或串接在一起以形成正确的N位计数器值。在操作中，最终值计算单元480的一个实例经耦合以从错误校正控制器476接收LBC 412的M个位和UBC 461的经校正N-M个MSB。根据本发明的教示，最终值计算单元480经耦合以组合LBC 412的M个位与UBC 461的经校正N-M个MSB以生成N位计数器的经错误校正的N位输出。在一个实例中，根据本发明的教示，(复位ADC数据与信号ADC数据之间)减法或求差操作也可在最终值计算单元480中发生以在经校正最终数字图像数据482馈送到成像系统的功能逻辑108(如例如在图1中所示)之前在需要时提供输出相关双取样(CDS)。

图4C是说明根据本发明的教示的具有提供错误校正操作的处理块的包含具有相移的时钟分频器的包含冗余位的N位多级格雷码计数器信号分布系统结构400的另一实例的框图。应了解，图4C的格雷码计数结构400与上文描述的格雷码计数系统共享许多相似性，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。图4C中示出的格雷码计数系统400与图4B中示出的格雷码计数系统400之间的差异之一在于根据本发明的教示，图4C的格雷码计数系统400图示为带有具有相移的时钟分频器468。

如将论述，根据本发明的教示，图4C的实例格雷码计数系统400和随后所描述实例包含具有相移的时钟分频器以在由下部和上部位计数器利用的快速时钟信号与缓慢时钟信号之间插入相位差。在所描述实例中，快速时钟信号的路由被缩短。另外，耦合到快速时控下部位计数器的输出数据位中的每一个的元件(例如，锁存器)的数目也减少。因此，根据本发明的教示，通过计数器信号分布系统减少了功率消耗且改善了信号完整性。

类似于图4B中示出的实例，图4C中示出的实例示出格雷码计数系统400通过利用M位下部位格雷码计数器(LBC)412和N-M+L位上部位格雷码计数器(UBC)462而生成N位格雷码计数器值。LBC 412响应于快速计数时钟402而操作且生成N位格雷码计数的下部M位(例如，D<0>、D<1>、D<2>、D<3>)。然而，图4C中示出的实例还示出UBC462响应于缓慢计数时钟452而操作且生成上部N-M位(例如，D<4>、...、D<n-1>、D<n>)，所述位与由LBC 412输出的M位串接以生成N位格雷码计数。

在所描绘的实例中，UBC 462还生成用于错误校正的L个冗余位(例如，Dr<3>)，其中L大于或等于一。在图4C中描绘的实例中，L＝1。在所描绘的实例中，快速计数时钟402以具有相移的时钟分频器468进行分频和相移以生成缓慢计数时钟452。在一个实例中，具有相移的时钟分频器468可以高效组合电路实施方案实施以对快速计数时钟402进行分频和相移。在另一实例中，具有相移的时钟分频器468可以单独时钟分频器电路实施，所述单独时钟分频器电路具有耦合到单独相移电路的输入的输出。在实例中，具有相移的时钟分频器468的时钟分频器电路经耦合以通过基于LBC 412的输出数据位和冗余位的数目的量对快速计数时钟402进行分频，且具有相移的时钟分频器468的相移电路经耦合以使时钟分频器电路的输出相移一个相移量，以使得缓慢计数时钟452相对于快速计数时钟402经相移所述相移量。如实例中所示，格雷码计数系统400的输出数据位中的每一个响应于锁存器启用信号latch_en 420而耦合到一或多个锁存器430且由它们共享。在另一实例中，应了解可使用N-M+L位二进制计数器或行波计数器而不是格雷计数器来实施UBC 462。

类似于图4B中示出的实例，图4C中示出的实例示出可用以提供错误校正操作的处理块的实例，其中一些可包含于成像系统的读出电路中，如针对图1中的实例所说明。如图4C中所展示，来自LBC 412和UBC 462的格雷码数据输出响应于锁存器启用信号420而锁存于锁存器430中。经锁存格雷码数据随后从读出列470传送出且输入到格雷码到二进制码转换器472。如图所示，格雷码到二进制转换器472耦合于错误校正控制器476与锁存器430之间。在操作中，格雷码到二进制转换器472经耦合以将由LBC 412和/或UBC 462生成的任何格雷码数据转换为二进制数据，其随后经耦合以由错误校正控制器476接收。因此，在其中UBC 462包含二进制计数器而不是格雷码计数器的实例中，格雷码到二进制码转换器472不需要针对UBC 462的输出值执行格雷码到二进制转换。另一方面，如果UBC 462包含格雷码计数器，那么格雷码到二进制码转换器472针对UBC 462的输出值执行格雷码到二进制转换。

二进制码474由错误校正控制器476接收，其中在需要时执行在下文将进一步详细描述的错误校正操作以校正UBC 462的计数器值中的错误。来自错误校正控制器476的经校正计数器值478输出到最终值计算单元480以组合或串接在一起以形成正确的N位计数器值。在操作中，最终值计算单元480的一个实例经耦合以从错误校正控制器476接收LBC 412的M个位和UBC 462的经校正N-M个MSB。根据本发明的教示，最终值计算单元480经耦合以组合LBC 412的M个位与UBC 462的经校正N-M个MSB以生成N位计数器的经错误校正的N位输出。在一个实例中，在需要时在将经校正的最终数字图像数据482馈送到成像系统的功能逻辑108之前，(复位ADC数据与信号ADC数据之间)减法或求差操作也可在最终值计算单元480中进行以提供相关双取样(CDS)。

如上文所论述，在无冗余位的格雷码计数器中，必须从格雷码计数的LSB到MSB在所有数据位之间维持精确的信号转变间隔，且随着计数时钟频率增加，普通格雷码计数结构变得越来越难以可靠地获取其数据。为了说明，图5是示出下部位计数器格雷码生成器和上部位计数器格雷码生成器的理想恰当对准的输出值的实例图式500，如针对图4A中的例项所说明。图5还说明组合值和期望值。如所示出，对于2级格雷计数器，下部位计数器以图5中示出的等效计数器值520对格雷码进行连续向上计数。其上部位计数器还利用图5中示出的等效计数器值530对格雷码进行连续向上计数。如所示出，当所有输出值的相位适当地对准时，下部位计数器和上部位计数器两者的组合计数器值540与期望值510匹配。

图6是示出其中未维持精确信号转变间隔的下部位计数器格雷码生成器和上部位计数器格雷码生成器的输出值的图式600。为了说明，图6示出可能经受非所需相移的下部位计数器格雷码生成器、上部位计数器格雷码生成器的输出值、组合值和期望值。如图所示，对于在例如图4A的LBC分布系统410和UBC分布系统460的输出位之间具有相位对准差异的2级格雷计数器，问题开始如图6中演示而出现。虽然每一LBC分布系统410和UBC分布系统460仍正常个别地计数，如由620和630所示，但由于图4A的UBC分布系统460的计数经历延迟(例如，小相移)，当组合到一起时，由于时序的未对准，所得计数器值640在642、644、646和648处不再匹配于期望值610。此类相位灵敏度是与不包含任何特殊处理的快速2级计数器相关联的固有严重挑战。

图7是根据本发明的教示的具有冗余位的N位多级计数器分布系统700的一个实例的图解，所述冗余位用于校正上文描述的相移或相位对准问题。如图7中示出的实例中所示，实例多级计数器示出为包含LBC分布系统710的拆分二级N位计数器分布系统700，所述LBC在所描绘的实例中是共享M位格雷码计数器，其不具有太多位，且因此内部不经历非所需传播延迟或相移。在所描绘的实例中，M小于N，且在第一时钟702下以第一计数频率操作。LBC分布系统710提供N位多级计数器分布系统700的M个最低有效位(LSB)。出于解释的目的，在所描绘的实例中M＝4，且LBC分布系统710的M个LSB因此经标记为D<0>D<1>D<2>D<3>。应了解，在其它实例中，根据本发明的教示，M可等于除四以外的值。在所描绘的实例中，UBC分布系统760是在第二时钟752下以第二计数频率操作的共享N-M+L位格雷码计数器，且因此可具有所需数目的位。UBC分布系统760提供N位多级计数器分布系统700的N-M个最高有效位(MSB)，其在实例中标记为D<4>…D<n-1>D<n>。在所说明的实例中，UBC分布系统760还包含L个额外位。L大于或等于一。在所述实例中，L个额外位是UBC分布系统760的最低有效位，且可被视为用于根据教示提供错误校正的“冗余”位。在图7中示出的实例中，L＝1且冗余位标记为Dr<3>。

如实例中所示，LBC分布系统710包含快速格雷码生成器712，其耦合到成像系统的多个列的锁存电路且由所述锁存电路共享。在一个实例中，LBC分布系统710是在第一时钟702下以第一计数频率操作的4位格雷码计数器。在一个实例中，第一时钟702具有等于例如1GHz的计数频率f_C1。UBC分布系统760具有与需要一样多的位(例如，N-M位)，并还包括额外L个冗余位(例如，Dr<3>)，其经包含作为UBC分布系统760的最低有效位。在所述实例中，UBC分布系统760包含在第二时钟752下以第二计数频率操作的缓慢格雷码生成器762，所述第二时钟在实例中具有低得多的计数频率f_C2。如实例中所示，缓慢格雷码生成器762还耦合到成像系统的多个列的锁存电路且由它们共享。在一个实例中，第二时钟752的更慢计数频率f_C2等于第一时钟702的计数频率f_C1除以2^(M-L)。因此，如果假设f_C1＝1GHz，M＝4，且L＝1，那么f_C2＝1GHz/2^(4-1)，其等于1GHz除以8，在所描绘的实例中等于125MHz。因此，应了解，根据本发明的教示的实例允许归因于冗余将不同时钟施加到LBC和UBC。在第二时钟752的更慢计数频率f_C2的情况下，应了解，根据本发明的教示，N位多级计数器分布系统700的功率消耗减少。

在操作中，在LBC分布系统710和UBC分布系统760的计数操作完成之后，根据本发明的教示，视需要对输出值执行错误校正操作。在所述实例中，在执行错误校正操作之前，将格雷码转换成二进制码以检测下部码与上部码之间的相位差。如将论述，在一个实例中执行的错误校正操作包含比较UBC分布系统760的L个最低有效位(LSB)与LBC分布系统710的至少一个最高有效位(MSB)，并且接着响应于UBC分布系统760的L个LSB与LBC分布系统710的所述至少一个MSB的比较而校正UBC分布系统760的N-M个MSB。根据本发明的教示，N位计数器的下部位是LBC分布系统710的M个位，且N位计数器的上部位将是UBC分布系统760的经校正N-M个MSB。

为了说明，图8是根据本发明的教示的说明具有冗余位的下部位计数器格雷码生成器、上部位计数器格雷码生成器的输出值、期望值和校正由非所需相移造成的错误的经校正值的图式800。如上文所陈述，在将格雷码转换成二进制码之后，将L个冗余位(例如，Dr<3>)作为UBC分布系统760的LSB引入到UBC分布系统760以校正由LBC分布系统710与UBC分布系统760之间的相位差引起的错误。继续上文关于图6所论述的问题，其在图8中示出的实例中表明，根据本发明的教示，当LBC分布系统710的MSB D<3>与UBC分布系统760的LSB Dr<3>进行比较时，可推断正确计数器值。举例来说，根据本发明的教示，如果LBC分布系统710的MSB D<3>是0，且UBC分布系统760的LSB(例如，图7的冗余位Dr<3>)由于图6中示出的相移而为1，那么根据错误校正操作将由UBC分布系统760的N-M个MSB(例如，图7的D<4>至D<n>)表示的计数器值(排除冗余位Dr<3>)递增1。

如上文所提及，当LBC分布系统710和UBC分布系统760中的两个格雷码信号的相位完美同相且对准时，组合的4位LBC分布系统710和多位UBC分布系统760递送正确的组合码540以匹配如图5中所示出的预期码510，其中LBC分布系统710计数码520和UBC分布系统760计数码530两者完美操作而无任何未对准。然而，当LBC分布系统710和UBC分布系统760中的两个格雷码信号之间存在相位失配时，例如当UBC分布系统760具有非所需延迟而造成UBC分布系统760错过如UBC码630中所示的初始增量计数时，如组合码640中所示的组合LBC计数码620和UBC计数码630未及时计数以匹配预期码610。因此，如果未利用图7的冗余位Dr<3>，则组合2级计数器此时不再递送正确结果。

利用如图7中所示引入的冗余位Dr<3>，根据本发明的教示的N位计数器不再受相位失配影响。不管相位差，最终的组合计数器值可通过使用D<3>和冗余位Dr<3>得以校正。当D<3>＝0且Dr<3>＝1时，由UBC分布系统760的N-M个MSB(例如，D<4>至D<n>)表示的值递增1。在此实例中，对于D<3>和Dr<3>的其它值，UBC分布系统760的N-M个MSB不递增。

举例来说，图8示出当在832、834、836和868内满足条件D<3>＝0且Dr<3>＝1时，在时间点832、834、836和838处展示为UBC值830的遗漏值已通过842、844、846和848加回到经误差校正UBC值840，且通过862、864、866和868加回到最终的组合计数器值850。如所示出，最终的组合计数器值850等于期望值810。因此，使用根据本发明的教示的错误校正操作来校正由相移引起的UBC分布系统760中的计数错误。

图9是根据本发明的教示的说明利用具有冗余位的下部位计数器格雷码生成器、上部位计数器格雷码生成器的输出值、期望值和校正值来校正由较大非所需相移造成的问题的错误校正操作的另一图式900。对于图9所说明的较大相移，在如图所示在区932、934和936内满足条件D<3>＝0且Dr<3>＝1的情况下，在时间区992、994和996中，额外的1已通过942、944和946加回到这些区中的经错误校正UBC值940。最终的组合计数器值950等于期望值910。还完全地校正由较大相移引起的UBC分布系统760的误计值。使用根据本发明的教示的错误校正操作，每当发生大或小的非所需相移时，如图8或9中所图示，根据本发明的教示可校正UBC分布系统760中的错误。

图10是根据本发明的教示的说明错误校正操作的实例的波形的时序图1000，其中已知的相移添加到上部计数器。在一个实例中，可用例如如图4C所示的具有相移的时钟分频器468来提供添加到上部计数器的已知相移。图10示出具有冗余位Dr<3>的4位LBC分布系统710和3位UBC分布系统760(例如，N＝7，M＝4，且L＝1)。理想的格雷码波形以波形1010展示而无任何相移。然而，如实例波形1020中所示，根据本发明的教示，错误校正操作包含有意地使上部计数器(例如，UBC)的计数操作的计数开始时间相对于下部计数器(例如，LBC)的计数操作的计数开始时间相移。

继续图10中示出的实例，图11是根据本发明的教示的展示具有待使用实例错误校正操作校正的额外非所需相移误差的格雷码波形和对应二进制码波形的时序图1100。以图10的1020中示出的有意相移波形开始，图11的时序图1100进一步示出其中UBC位的每一边缘在随机方向上以随机量再次进一步移位，但仍在可校正范围内的实例，在所说明的实例中其在如由图式1110中的格雷码所示的加阴影区的宽度内。当图式1110中表示的格雷码转换成如图式1120中所示的二进制码时，UBC二进制数据位D<4>至D<6>的错误是显而易见的。

图12是根据本发明的教示的示出对应于图11的波形的二进制码波形和具有待使用实例错误校正操作校正的错误的对应下部位计数、上部位计数及总计数的时序图。如图12中所展示，N位计数器分布系统700的二进制码1120在波形1210中重新出现。4个下部二进制位D<0>至D<3>如波形1220中所示完美地计数。然而，3个上部二进制位D<4>至D<6>如波形1230中所示失真。由于二进制权重D<4>(即，2⁴＝16)，D<4>中的错误中的每一个造成相对于D<0>(LSB)值的2⁴或16X错误。实际上，在正确结果应如由1240中的虚线指示的那样平滑的情况下，通过位D<0>至D<6>展示的总二进制码充满如由多个缺口(具有-16LSB的深度)说明的错误。

图13是根据本发明的教示的示出具有错误的二进制码波形以及无错误的对应下部位计数、上部位计数和总计数的时序图。明确地说，图13示出当D<3>＝0且Dr<3>＝1时在已使用将D<6:4>的值递增1的错误校正操作来校正图12中示出的错误之后的经校正结果，如波形1310中所示。经校正D<6:4>值示出于波形1330中。经校正最终7位D<6:0>示出于波形1340中。

在上文图10-13中描述的实例误差校正操作中，UBC位D<6:4>和Dr<3>的计数操作的计数开始时间相对于下部计数器LBC位D<3:0>的计数操作的计数开始时间有意地延迟或相移，如图10的波形1020中所指示。图14是根据本发明的教示的说明未添加有意延迟或相移的错误校正操作的另一实例的波形的时序图1400。在无任何有意相移的情况下，理想格雷码波形展示于图14中的波形1410中。然而，在波形1420中，UBC分布系统760经受如由在随机方向上以随机量移位的UBC分布系统760位D<6:4>和Dr<3>的每一边缘说明的非所需相移，但仍在如说明为在波形1420中的加阴影区的宽度内的可校正范围内。

图15是根据本发明的教示的示出具有错误的二进制码波形以及无错误的对应下部位计数、上部位计数和总计数的时序图1500。明确地说，图15示出根据本发明的教示的在已使用错误校正操作的另一实例校正图14中的错误之后的正确结果。当波形1420的格雷码转换成如图15的波形1510中所示的二进制码时，看见UBC分布系统760数据位D<6:4>具有许多错误，如由波形1510的加阴影区中的虚线指示。根据本发明的教示，使用错误校正操作的另一实例来校正错误的D<6:4>值。具体来说：(1)当D<2>＝0，D<3>＝0，且Dr<3>＝1时将D<6:4>的值递增1；或(2)当D<2>＝1，D<3>＝1，且Dr<3>＝0时将D<6:4>的值递减1。在执行错误校正操作之后的最终D<6:4>值由波形1510的加阴影区中的实线指示。经校正D<6:4>值示出于波形1530中，且经校正最终7位D<6:0>值示出于波形1540中。

应了解，上文所公开的两个错误校正操作仅为根据本发明的教示的错误校正操作的两个实例。因此，上文描述的错误校正操作仅出于解释目的提供且不应被视为仅限于上文描述的特定的两个错误校正操作。另外，应了解，错误校正操作的有效性并不仅限于图7中描述的特定N位计数器分布系统700。

图16A是根据本发明的教示的说明由多个锁存器1630共享的包含从LSB到MSB生成信号的格雷码计数器1600和多个下部位格雷码计数器1612(1)、1612(2)、1612(3)的实例计数器信号分布系统结构的框图。应了解，图16A的格雷码计数结构生成L个冗余位(例如，Dr<3>)用于错误校正，其中L大于或等于一。在图16A中描绘的实例中，L＝1。因此，应了解图16A的格雷码计数结构可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。举例来说，图16A中描绘的实例示出单个格雷码计数器1600，其响应于计数时钟1602从LSB到MSB生成包含冗余位Dr<3>的多个数据位，所述数据位响应于相应锁存器启用信号latch_en 1620而在多个锁存器1630之间共享且存储。

另外，图16A中示出的格雷码计数器结构还包含多个下部位格雷码计数器1612(1)、1612(2)、1612(3)，其中的每一个经耦合以响应于计数时钟1602而生成与由格雷码计数器1600生成的位相同的格雷码计数的下部数据位或LSB。此外，耦合到图16A的格雷码计数器结构的下部数据位线的所述多个锁存器1630经布置或组织成锁存器1630的多个下部块。在一个实例中，锁存器1630的每一下部块是所有锁存器1630的子集，且锁存器1630的每一下部块在锁存器1630的多个列或锁存器1630的多个分组上方扩展。举例来说，如图16A中描绘的实例中所示，根据本发明的教示，锁存器1630的每一下部块包含耦合到下部数据位线的锁存器的四个列或分组。因此，由下部位格雷码计数器1612(1)、1612(2)、1612(3)中的每一个生成的下部数据位中的每一个在锁存器1630的相应下部块之间共享。换句话说，图16A中示出的实例示出由每一下部位格雷码计数器1612(1)、1612(2)、1612(3)输出的每一数据位生成的下部数据位中的每一个在四个锁存器1630之间共享。在其它实例中，根据本发明的教示，应了解锁存器的每一块可包含不同数目的列或分组，由下部位格雷码计数器1612(1)、1612(2)、1612(3)生成的每一数据位可在多于四个的数目的锁存器1630或少于四个的数目的锁存器330之间共享。

相比之下，由单个格雷码计数器1600生成的上部位中的每一个在锁存器1630的上部块之间共享，其中锁存器的上部块包含与锁存器1630的下部块相等或更大数目的锁存器1630的列或分组。举例来说，根据本发明的教示，在所描绘的实例中，耦合到格雷码计数器1600的上部数据位线的锁存器1630的上部块包含图16A中示出的锁存器1630的所有列或分组。因此，在图16A中展示的实例中，由格雷码计数器1600生成的上部数据位中的每一个在锁存器1630的上部块的所有列之间共享，而由下部位格雷码计数器1612输出的每一数据位生成的下部数据位中的每一个在锁存器1630的四个列之间共享。另外，在所描绘的实例中，由格雷码计数器1600生成的下部数据位还在锁存器的下部块的锁存器1630的四个列之间共享。在其它实例中，根据本发明的教示，应了解由下部位格雷码计数器1612(1)、1612(2)、1612(3)生成的每一数据位和格雷码计数器1600的下部数据位可在多于四个的数目的锁存器1630或少于四个的数目的锁存器1630之间共享。

因此，由下部位格雷码计数器1612(1)、1612(2)、1612(3)和格雷码计数器1600中的每一个生成的下部数据位中的每一个经耦合以以锁存器1630的下部块(例如，图16A中的四个锁存器)共享，而由格雷码计数器1600生成的上部数据位中的每一个(和冗余位)经耦合以由锁存器1600的上部块(例如，图16A中用于所述数据位的所有锁存器)共享，其中锁存器1600的上部块包含比锁存器1630的下部块更多的锁存器1630的列或分组。

图16B是根据本发明的教示的说明由多个锁存器共享的包含从LSB到MSB生成信号的多个格雷码计数器和多个下部位格雷码计数器的实例计数器信号分布系统结构的框图。应了解图16B的格雷码计数结构可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。还应注意，图16B中示出的计数器结构与图16A中示出的计数器结构共享许多相似性。确切地说，图16B中描绘的实例还说明格雷码计数器结构包含多个下部位格雷码计数器1612(1)、1612(2)，其中的每一个经耦合以响应于计数时钟1602而生成格雷码计数的下部数据位或LSB。在一个实例中，由下部位格雷码计数器1612(1)、1612(2)中的每一个生成的下部数据位中的每一个响应于锁存器启用信号latch_en 1620而在锁存器1630的下部块之间共享且存储，所述锁存器例如但不限于四个锁存器1630。

然而，图16B和图16A中示出的实例之间的一个差异在于图16B中描绘的实例说明多个格雷码计数器1600(1)、1600(2)、1600(3)，其中的每一个响应于同一计数时钟1602而从LSB到MSB生成多个数据位(包含冗余位)，所述位响应于相应锁存器启用信号latch_en1620而在锁存器1630的下部和上部块之间共享且存储。确切地说，图16B中描绘的实例说明格雷码计数器1600(1)、1600(2)、1600(3)中的每一个生成下部数据位(例如，LSB)、冗余位和上部数据位(例如，MSB)。在所述实例中，由格雷码计数器1600输出的下部数据位中的每一个经耦合以在锁存器1630的下部块之间共享且存储，所述下部块中的每一个包含例如但不限于锁存器1630的四个列或分组。在所述实例中，由格雷码计数器1600输出的上部数据位中的每一个经耦合以在上部块锁存器1630之间共享且存储，所述上部块中的每一个包含例如但不限于锁存器1630的八个列或分组。在所述实例中，下部块中包含的锁存器的列或分组的数目(例如，四个)小于上部块中包含的锁存器的列或分组的数目(例如，八个)。在其它实例中，应了解下部和上部块可包含除四个或八个外的不同数目的锁存器的列或分组，只要下部块中的分组的数目小于或等于上部块中的列或分组的数目即可。

图16C是根据本发明的教示的说明包含由多个锁存器共享的多个下部位格雷码计数器和多个上部位格雷码计数器的实例计数器结构的框图。应了解图16B的格雷码计数结构可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。还应注意，图16C中示出的计数器结构与图16B中示出的计数器结构共享许多相似性。确切地说，图16C中描绘的实例还说明格雷码计数器结构包含多个下部位格雷码计数器1612(1)、1612(2)、1612(3)、1612(4)，其中的每一个经耦合以响应于计数时钟1602而生成格雷码计数的下部数据位或LSB。在一个实例中，由下部位格雷码计数器1612(1)、1612(2)、1612(3)、1612(4)中的每一个生成的下部数据位中的每一个响应于锁存器启用信号latch_en 1620而在锁存器1630的下部块之间共享且存储，所述下部块中的每一个包含例如但不限于锁存器1630的四个列或分组。

然而，图16C和图16B中示出的实例之间的一个差异在于图16C中描绘的实例说明多个上部位格雷码计数器1600(1)、1600(2)，其中的每一个响应于同一计数时钟1602而生成响应于相应锁存器启用信号latch_en 1620而在锁存器1630的上部块之间共享且存储的冗余位和所述多个上部数据位或MSB。换句话说，由图16C的所述多个上部位格雷码计数器1600(1)、1600(2)生成的仅冗余位和上部数据位或MSB在锁存器1630的上部块之间分布且共享，而在图16B中描绘的实例中，由格雷码计数器1600(1)、1600(2)、1600(3)生成的下部数据位以及冗余位和上部数据位经分布且共享。

确切地说，在图16C中描绘的实例中，由上部位格雷码计数器1600(1)、1600(2)输出的冗余位和上部数据位中的每一个经耦合以在锁存器1630的上部块之间共享且存储，所述上部块中的每一个包含例如但不限于八个锁存器1630。在所述实例中，下部块中包含的锁存器的列或分组的数目(例如，四个)等于或小于上部块中包含的锁存器的列或分组的数目(例如，八个)。在其它实例中，应了解下部和上部块可包含除四个或八个外的不同数目的锁存器的列或分组，只要上部块中的分组的数目大于或等于下部块中的列或分组的数目即可。

图17是根据本发明的教示的说明N位多级格雷码计数系统1700和对应信号分布的实例的框图。如实例中所示，根据本发明的教示，格雷码计数系统1700包含具有相移的时钟分频器且生成在多个锁存器1730之间共享的计数信号。应了解格雷码计数系统1700可包含于成像传感器的ADC电路中以用于所有读出列(例如，读出列110)。还应了解图17的格雷码计数结构可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

图17中描绘的实例说明格雷码计数系统1700包含响应于快速计数时钟1702而生成多个下部数据位(例如，LSB)的下部位计数器LBC 1712，所述下部数据位响应于相应锁存器启用信号latch_en 1720而在所述多个锁存器1730之间共享且存储。具有相移的时钟分频器1768也经耦合以接收快速计数时钟1702以生成经相移缓慢时钟1752，所述缓慢时钟耦合到上部位计数器(UBC)1762以生成多个上部数据位(MSB)，以及冗余位，所述位响应于相应锁存器启用信号latch_en 1720而在多个锁存器1730之间共享且存储。在图17中说明的实例中，应了解，耦合到且共享LBC 1712的每一输出数据位的锁存器(例如，图17中的锁存器的列)的数目与耦合到且共享UBC 1762的每一输出数据位的锁存器(例如，图17中的锁存器的列)的数目相同。

在所述实例中，应了解格雷码计数系统1700可生成N位格雷码计数值，其中LBC1712生成M个LSB且UBC 1762生成N-M个MSB，这些与由LBC 1712生成的M个LSB串接，以及还有如所示的冗余位Dr<3>。在一个实例中，具有相移的时钟分频器1768以基于下部位计数器的位数目和冗余位的量对快速计数时钟1702进行分频。举例来说，如果M＝4且L＝1，那么具有相移的时钟分频器1768可以等于或小于8(＝2^4-1)对快速计数时钟1702进行分频以生成经相移缓慢时钟1752。另外，应了解UBC还生成一或多个冗余位(例如，Dr<3>)，其如上文所论述可由错误过程逻辑使用以校正错误。

图18A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含具有相移的时钟分频器和时钟分频器的N位多级格雷码计数系统1800的实例的框图。应了解图18A的格雷码计数系统1800可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图18A说明格雷码计数系统1800包含下部位计数器LBC1812，其响应于快速计数时钟1802而生成响应于相应锁存器启用信号latch_en 1820而在所述多个锁存器1830之间共享且存储的多个下部数据位(例如，LSB)。具有相移的时钟分频器1868也经耦合以接收快速计数时钟1802以生成经相移缓慢时钟1852，所述缓慢时钟耦合到第一上部位计数器(UBC)1862以生成第一多个上部数据位(MSB)，以及还有冗余位，所述位响应于相应锁存器启用信号latch_en 1820而在多个锁存器1830之间共享且存储。

另外，图18A中描绘的实例还示出第二时钟分频器1864也经耦合以接收经相移缓慢计数时钟1852以生成第二更慢时钟1853，所述第二更慢时钟耦合到第二上部位计数器(UBC)1863以生成响应于相应锁存器启用信号latch_en 1820而在多个锁存器1830之间共享且存储的第二多个上部数据位(MSB)。

在图18A中说明的实例中，应了解耦合到且共享LBC 1812的每一输出数据位d锁存器(例如，图18A中的锁存器的列)的数目与耦合到且共享第一UBC 1862和第二UBC1863的每一输出数据位的锁存器(例如，图18A中的锁存器的列)的数目相同。

在所述实例中，应了解格雷码计数系统1800可生成N位格雷码计数值，其中LBC1812生成M个LSB且第一和第二UBC 1862和1863生成与由LBC 1812生成的M个LSB串接的N-M个MSB，以及还有如所示的冗余位Dr<3>。在此实例中，具有相移的时钟分频器1868以等于或小于2^M-L对快速计数时钟1802进行分频。举例来说，如果M＝4且L＝1，那么具有相移的时钟分频器1868以等于或小于8(＝2^4-1)对快速计数时钟1802进行分频以生成经相移缓慢时钟1852。另外，应了解第一UBC 1862还生成一或多个冗余位(例如，Dr<3>)，其如上文所论述可由错误过程逻辑使用以校正错误。

在所述实例中，应了解第二时钟分频器1864以由第一UBC 1862生成的位的数目决定的量对缓慢时钟1852进行分频。举例来说，如果第一上部位计数器1862生成2个输出数据位，那么第二时钟分频器1864以等于或小于4(＝2²)对第一缓慢计数时钟1852进行分频以生成耦合到如所示的第二UBC 1863的第二更慢时钟1853。

图18B是根据本发明的教示的说明包含生成由多个锁存器共享的计数信号的具有相移的时钟分频器、时钟分频器和缓冲器的N位多级格雷码计数器的另一实例的框图。应了解图18B的格雷码计数系统1800可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

举例来说，应了解图18B中示出的格雷码计数系统1800与图18A中示出的格雷码计数系统1800共享许多相似性。图18B中示出的格雷码计数系统1800与图18A中示出的格雷码计数系统1800之间的一个差异在于图18B中示出的格雷码计数系统1800还包含沿着LBC1812的输出数据位线分布的第一多个缓冲器或中继器1884、沿着第一UBC1862的输出数据位线分布的第二多个缓冲器或中继器1886，以及沿着第二UBC 1863的输出数据位线分布的第三多个缓冲器或中继器1888。

在一个实例中，应注意沿着每一输出数据线包含的缓冲器的数目随着相应位计数器接收的时钟信号的频率增加而增加。举例来说，在图18B中描绘的实例中，快速时钟1802的频率大于第一缓慢时钟1852的频率，且第一缓慢时钟1852的频率大于第二更慢时钟1853的频率。因此，图18B中描绘的实例示出缓冲器1884沿着LBC 1812的输出数据位线每3个锁存器1830分布，而缓冲器1886沿着第一UBC 1862的输出数据位线每6个锁存器1830分布，且缓冲器1888沿着第二UBC 1863的输出数据位线每12个锁存器1830分布。换句话说，在所描绘的实例中，缓冲器1884的每一输出经耦合以驱动三个锁存器1830，每一缓冲器1886经耦合以驱动六个锁存器1830，且每一缓冲器1888经耦合以驱动十二个锁存器1830。

根据本发明的教示，应了解图18B中沿着输出数据位线每3、6或12个锁存器的缓冲器或中继器的实例选择是出于阐释目的而图示，且也可选择不同数目的缓冲器、中继器和/或锁存器。在各种实例中，应了解，取决于信号完整性的需求和/或可允许的延迟差的要求可以自由选择输出数据位线和/或时钟线(如果存在)中使用的缓冲器或中继器的数目。实际上，在其它实例中，应了解无论LSB或MSB如何，在所有格雷码信号线中可包含相同数目的缓冲器或中继器。在此实例中，特定信号线中包含的缓冲器的数目不一定需要取决于时钟或信号频率而变化。此外，根据本发明的教示，沿着输出数据位线和/或时钟线包含各种数目的缓冲器或中继器可应用于所有实例。

图19是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数系统1900的实例的框图。应了解图19的格雷码计数系统1900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图19说明格雷码计数系统1900包含多个下部位计数器LBC 1912(1)、1912(2)、1912(3)，其响应于快速计数时钟1902而生成响应于相应锁存器启用信号latch_en 1920而在所述多个锁存器1930之间共享且存储的多个下部数据位(例如，LSB)。多个具有相移的时钟分频器1968(1)、1968(2)、1968(3)还经耦合以接收快速计数时钟1902以生成经相移缓慢时钟1952，所述缓慢时钟中的每一个耦合到相应上部位计数器(UBC)1962(1)、1962(2)、1962(3)以生成多个上部数据位(MSB)，以及还有冗余位，所述位响应于相应锁存器启用信号latch_en 1920而在多个锁存器1930之间共享且存储。

在图19中说明的实例中，应了解耦合到且共享每一LBC 1912(1)、1912(2)、1912(3)的每一输出数据位的锁存器的下部块中的锁存器(例如，图19中的锁存器的列)的数目与耦合到且共享每一UBC 1962(1)、1962(2)、1962(3)的每一输出数据位的锁存器的上部块中的锁存器(例如，图19中的锁存器的列)的数目相同。举例来说，如图19中描绘的实例中所示，每一LBC 1912(1)、1912(2)、1912(3)和每一UBC 1962(1)、1962(2)、1962(3)的每一输出数据位线耦合到且共享4个锁存器(例如，图19中的锁存器的每一下部块中和锁存器的每一上部块中的锁存器的四个列)。

图20是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数系统2000的实例的框图。应了解图20的格雷码计数系统2000可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图20说明格雷码计数系统2000包含多个下部位计数器LBC 2012(1)、2012(2)、2012(3)，其响应于快速计数时钟2002而生成响应于相应锁存器启用信号latch_en 2020而在所述多个锁存器2030之间共享且存储的多个下部数据位(例如，LSB)。多个具有相移的时钟分频器2068(1)、2068(2)、2068(3)也经耦合以接收快速计数时钟2002以生成经相移缓慢时钟2052，所述缓慢时钟耦合到多个第一上部位计数器(UBC)2062(1)、2062(2)、2062(3)以生成第一多个上部数据位(MSB)，以及还有冗余位，所述位响应于相应锁存器启用信号latch_en 2020而在多个锁存器2030之间共享且存储。

另外，图20中描绘的实例还示出多个第二时钟分频器2064(1)、2064(2)、2064(3)也经耦合以接收经相移缓慢计数时钟2052以生成第二更慢时钟2053，所述第二更慢时钟耦合到多个第二上部位计数器(UBC)2063(1)、2063(2)、2063(3)以生成响应于相应锁存器启用信号latch_en 2020而在多个锁存器2030之间共享且存储的第二多个上部数据位(MSB)。

在所述实例中，应了解，所述多个第二时钟分频器2064(1)、2064(2)、2064(3)中的每一个以由所述多个UBC 2062(1)、2062(2)、2062(3)生成的位的数目决定的量对缓慢时钟2052进行分频。举例来说，如果第一上部位计数器2062(1)、2062(2)、2062(3)中的每一个生成2个输出数据位，那么第二时钟分频器2064(1)、2064(2)、2064(3)中的每一个以等于或小于4(＝2²)对第一缓慢计数时钟2052进行分频以生成第二更慢时钟2053，所述第二更慢时钟如所示耦合到第二UBC 2063(1)、2063(2)、2063(3)。

在图20中说明的实例中，应了解耦合到且共享LBC 2012(1)、2012(2)、2012(3)的每一输出数据位的锁存器的下部块中的锁存器(例如，图20中的锁存器的列)的数目与耦合到且共享所述多个第一UBC 2062(1)、2062(2)、2062(3)的每一输出数据位和所述多个第二UBC 2063(1)、2063(2)、2063(3)的每一输出数据位的锁存器的上部块中的锁存器(例如，图20中的锁存器的列)的数目相同。举例来说，在所描绘的实例中，所述多个LBC2012(1)、2012(2)、2012(3)中的每一个的每一输出数据位、所述多个第一UBC 2062(1)、2062(2)、2062(3)中的每一个的每一输出数据位以及所述多个第二UBC 2063(1)、2063(2)、2063(3)中的每一个的每一输出数据位耦合到且共享四个锁存器2030(例如，图20中的锁存器的下部块中和锁存器的上部块中的锁存器的四个列)。

应了解，根据本发明的教示，耦合到且共享四个锁存器2030的块的位计数器的每一输出数据位线的实例选择是出于阐释目的，且每一块中的不同数目的锁存器也可耦合到且共享位计数器的每一输出数据位线。

图21是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、上部位计数器和具有相移的时钟分频器的N位多级格雷码计数系统2100的实例的框图。应了解图21的格雷码计数系统2100可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图21说明格雷码计数系统2100包含多个下部位计数器LBC 2112(1)、2112(2)、2112(3)，其中的每一个响应于快速计数时钟2102而生成响应于相应锁存器启用信号latch_en 2120而在包含第一多个锁存器2130的块之间共享且存储的多个下部数据位(例如，LSB)。在图21中描绘的实例中，LBC 2112(1)、2112(2)、2112(3)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2130(例如，锁存器的四个列)的块之间共享且存储。在其它实例中，应了解LBC 2112(1)、2112(2)、2112(3)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2130的块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2168还经耦合以接收快速计数时钟2102以生成经相移缓慢时钟2152，所述缓慢时钟耦合到上部位计数器(UBC)2162以生成多个上部数据位(MSB)，以及还有冗余位，所有的位响应于相应锁存器启用信号latch_en2120而在包含第二多个锁存器2130的块之间共享且存储。在图21中描绘的实例中，UBC2162的所述多个上部数据位中的每一个在包含所有相应锁存器2130(例如，图21中的锁存器的十二列)的块之间共享且存储。在其它实例中，应了解包含所述第二多个锁存器的块可多于或少于十二个列的锁存器2130，只要耦合到LBC 2112(1)、2112(2)、2112(3)的下部块中的所述第一多个锁存器(例如，锁存器的四个列)的数目小于或等于耦合到UBC 2162的锁存器的上部块中包含的所述第二多个锁存器(例如，锁存器的十二列)的数目。

图22是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数系统2200的实例的框图。应了解图22的格雷码计数系统2200可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图22说明格雷码计数系统2200包含多个下部位计数器LBC 2212(1)、2212(2)、2212(3)，其中的每一个响应于快速计数时钟2202而生成响应于相应锁存器启用信号latch_en 2220而在包含第一多个锁存器2230的块之间共享且存储的多个下部数据位(例如，LSB)。在图22中描绘的实例中，LBC 2212(1)、2212(2)、2212(3)中的每一个的所述多个下部数据位中的每一个在锁存器的下部块中的四个锁存器2230(例如，锁存器的四个列)之间共享且存储。在其它实例中，应了解LBC 2212(1)、2212(2)、2212(3)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2230的块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2268还经耦合以接收快速计数时钟2202以生成经相移缓慢时钟2252，所述缓慢时钟耦合到第一上部位计数器(UBC)2262以生成第一多个上部数据位(MSB)，以及还有冗余位，所有的位响应于相应锁存器启用信号latch_en 2220而在包含第二多个锁存器2230的块之间共享且存储。另外，图22中描绘的实例还示出第二时钟分频器2264还经耦合以接收经相移缓慢计数时钟2252以生成第二更慢时钟2253，所述第二更慢时钟耦合到第二上部位计数器(UBC)2263以生成第二多个上部数据位(MSB)，所有的位响应于相应锁存器启用信号latch_en 2220而在包含第二多个锁存器2230的上部块之间共享且存储。

在图22中描绘的实例中，由UBC 2262和UBC 2263生成的所述多个上部数据位中的每一个在包含所有相应锁存器2230(例如，图22中的锁存器的十二列)的块之间共享且存储。在其它实例中，应了解包含所述第二多个锁存器的上部块可多于或少于十二个列的锁存器2230，只要耦合到LBC 2212(1)、2212(2)、2212(3)的下部块中的所述第一多个锁存器(例如，锁存器的四个列)的数目小于或等于耦合到UBC 2262和UBC 2263的上部块中的所述第二多个锁存器(例如，锁存器的十二列)的数目。

图23是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数系统2300的实例的框图。应了解图23的格雷码计数系统2300可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图23说明格雷码计数系统2300包含多个下部位计数器LBC 2312(1)、2312(2)、2312(3)，其中的每一个响应于快速计数时钟2302而生成响应于相应锁存器启用信号latch_en 2320而在包含多个锁存器2330的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图23中描绘的实例中，LBC 2312(1)、2312(2)、2312(3)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2330(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2312(1)、2312(2)、2312(3)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2330的下部块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2368还经耦合以接收快速计数时钟2302以生成经相移缓慢时钟2352，所述缓慢时钟耦合到多个上部位计数器(UBC)2362(1)、2362(2)、2362(3)。UBC 2362(1)、2362(2)、2362(3)中的每一个响应于缓慢时钟2352而生成包含冗余位的多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en2320而在包含多个锁存器2330的上部块之间共享且存储。在图23中描绘的实例中，UBC2362(1)、2362(2)、2362(3)中的每一个的所述多个上部数据位中的每一个在包含四个锁存器2330(例如，锁存器的四个列)的上部块之间共享且存储。在其它实例中，应了解UBC 2362(1)、2362(2)、2362(3)中的每一个的所述多个上部数据位中的每一个可在包含不同数目的锁存器2330的上部块之间共享且存储。

在图23中说明的实例中，应了解耦合到且共享每一LBC 2312(1)、2312(2)、2312(3)的每一输出数据位的下部块中的锁存器(例如，图23中的锁存器的列)的数目与耦合到且共享每一UBC 2362(1)、2362(2)、2362(3)的每一输出数据位的上部块中的锁存器(例如，图23中的锁存器的列)的数目相同。举例来说，如图23中描绘的实例中所示，每一LBC2312(1)、2312(2)、2312(3)和每一UBC 2362(1)、2362(2)、2362(3)的每一输出数据位线耦合到且共享4个锁存器(例如，图23中的锁存器的四个列)的下部和上部块。在其它实例中，应了解共享LBC 2312(1)、2312(2)、2312(3)和UBC 2362(1)、2362(2)、2362(3)的每一输出数据位的下部和上部块中的锁存器2330的数目可以是不同于四个的数目的锁存器2330。

图24是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数系统2400的实例的框图。应了解图24的格雷码计数系统2400可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图24说明格雷码计数系统2400包含多个下部位计数器LBC 2412(1)、2412(2)、2412(3)，其中的每一个响应于快速计数时钟2402而生成响应于相应锁存器启用信号latch_en 2420而在包含多个锁存器2430的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图24中描绘的实例中，LBC 2412(1)、2412(2)、2412(3)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2430(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2412(1)、2412(2)、2412(3)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2430的下部块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2468还经耦合以接收快速计数时钟2402以生成经相移缓慢时钟2452，所述缓慢时钟耦合到多个第一上部位计数器(UBC)2462(1)、2462(2)、2462(3)。UBC 2462(1)、2462(2)、2462(3)中的每一个响应于缓慢时钟2452而生成包含冗余位的第一多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en 2420而在包含所述多个锁存器2430的上部块之间共享且存储。

另外，图24中描绘的实例还示出第二时钟分频器2464也经耦合以接收经相移缓慢计数时钟2452以生成第二更慢时钟2453，所述第二更慢时钟耦合到多个第二上部位计数器(UBC)2463(1)、2463(2)、2463(3)以生成响应于相应锁存器启用信号latch_en 2420而在包含所述多个锁存器2430的上部块之间共享且存储的第二多个上部数据位(MSB)。

在所述实例中，应了解第二时钟分频器2464以由所述多个UBC 2462(1)、2462(2)、2462(3)生成的位的数目决定的量对缓慢时钟2452进行分频。举例来说，如果第一上部位计数器2462(1)、2462(2)、2462(3)中的每一个生成2个输出数据位，那么第二时钟分频器2464以等于或小于4(＝2²)对第一缓慢计数时钟2452进行分频以生成第二更慢时钟2453，所述第二更慢时钟如所示耦合到第二UBC 2463(1)、2463(2)、2463(3)。

在图24中说明的实例中，应了解耦合到且共享LBC 2412(1)、2412(2)、2412(3)的每一输出数据位的下部块中的锁存器(例如，图24中的锁存器的列)的数目与耦合到且共享所述多个第一UBC 2462(1)、2462(2)、2462(3)的每一输出数据位和所述多个第二UBC2463(1)、2463(2)、2463(3)的每一输出数据位的上部块中的锁存器(例如，图24中的锁存器的列)的数目相同。举例来说，在所描绘的实例中，所述多个LBC 2412(1)、2412(2)、2412(3)中的每一个的每一输出数据位、所述多个第一UBC 2462(1)、2462(2)、2462(3)中的每一个的每一输出数据位以及所述多个第二UBC(1)、2463(2)、2463(3)中的每一个的每一输出数据位耦合到且共享包含四个锁存器2430(例如，图24中的锁存器的四个列)的下部和上部块。

应了解，根据本发明的教示，耦合到且共享包含四个锁存器2430的下部和上部块的位计数器的每一输出数据位线的实例选择是出于阐释目的，且不同数目的锁存器也可耦合到且共享位计数器的每一输出数据位线。

图25是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数系统2500的实例的框图。应了解图25的格雷码计数系统2500可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图25说明格雷码计数系统2500包含多个下部位计数器LBC 2512(1)、2512(2)、2512(3)，其中的每一个响应于快速计数时钟2502而生成响应于相应锁存器启用信号latch_en 2520而在包含多个锁存器2530的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图25中描绘的实例中，LBC 2512(1)、2512(2)、2512(3)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2530(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2512(1)、2512(2)、2512(3)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2530的下部块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2568还经耦合以接收快速计数时钟2502以生成经相移缓慢时钟2552，所述缓慢时钟耦合到多个第一上部位计数器(UBC)2562(1)、2562(2)、2562(3)。UBC 2562(1)、2562(2)、2562(3)中的每一个响应于缓慢时钟2552而生成包含冗余位的第一多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en 2520而在包含所述多个锁存器2530的上部块之间共享且存储。

另外，图25中描绘的实例还示出多个第二时钟分频器2564(1)、2564(2)、2564(3)也经耦合以接收经相移缓慢计数时钟2552以生成第二更慢时钟2553，所述第二更慢时钟耦合到多个第二上部位计数器(UBC)2563(1)、2563(2)、2563(3)以生成响应于相应锁存器启用信号latch_en 2520而在包含多个锁存器2530的上部块之间共享且存储的第二多个上部数据位(MSB)。

在所述实例中，应了解所述多个第二时钟分频器2564(1)、2564(2)、2564(3)中的每一个以由所述多个UBC 2562(1)、2562(2)、2562(3)生成的位的数目决定的量对缓慢时钟2552进行分频。举例来说，如果第一上部位计数器2562(1)、2562(2)、2562(3)中的每一个生成2个输出数据位，那么第二时钟分频器2564(1)、2564(2)、2564(3)中的每一个以等于或小于4(＝2²)对第一缓慢计数时钟2552进行分频以生成第二更慢时钟2553，所述第二更慢时钟如所示耦合到第二UBC 2563(1)、2563(2)、2563(3)。

在图25中说明的实例中，应了解耦合到且共享LBC 2512(1)、2512(2)、2512(3)的每一输出数据位的下部块中的锁存器(例如，图25中的锁存器的列)的数目与耦合到且共享所述多个第一UBC 2562(1)、2562(2)、2562(3)的每一输出数据位和所述多个第二UBC 2563(1)、2563(2)、2563(3)的每一输出数据位的上部块中的锁存器(例如，图25中的锁存器的列)的数目相同。举例来说，在所描绘的实例中，所述多个LBC 2512(1)、2512(2)、2512(3)中的每一个的每一输出数据位、所述多个第一UBC 2562(1)、2562(2)、2562(3)中的每一个的每一输出数据位以及所述多个第二UBC 2563(1)、2563(2)、2563(3)中的每一个的每一输出数据位耦合到且共享包含四个锁存器2530(例如，图25中的锁存器的四个列)的下部和上部块。

应了解，根据本发明的教示，耦合到且共享具有四个锁存器2530的下部和上部块的位计数器的每一输出数据位线的实例选择是出于阐释目的，且下部和上部块中的不同数目的锁存器也可耦合到且共享位计数器的每一输出数据位线。

图26A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数系统2600的实例的框图。应了解图26A的格雷码计数系统2600可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图26A说明格雷码计数系统2600包含多个下部位计数器LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)，其中的每一个响应于快速计数时钟2602而生成响应于相应锁存器启用信号latch_en 2620而在包含第一多个锁存器2630的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图26A中描绘的实例中，LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)中的每一个的所述多个下部数据位中的每一个在具有四个锁存器2630(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2630的下部块之间共享且存储。

继续所描绘的实例，多个具有相移的时钟分频器2668(1)、2668(2)、2668(3)还经耦合以接收快速计数时钟2602以生成经相移缓慢时钟2652，所述缓慢时钟耦合到多个上部位计数器(UBC)2662(1)、2662(2)、2662(3)。UBC 2662(1)、2662(2)、2662(3)中的每一个响应于缓慢时钟2652而生成包含冗余位的多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en 2620而在包含第二多个锁存器2630的上部块之间共享且存储。在图26A中描绘的实例中，UBC 2662(1)、2662(2)、2662(3)中的每一个的所述多个上部数据位中的每一个在包含八个锁存器2630(例如，锁存器的八个列)的上部块之间共享且存储。在其它实例中，应了解UBC 2662中的每一个的所述多个上部数据位中的每一个可在不同数目的锁存器2630之间共享且存储。

在图26A中说明的实例中，应了解耦合到且共享每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)的每一输出数据位的下部块中的锁存器2630(例如，第一多个锁存器)的数目是小于或等于耦合到且共享每一UBC 2662(1)、2662(2)、2662(3)的每一输出数据位的上部块中的锁存器(例如，第二多个锁存器)的数目的数目。举例来说，如图26A中描绘的实例中所示，每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)的每一输出数据位线耦合到且共享包含4个锁存器(例如，图26A中的锁存器的四个列)的下部块，而每一UBC2662(1)、2662(2)、2662(3)的每一输出数据位线耦合到且共享包含8个锁存器的上部块。在其它实例中，应了解共享下部和上部块中的LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)和UBC 2662(1)、2662(2)、2662(3)的每一输出数据位的锁存器2630的数目可为不同于四个或八个的数目的锁存器2630，只要每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)的每一输出数据位线耦合到且共享下部块中的锁存器2630的数目少于或等于上部块中的UBC 2662(1)、2662(2)、2662(3)中的每一个的每一输出数据位线。

图26B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和多个具有相移的时钟分频器的N位多级格雷码计数系统2600的另一实例的框图。应了解图26B的格雷码计数系统2600可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图26B的格雷码计数系统2600特别地与图26A中描述的格雷码计数系统2600共享许多相似性。然而，图26A的格雷码计数系统2600与图26B的格雷码计数系统2600之间的一个差异在于在图26A的格雷码计数系统2600中，UBC 2662(1)、2662(2)、2662(3)中的每一个与LBC中的一个(例如，2612(1)、2612(3)、2612(5))对准。因此，与LBC中的一个(例如，2612(1)、2612(3)、2612(5))对准的每一UBC 2662(1)、2662(2)、2662(3)布置于与相应UBC 2662(1)、2662(2)、2662(3)所对准的LBC 2612(1)、2612(3)、2612(5)相同列的锁存器2630之间。相比之下，在图26B的格雷码计数系统2600中，所有UBC 2662(1)、2662(2)未与LBC 2612(1)、2612(2)、2612(3)、2612(4)对准。因此，所有UBC 2662(1)、2662(2)布置于与每一LBC 2612(1)、2612(2)、2612(3)、2612(4)不同列的锁存器2630之间。

图27A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器和多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数系统2700的实例的框图。应了解图27A的格雷码计数系统2700可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图27A说明格雷码计数系统2700包含多个下部位计数器LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)，其中的每一个响应于快速计数时钟2702而生成响应于相应锁存器启用信号latch_en 2720而在包含第一多个锁存器2730的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图27A中描绘的实例中，LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2730(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2730的下部块之间共享且存储。

继续所描绘的实例，多个具有相移的时钟分频器2768(1)、2768(2)、2768(3)还经耦合以接收快速计数时钟2702以生成经相移缓慢时钟2752，所述缓慢时钟耦合到多个第一上部位计数器(UBC)2762(1)、2762(2)、2762(3)。UBC 2762(1)、2762(2)、2762(3)中的每一个响应于缓慢时钟2752而生成包含冗余位的第一多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en 2720而在包含第二多个锁存器2730的上部块之间共享且存储。

另外，图27A中描绘的实例还示出多个第二时钟分频器2764(1)、2764(2)、2764(3)还经耦合以接收经相移缓慢计数时钟2752以生成第二更慢时钟2753，所述第二更慢时钟耦合到多个第二上部位计数器(UBC)2763(1)、2763(2)、2763(3)以生成响应于相应锁存器启用信号latch_en 2720而在包含所述第二多个锁存器2730的上部块之间共享且存储的第二多个上部数据位(MSB)。

在所述实例中，应了解第二时钟分频器2764(1)、2764(2)、2764(3)中的每一个以由所述多个UBC 2762(1)、2762(2)、2762(3)中的每一个生成的位的数目决定的量对缓慢时钟2752进行分频。举例来说，如果第一上部位计数器2762(1)、2762(2)、2762(3)中的每一个生成2个输出数据位，那么第二时钟分频器2764(1)、2764(2)、2764(3)以等于或小于4(＝2²)对第一缓慢计数时钟2752进行分频以生成第二更慢时钟2753，所述第二更慢时钟如所示耦合到第二UBC 2763(1)、2763(2)、2763(3)。

在图27A中描绘的实例中，由UBC 2762(1)、2762(2)、2762(3)和UBC 2763(1)、2763(2)、2763(3)中的每一个输出的所述多个上部数据位中的每一个在包含八个锁存器2730(例如，锁存器的八个列)的上部块之间共享且存储。在其它实例中，应了解UBC 2762(1)、2762(2)、2762(3)中的每一个和UBC 2763(1)、2763(2)、2763(3)中的每一个的所述多个上部数据位中的每一个可在包含不同数目的锁存器2730的上部块之间共享且存储。

在图27A中说明的实例中，应了解耦合到且共享每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)的每一输出数据位的下部块中的锁存器2730(例如，第一多个锁存器)的数目是小于或等于耦合到且共享每一UBC 2762(1)、2762(2)、2762(3)和每一UBC2763(1)、2763(2)、2763(3)的每一输出数据位的上部块中的锁存器(例如，第二多个锁存器)的数目的数目。举例来说，如图27A中描绘的实例中所示，每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)的每一输出数据位线耦合到且共享下部块中的4个锁存器(例如，图27A中的锁存器的四个列)，而每一UBC 2762(1)、2762(2)、2762(3)和每一UBC 2763(1)、2763(2)、2763(3)的每一输出数据位线耦合到且共享上部块中的8个锁存器。在其它实例中，应了解共享LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)和UBC 2762(1)、2762(2)、2762(3)和UBC 2763(1)、2763(2)、2763(3)的每一输出数据位的锁存器2730的数目可为下部和上部块中的不同于四个或八个的数目的锁存器2730，只要每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)的每一输出数据位线耦合到且共享下部块中的锁存器2730的数目少于或等于上部块中的UBC 2762(1)、2762(2)、2762(3)和UBC 2763(1)、2763(2)、2763(3)中的每一个的每一输出数据位线。

图27B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器和多个具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数系统2700的另一实例的框图。应了解图27B的格雷码计数系统2700可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图27B的格雷码计数系统2700特别地与图27A中描述的格雷码计数系统2700共享许多相似性。然而，图27A的格雷码计数系统2700与图27B的格雷码计数系统2700之间的一个差异在于在图27A的格雷码计数系统2700中，UBC 2762(1)、2762(2)、2762(3)和2763(1)、2763(2)、2763(3)中的每一个与LBC 2712(1)、2712(2)、2712(3)对准。因此，与LBC 2712(1)、2712(2)、2712(3)对准的每一UBC 2762(1)、2762(2)、2762(3)和2763(1)、2763(2)、2763(3)布置于与图27A中UBC 2762(1)、2762(2)、2762(3)和2763(1)、2763(2)、2763(3)所对准的LBC 2712(1)、2712(2)、2712(3)相同列的锁存器2730之间。相比之下，在图27B的格雷码计数系统2700中，所有UBC 2762(1)、2762(2)和2763(1)、2763(2)未与LBC2712(1)、2712(2)、2712(3)、2712(4)对准。因此，所有UBC 2762(1)、2762(2)和UBC 2763(1)、2763(2)布置于与图27B中的每一LBC 2712(1)、2712(2)、2712(3)、2712(4)不同列的锁存器2730之间。

图28A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数系统2800的另一实例的框图。应了解图28A的格雷码计数系统2800可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图28A说明格雷码计数系统2800包含多个下部位计数器LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)，其中的每一个响应于快速计数时钟2802而生成响应于相应锁存器启用信号latch_en 2820而在包含第一多个锁存器2830的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图28A中描绘的实例中，LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2830(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2830的下部块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2868还经耦合以接收快速计数时钟2802以生成经相移缓慢时钟2852，所述缓慢时钟耦合到多个上部位计数器(UBC)2862(1)、2862(2)、2862(3)。UBC 2862(1)、2862(2)、2862(3)中的每一个响应于缓慢时钟2852而生成包含冗余位的多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en2820而在包含第二多个锁存器2830的上部块之间共享且存储。在图28A中描绘的实例中，UBC 2862(1)、2862(2)、2862(3)中的每一个的所述多个上部数据位中的每一个在包含八个锁存器2830(例如，锁存器的八个列)的上部块之间共享且存储。在其它实例中，应了解UBC2862(1)、2862(2)、2862(3)中的每一个的所述多个上部数据位中的每一个可在包含不同数目的锁存器2830的上部块之间共享且存储。

在图28A中说明的实例中，应了解耦合到且共享每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)的每一输出数据位的下部块中的锁存器2830(例如，第一多个锁存器)的数目是小于或等于耦合到且共享每一UBC 2862(1)、2862(2)、2862(3)的每一输出数据位的上部块中的锁存器2830(例如，第二多个锁存器)的数目的数目。举例来说，如图28A中描绘的实例中所示，每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)的每一输出数据位线耦合到且共享包含4个锁存器(例如，图28A中的锁存器的四个列)的下部块，而每一UBC 2862(1)、2862(2)、2862(3)的每一输出数据位线耦合到且共享包含8个锁存器的上部块。在其它实例中，应了解共享LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)和UBC2862(1)、2862(2)、2862(3)的每一输出数据位的锁存器2830的数目可为下部和上部块中的不同于四个或八个的数目的锁存器2830，只要每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)的每一输出数据位线耦合到且共享下部块中的锁存器2830的数目少于或等于耦合到UBC 2862(1)、2862(2)、2862(3)中的每一个的输出数据位线的每一上部块中的锁存器2830的数目。

图28B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个上部位计数器和具有相移的时钟分频器的N位多级格雷码计数系统2800的又一实例的框图。应了解图28B的格雷码计数系统2800可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图28B的格雷码计数系统2800特别地与图28A中的格雷码计数系统2800共享许多相似性。然而，图28A的格雷码计数系统2800与图28B的格雷码计数系统2800之间的一个差异在于在图28A的格雷码计数系统2800中，UBC 2862(1)、2862(2)、2862(3)中的每一个与LBC中的一个(例如，2812(1)、2812(3)、2812(5)对准。因此，与LBC(例如，2812(1)、2812(3)、2812(5))对准的每一UBC 2862(1)、2862(2)、2862(3)布置于与UBC 2862(1)、2862(2)、2862(3)所对准的LBC(例如，2812(1)、2812(3)、2812(5))相同列的锁存器2830之间。相比之下，在图28B的格雷码计数系统2800中，所有UBC 2862(1)、2862(2)未与LBC 2812(1)、2812(2)、2812(3)、2812(4)对准。因此，所有UBC 2862(1)、2862(2)布置于与每一LBC2812(1)、2812(2)、2812(3)、2812(4)不同列的锁存器2830之间。

图29A是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数系统2900的实例的框图。应了解图29A的格雷码计数系统2900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

如所描绘的实例中所示，图29A说明格雷码计数系统2900包含多个下部位计数器LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)，其中的每一个响应于快速计数时钟2902而生成响应于相应锁存器启用信号latch_en 2920而在包含第一多个锁存器2930的下部块之间共享且存储的多个下部数据位(例如，LSB)。在图29A中描绘的实例中，LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)中的每一个的所述多个下部数据位中的每一个在包含四个锁存器2930(例如，锁存器的四个列)的下部块之间共享且存储。在其它实例中，应了解LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)中的每一个的所述多个下部数据位中的每一个可在包含不同数目的锁存器2930的下部块之间共享且存储。

继续所描绘的实例，具有相移的时钟分频器2968还经耦合以接收快速计数时钟2902以生成经相移缓慢时钟2952，所述缓慢时钟耦合到多个第一上部位计数器(UBC)2962(1)、2962(2)、2962(3)。UBC 2962(1)、2962(2)、2962(3)中的每一个响应于缓慢时钟2952而生成包含冗余位的第一多个上部数据位(例如，MSB)，所述位响应于相应锁存器启用信号latch_en 2920而在包含第二多个锁存器2930的上部块之间共享且存储。

另外，图29A中描绘的实例还示出第二时钟分频器2964也经耦合以接收经相移缓慢计数时钟2952以生成第二更慢时钟2953，所述第二更慢时钟耦合到多个第二上部位计数器(UBC)2963(1)、2963(2)、2963(3)以生成响应于相应锁存器启用信号latch_en 2920而在包含所述第二多个锁存器2930的上部块之间共享且存储的第二多个上部数据位(MSB)。

在所述实例中，应了解第二时钟分频器2964以由所述多个UBC 2962中的每一个生成的位的数目决定的量对缓慢时钟2952进行分频。举例来说，如果第一上部位计数器2962(1)、2962(2)、2962(3)中的每一个生成2个输出数据位，那么第二时钟分频器2964以等于或小于(＝2²)对第一缓慢计数时钟2952进行分频以生成第二更慢时钟2953，所述第二更慢时钟如所示耦合到第二UBC 2963(1)、2963(2)、2963(3)。

在图29A中描绘的实例中，由UBC 2962(1)、2962(2)、2962(3)和UBC 2963(1)、2963(2)、2963(3)中的每一个输出的所述多个上部数据位中的每一个在包含八个锁存器2930(例如，锁存器的八个列)的上部块之间共享且存储。在其它实例中，应了解UBC 2962(1)、2962(2)、2962(3)中的每一个和UBC 2963(1)、2963(2)、2963(3)中的每一个的所述多个上部数据位中的每一个可在包含不同数目的锁存器2930的上部块之间共享且存储。

在图29A中说明的实例中，应了解耦合到且共享每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)的每一输出数据位的下部块中的锁存器2930(例如，第一多个锁存器)的数目是小于或等于耦合到且共享每一UBC 2962(1)、2962(2)、2962(3)和每一UBC2963(1)、2963(2)、2963(3)的每一输出数据位的上部块中的锁存器2930(例如，第二多个锁存器)的数目的数目。举例来说，如图29A中描绘的实例中所示，每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)的每一输出数据位线耦合到且共享包含4个锁存器(例如，图29A中的锁存器的四个列)的下部块，而每一UBC 2962(1)、2962(2)、2962(3)和每一UBC 2963(1)、2963(2)、2963(3)的每一输出数据位线耦合到且共享包含8个锁存器的上部块。在其它实例中，应了解共享下部和上部块中的LBC 2912以及UBC 2962和2963的每一输出数据位的锁存器2930的数目可为与四个或八个不同的数目的锁存器2930，只要每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)的每一输出数据位线耦合到且共享下部块中的锁存器2930的数目少于或等于耦合到UBC 2962(1)、2962(2)、2962(3)和2963(1)、2963(2)、2963(3)中的每一个的每一输出数据位线的上部块中的锁存器2930的数目。

图29B是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器、时钟分频器和多个缓冲器的N位多级格雷码计数系统2900的另一实例的框图。应了解图29B的格雷码计数系统2900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图29B的格雷码计数系统2900特别地与图29A中描述的格雷码计数系统2900共享许多相似性。然而，图29B中示出的格雷码计数系统2900与图29A中示出的格雷码计数系统2900之间的一个差异在于图29B中示出的格雷码计数系统2900还包含沿着UBC 2962(1)、2962(2)、2962(3)的输出数据位线分布的第一多个缓冲器或中继器2986、沿着UBC 2963(1)、2963(2)、2963(3)的输出数据位线分布的第二多个缓冲器或中继器2988、沿着快速计数时钟2902的时钟线分布的第三多个缓冲器或中继器2990、沿着经相移缓慢计数时钟2952的时钟线分布的第四多个缓冲器或中继器2992，以及沿着更慢计数时钟2953的时钟线分布的第五多个缓冲器或中继器2994。

在所述实例中，应注意所述多个缓冲器或中继器2986、2988、2990、2992和/或2994沿着每一输出数据或时钟线布置以维持信号完整性。在各种实例中，应了解，取决于信号完整性的需求和/或可允许的延迟差的要求可以自由选择输出数据位线和/或时钟线(如果存在)中使用的缓冲器或中继器的数目。此外，应了解包含缓冲器或中继器可根据需要包含于所有本发明的实施例中，包含但不限于出于阐释目的在本发明中描绘的实例。

图29C是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和时钟分频器的N位多级格雷码计数系统2900的又一实例的框图。应了解图29C的格雷码计数系统2900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图29C的格雷码计数系统2900特别地与图29A中描述的格雷码计数系统2900共享许多相似性。然而，图29A的格雷码计数系统2900和图29C的格雷码计数系统2900之间的一个差异在于在图29A的格雷码计数系统2900中，UBC 2962(1)、2962(2)、2962(3)和UBC 2963(1)、2963(2)、2963(3)中的每一个与LBC 2912(例如，2912(1)、2912(3)、2912(5))对准。因此，与LBC 2912(例如，2912(1)、2912(3)、2912(5))对准的每一UBC 2962(1)、2962(2)、2962(3)和UBC 2963(1)、2963(2)、2963(3)布置于与UBC 2962(1)、2962(2)、2962(3)和UBC 2963(1)、2963(2)、2963(3)所对准的LBC(例如，2912(1)、2912(3)、2912(5))相同列的锁存器2930之间。相比之下，在图29C的格雷码计数系统2900中，所有UBC 2962(1)、2962(2)和UBC 2963(1)、2963(2)未与LBC 2912(1)、2912(2)、2912(3)、2912(4)对准。因此，所有UBC 2962(1)、2962(2)和UBC 2963(1)、2963(2)布置于与每一LBC 2912(1)、2912(2)、2912(3)、2912(4)不同列的锁存器2930之间。

图29D是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、具有相移的时钟分频器和多个时钟分频器的N位多级格雷码计数系统2900的又一实例的框图。应了解图29D的格雷码计数系统2900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图29D的格雷码计数系统2900特别地与图29C中描述的格雷码计数系统2900共享许多相似性。然而，图29D的格雷码计数系统2900与图29C的格雷码计数系统2900之间的一个差异在于图29D的格雷码计数系统2900包含多个第二时钟分频器2964(1)、2964(2)，其中的每一个生成如所示耦合到相应第二UBC 2963(1)、2963(2)的相应第二更慢时钟信号2953。因此，图29D的每一第二时钟分频器2964(1)、2964(2)经耦合以提供如所示用于单个第二UBC 2963(1)、2963(2)的第二更慢时钟信号2953。相比之下，在图29C的格雷码计数系统2900中，存在经耦合以提供如所示用于多个第二UBC 2963(1)、2963(2)的第二更慢时钟信号2953的单个第二时钟分频器2964。

图29E是根据本发明的教示的说明生成由多个锁存器共享的计数信号的包含多个下部位计数器、多个多级上部位计数器、多个具有相移的第一时钟分频器以及具有相移的第二时钟分频器的N位多级格雷码计数系统2900的再一实例的框图。应了解图29E的格雷码计数系统2900可为上文描述的生成冗余位的格雷码计数器的另一实例，且上文描述的类似命名且编号的元件在下文类似地耦合且起作用。

实际上，应了解图29E的格雷码计数系统2900特别地与图29C中描述的格雷码计数系统2900共享许多相似性。然而，图29E的格雷码计数系统2900与图29C的格雷码计数系统2900之间的一个差异在于图29E的格雷码计数系统2900包含多个具有相移的第一时钟分频器2968(1)、2968(2)，其中的每一个经耦合以接收快速计数时钟2902以生成耦合到相应第一UBC 2962(1)、2962(2)的相应经相移缓慢时钟2952。因此，每一具有相移的第一时钟分频器2968(1)、2968(2)经耦合以提供用于单个UBC 2962(1)、2962(2)的相应经相移缓慢时钟2952。

另外，图29E的格雷码计数系统2900还包含具有相移的第二时钟分频器2969，其还经耦合以接收同一快速计数时钟2902以生成第二经相移更慢时钟2953，所述更慢时钟如所示经耦合以由所述多个第二UBC 2963(1)、2963(2)接收。在所述实例中，应了解，与具有相移的第一时钟分频器2968(1)、2968(2)的相移和分频量相比，具有相移的第二时钟分频器2969提供相同相移且以额外量对快速计数时钟2902进行分频。在所述实例中，具有相移的第二时钟分频器2969对快速时钟2902进行分频的额外量是由在无冗余位的情况下由多个LBC 2912(1)、2912(2)、2912(3)、2912(4)中的每一个和所述多个UBC 2962(1)、2962(2)中的每一个生成的位的数目决定的。举例来说，如果第一上部位计数器2962(1)、2962(2)中的每一个生成2个输出数据位，那么具有相移的第二时钟分频器2969以32(＝2^(4-1+2))对快速计数时钟2902进行分频以生成第二更慢时钟2953，所述第二更慢时钟如所示耦合到所述多个第二UBC 2963(1)、2963(2)。

对本发明的所说明实例的以上描述(包含摘要中所描述的内容)并不意图是穷尽性的或将本发明限制于所公开的精确形式。虽然本文中出于说明性目的描述了本发明的具体实例，但是在本发明的范围内，各种修改是可能的，如相关领域的技术人员将认识到。

可鉴于以上详细描述对本发明作出这些修改。所附权利要求书中使用的术语不应解释为将本发明限于本说明书中所公开的具体实例。实际上，本发明的范围应完全由所附权利要求书确定，应根据权利要求解释的已确立的原则来解释所附权利要求书。

Claims (21)

1.一种计数器分布系统，其包括：

N位计数器，其用以接收第一计数时钟，其中N位计数器经耦合以生成包含多个下部数据位和多个上部数据位的多个数据位，其中上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正，其中所述N位计数器经耦合以在多个下部数据位线上生成所述多个下部数据位，其中所述N位计数器还经耦合以在多个上部数据位线上生成所述多个上部数据位；以及

多个锁存器，其耦合到所述N位计数器，其中所述多个下部数据位 线中的每一个和所述多个上部数据位 线中的每一个耦合到多个锁存器中的至少一个，其中所述多个锁存器经布置成多个锁存器分组，其中每一锁存器分组耦合到多个锁存器启用信号中的相应一个，其中每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个；

其中所述N位计数器包括经耦合以接收所述第一计数时钟的多个下部位计数器，其中所述多个下部位计数器中的每一个经耦合以在所述多个下部数据位线上生成所述多个下部数据位，

其中所述多个锁存器还经布置成多个下部锁存器块，其中所述下部锁存器块中的每一个包含第一多个锁存器分组，其中所述多个下部位计数器中的每一个耦合到所述多个下部锁存器块中的相应一个。

2.根据权利要求1所述的计数器分布系统，其中所述N位计数器包括格雷码生成器。

3.根据权利要求1所述的计数器分布系统，

其中所述N位计数器是经耦合以接收所述第一计数时钟的多个N位计数器中的一个，

其中所述多个锁存器还经布置成多个上部锁存器块，其中所述上部锁存器块中的每一个包含第二多个锁存器分组，其中所述上部锁存器块的所述第二多个锁存器分组的数目大于所述下部锁存器块的所述第一多个锁存器分组的数目 ，其中所述多个N位计数器中的每一个耦合到所述多个上部锁存器块中的相应一个。

4.根据权利要求1所述的计数器分布系统，

其中所述N位计数器包括经耦合以接收所述第一计数时钟的多个上部位计数器，其中所述多个上部位计数器中的每一个经耦合以在所述多个上部数据位线上生成所述多个上部数据位，

其中所述多个锁存器还经布置成多个上部锁存器块，其中所述上部锁存器块中的每一个包含第二多个锁存器分组，其中所述上部锁存器块的所述第二多个锁存器分组的数目等于或大于所述下部锁存器块的所述第一多个锁存器分组的数目，其中所述多个上部位计数器中的每一个耦合到所述多个上部锁存器块中的相应一个。

5.一种计数器分布系统，其包括：

N位计数器，其用以接收第一计数时钟，其中N位计数器经耦合以生成包含多个下部数据位和多个上部数据位的多个数据位，其中上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正，其中所述N位计数器经耦合以在多个下部数据位线上生成所述多个下部数据位，其中所述N位计数器还经耦合以在多个上部数据位线上生成所述多个上部数据位；

多个锁存器，其耦合到所述N位计数器，其中所述多个下部数据位 线中的每一个和所述多个上部数据位 线中的每一个耦合到多个锁存器中的至少一个，其中所述多个锁存器经布置成多个锁存器分组，其中每一锁存器分组耦合到多个锁存器启用信号中的相应一个，其中每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个；以及

具有相移的时钟分频器，其中所述具有相移的时钟分频器经耦合以接收所述第一计数时钟以通过基于所述多个下部数据位和冗余位的数目的第一量对所述第一计数时钟进行分频以生成具有相对于所述第一计数时钟的相移的第二计数时钟。

6.根据权利要求5所述的计数器分布系统，其中所述N位计数器包括：

下部位计数器，其经耦合以接收所述第一计数时钟，其中所述下部位计数器经耦合以响应于所述第一计数时钟而生成所述多个下部数据位；以及

上部位计数器，其经耦合以接收所述第二计数时钟，其中所述上部位计数器经耦合以响应于所述第二计数时钟而生成所述多个上部数据位。

7.根据权利要求6所述的计数器分布系统，其中所述多个上部数据位包括多个第一上部数据位和多个第二上部数据位，其中所述计数器分布系统还包括第二时钟分频器，所述第二时钟分频器经耦合以接收所述第二计数时钟以通过基于所述多个第一上部数据位的数目的第二量对所述第二计数时钟进行分频以生成第三计数时钟。

8.根据权利要求7所述的计数器分布系统，其中所述上部位计数器包括：

第一上部位计数器，其经耦合以接收所述第二计数时钟以响应于所述第二计数时钟而在多个第一上部数据位线上生成所述多个第一上部数据位；以及

第二上部位计数器，其经耦合以接收所述第三计数时钟以响应于所述第三计数时钟而在多个第二上部数据位线上生成所述多个第二上部数据位。

9.根据权利要求7所述的计数器分布系统，其中所述第一计数时钟经耦合以通过第一时钟线被接收，其中所述第二计数时钟经耦合以通过第二时钟线被接收，且其中所述第三计数时钟经耦合以通过第三时钟线被接收，其中所述计数器分布系统还包括：

第一多个中继器，其沿着所述多个下部数据位线分布；

第二多个中继器，其沿着所述多个上部数据位线分布；

第三多个中继器，其沿着所述第一时钟线分布；

第四多个中继器，其沿着所述第二时钟线分布；以及

第五多个中继器，其沿着所述第三时钟线分布。

10.根据权利要求6所述的计数器分布系统，

其中所述下部位计数器是经耦合以接收所述第一计数时钟的多个下部位计数器中的一个，其中所述多个下部位计数器中的每一个经耦合以在所述多个下部数据位线上生成所述多个下部数据位，

其中所述多个锁存器还经布置成多个下部锁存器块，其中所述下部锁存器块中的每一个包含第一多个锁存器分组，其中所述多个下部位计数器中的每一个耦合到所述多个下部锁存器块中的相应一个。

11.根据权利要求10所述的计数器分布系统，其中所述多个上部数据位包括多个第一上部数据位和多个第二上部数据位，其中所述计数器分布系统还包括第二时钟分频器，其中所述第二时钟分频器耦合到所述具有相移的时钟分频器以接收所述第二计数时钟，以通过基于所述多个第一上部数据位的数目的第二量对所述第二计数时钟进行分频以生成第三计数时钟。

12.根据权利要求11所述的计数器分布系统，其中所述上部位计数器包括：

第一上部位计数器，其经耦合以从所述具有相移的时钟分频器接收所述第二计数时钟以响应于所述第二计数时钟而在多个第一上部数据位线上生成所述多个第一上部数据位；以及

第二上部位计数器，其经耦合以从所述第二时钟分频器接收所述第三计数时钟以响应于所述第三计数时钟而在多个第二上部数据位线上生成所述多个第二上部数据位。

13.根据权利要求12所述的计数器分布系统，其中所述上部位计数器是多个上部位计数器中的一个，

其中所述多个上部位计数器的每一第一上部位计数器经耦合以从所述具有相移的时钟分频器接收所述第二计数时钟以响应于所述第二计数时钟而在所述多个第一上部数据位线上生成所述多个第一上部数据位，

其中所述多个上部位计数器的每一第二上部位计数器经耦合以从所述第二时钟分频器接收所述第三计数时钟以响应于所述第三计数时钟而在所述多个第二上部数据位线上生成所述多个第二上部数据位，

其中所述多个锁存器还经布置成多个上部锁存器块，其中所述上部锁存器块中的每一个包含第二多个锁存器分组，其中所述多个上部位计数器中的每一个耦合到所述多个上部锁存器块中的相应一个。

14.根据权利要求13所述的计数器分布系统，其中所述上部锁存器块的所述第二多个锁存器分组的数目等于或大于所述下部锁存器块的所述第一多个锁存器分组的数目。

15.根据权利要求13所述的计数器分布系统，其中所述第二时钟分频器是多个第二时钟分频器中的一个，

其中所述多个上部位计数器的每一第二上部位计数器耦合到所述多个第二时钟分频器中的相应一个以接收所述第三计数时钟，以响应于所述第三计数时钟而在所述多个第二上部数据位线上生成所述多个第二上部数据位。

16.根据权利要求6所述的计数器分布系统，

其中所述上部位计数器是多个上部位计数器中的一个，其中所述多个上部位计数器中的每一个经耦合以接收所述第二计数时钟，其中所述多个上部位计数器中的每一个经耦合以在所述多个上部数据位线上生成所述多个上部数据位，

其中所述多个锁存器还经布置成多个上部锁存器块，其中所述上部锁存器块中的每一个包含第二多个锁存器分组，其中所述多个上部位计数器中的每一个耦合到所述多个上部锁存器块中的相应一个。

17.根据权利要求16所述的计数器分布系统，其中所述具有相移的时钟分频器是多个具有相移的时钟分频器中的一个，其中所述多个上部位计数器中的每一个经耦合以从所述多个具有相移的时钟分频器中的相应一个接收所述第二计数时钟。

18.根据权利要求17所述的计数器分布系统，其中所述多个上部数据位包括多个第一上部数据位和多个第二上部数据位，其中所述计数器分布系统还包括多个第二时钟分频器，其中所述多个第二时钟分频器中的每一个耦合到所述多个具有相移的时钟分频器中的相应一个以接收所述第二计数时钟，以通过基于所述多个第一上部数据位的数目的第二量对所述第二计数时钟进行分频以生成第三计数时钟。

19.根据权利要求18所述的计数器分布系统，其中所述多个上部位计数器中的每一个包括：

第一上部位计数器，其经耦合以从所述多个具有相移的时钟分频器中的相应一个接收所述第二计数时钟，以响应于所述第二计数时钟而在多个第一上部数据位线上生成所述多个第一上部数据位；以及

第二上部位计数器，其经耦合以从所述多个第二时钟分频器中的相应一个接收所述第三计数时钟，以响应于所述第三计数时钟而在多个第二上部数据位线上生成所述多个第二上部数据位。

20.一种成像系统，其包括：

像素阵列，其包含经组织成多个行和列的多个像素；

控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及

读出电路，其耦合到所述像素阵列以从所述像素读出图像数据，其中所述读出电路包含经耦合以将来自所述像素的所述图像数据转换为数字图像数据的模/数转换器ADC电路，其中所述ADC电路包含斜坡电路和耦合到包含N位计数器的计数器分布系统的至少一个比较器，其中所述计数器分布系统包括：

N位计数器，其经耦合以接收第一计数时钟，其中所述N位计数器经耦合以生成包含多个下部数据位和多个上部数据位的多个数据位，其中上部数据位包含至少一个冗余位以为所述计数器分布系统提供错误校正，其中所述N位计数器经耦合以在多个下部数据位线上生成所述多个下部数据位，其中所述N位计数器还经耦合以在多个上部数据位线上生成所述多个上部数据位，其中所述错误校正包括：比较所述多个上部数据位的所述至少一个冗余位和所述多个下部数据位的至少一个最高有效位MSB，以及响应于所述比较而校正所述多个上部数据位中除了所述至少一个冗余位的剩余位；以及

多个锁存器，其耦合到所述N位计数器，其中所述多个下部数据位线中的每一个和所述多个上部数据位线中的每一个耦合到所述多个锁存器中的至少一个，其中所述多个锁存器经布置成多个锁存器分组，其中每一锁存器分组耦合到多个锁存器启用信号中的相应一个，其中每一锁存器分组中的每一锁存器经耦合以响应于所述相应锁存器启用信号而锁存所述多个数据位中的相应一个。

21.根据权利要求20所述的成像系统，还包括：

功能逻辑，其耦合到所述读出电路以存储从所述读出电路接收的所述数字图像数据。

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