JP5764466B2 - 固体撮像装置 - Google Patents
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Description
まず、本発明の実施の形態における固体撮像装置の詳細を説明する前に、その前提となる技術について説明する。
図1は、CMOSイメージセンサの概略的な構成例を示す図である。
図2は、CMOSイメージセンサの主要部の配置例を示す図である。
図3は、図2に示す画素PXの電気的等価回路を示す図である。
図4は、図3に示す画素PXの信号読出時の動作を説明するためのタイミングチャートである。以下、図4を参照して、図3に示す画素PXの信号読出動作について説明する。
図5は、図2の画素アレイの要部の構成を示す図である。図5においては、第N行から第(N+3)行および第M列から第(M+3)列の4行4列に配列される画素PXを代表的に示す。画素PXは、図3に示す画素PXと同一の構成を有する。
図6は、図2および図5に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。以下、図6を参照して、図2および図5に示す画素アレイの画素信号読出動作について説明する。
図7は、本発明の実施形態のカメラシステムの構成を表わす図である。
(CMOSイメージセンサの構成)
図8は、この発明の実施の一形態によるCMOSイメージセンサの構成例を示す図である。
カラムADC12は、PGA16でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。
DAC96は、coarse変換ステージおよびmiddle変換ステージにおいて、高電圧VRTおよび低電圧VBTを発生する。DAC96は、fine変換ステージにおいて、CLK2に同期してスロープ状に変化するランプ電圧VRAMPを発生する。
図9は、この発明の実施の一形態におけるカラムADC回路およびPGAの構成例を概略的に示す図である。
(AD変換の基本概念)
まず、図9のカラムADC回路12が行うAD変換の基本概念について述べる。比較器30は、負入力端子に入力されているdark電圧と正入力端子に入力されているsignal電圧の大小判定を行い、判定結果(HレベルまたはLレベル)を出力する。ここで、初期状態では、スイッチ群23,24によって容量素子CC1〜CC6,CM1〜CM8のボトム電極は電圧線34(VRT電圧)に接続されている。AD変換の過程でスイッチ群23,24が切替えられることにより保持ノードND1の電位が変化する。これによって、比較器30の出力がHレベルからLレベルに反転する。この比較器30の出力の反転に要する時間は、入力電圧レベルに応じて変化する。したがって、比較器30が反転するための時間をカウンタ回路によって測定し、そのカウント値から出力コードを算出することができる。以下、ステップごとに説明する。
カラムADC回路12に入力される信号は、darkレベル、signalレベルから構成されている。まず、darkサンプリング期間において、カラムADC回路12は、dark電圧をサンプリングする。この際、サンプリングスイッチ20がオンするともに比較器30に接続されたAZスイッチ32がオンする。これにより、容量素子31にdarkレベルがサンプリングされる。そして、サンプリングスイッチ20およびAZスイッチ32がオフすることによって容量素子31に保持されるdark電圧レベルが確定する。
図9のカラムADC回路12によるAD変換は、低精度・高速なAD変換(coarse変換)、中精度・高速なAD変換(middle変換)および高精度・低速なAD変換(fine変換)から構成される。
まず、coarse変換期間では、制御論理回路33は、容量素子群21,22のうち、coarse変換用に用意された容量素子CC1〜CC6の各ボトム電極へ印加する電圧をVRTからVRBに順次切替える単独切替、もしくはmiddle変換用に用意された容量素子(CM1〜CM8)4つを一まとめとしたもの(CM1〜CM4とCM5〜CM8)に印加する電圧をVRTからVRBに順次切替える複数切替を行なう。
middle変換期間では、制御論理回路33は、middle変換およびfine変換用に用意された容量素子群22のうち、coarseリセット動作でリセットされた容量素子(CM2〜CM4またはCM6〜CM8)のボトム電極電位をVRTからVRBに一つずつ順次切替える。これに伴い、保持ノードND1の電位は(VRT−VRB)/32の刻みで電位が低下する。制御論理回路33は、比較器30の出力が反転した以後は、ボトム電極電位の切替えを停止する。
fine変換期間では、制御論理回路33は、middle変換およびfine変換用に用意された容量素子CM1〜CM8のうち1つの容量素子のボトム電極電位を切り替える。ここで、ボトム電極電位を切替える容量素子は、middleリセット動作にてリセットされた容量素子を用いる。なお、middle変換にてCM2〜CM4またはCM6〜CM8の何れもVRTからVRBへ接続変更を行っていない場合は、CM1またはCM5を用いる。この容量素子の選択は、各カラムADC12内の制御信号によって自動的に選択される回路構成としてある(具体的な回路構成については後述する)。
次に、上記の構成のADC回路の効果について説明する。まず、上記のカラムADC回路12では、従来のcoarse変換動作に重み付けすることによって、低精度・高速なAD変換(coarse変換)と中精度・高速なAD変換(middle変換)とが実行される。具体的に、coarse変換用の容量素子CC1〜CC6の容量値とmiddle変換用の容量素子CM1〜CM8の容量値を異ならせることによって重み付けが行われる。この結果、AD変換のさらなる高速化が実現する。以下、比較例と対比して説明する。
図9に示すカラムADC回路12の場合には、middle変換で最後にボトム電極電位をVRTからVRBに切替えた容量素子(middleリセット動作を行った容量素子)に、次のfine変換においてスロープ電圧VRAMPが印加される。この結果、サブレンジ接続部での線形性を改善することができる。以下、図12を参照して具体的に説明する。
上記のようにカラムADC回路12では、middle変換ステージで最後にボトム電極電位がVRTからVRBに切替えられた容量素子が、middleリセット動作でリセットされ、さらに次のfine変換用の容量素子として用いられる。この動作を自動的に行なうための回路構成について説明する。
図14を参照して、スイッチ群24は、容量素子CM1のボトム電極に接続された一対のスイッチ素子SX1(SX1a,SX1b)と、容量素子CM2のボトム電極に接続された一対のスイッチ素子SX2(SX2a,SX2b)と、容量素子CM3のボトム電極に接続された一対のスイッチ素子SX3(SX3a,SX3b)とを含む。図14では、図示を省略しているが、容量素子CM4〜CM8の各ボトム電極にも一対のスイッチ素子SX4〜SX8がそれぞれ接続されている。一対のスイッチ素子(SX1〜SX8)のうちの一方がオン状態のとき他方はオフ状態になる。スイッチ素子SX1a,SX2a,SX3a,…,SX8aはVRTノード(図9の電圧線34)と対応の容量素子CM1〜CM8のボトム電極との間をオン・オフするために用いられる。スイッチ素子SX1b,SX2b,SX3b,…,SX8bは対応の中間ノードVRX1,VRX2,…,VRX8と対応の容量素子CM1〜CM8のボトム電極との間をオン・オフするために用いられる。ただし、中間ノードVRX8は、VRAMPを供給する電圧線36と共通である。
図14に示す回路では、容量素子CM1,CM2,…のボトム電極電位の制御のために、VRX1,VRX2,…の各ノード(以下、「VRXノード」と総称する。)が使用されている。実際に基板上に製造されたデバイスにおいては配線間の寄生容量が存在するので、VRXノードは、比較器30の正入力端子に接続される保持ノードND1を始めとする各ノード間とこの寄生容量を介して容量結合する。この寄生容量を介した容量結合によって、VRXノードの電圧変化が伝播するので、ADCの線形性が劣化する虞がある。特に、middleリセット動作においてこの電圧変化が問題となる。そこで、次に示す図15では、寄生容量の影響をキャンセルするための構成を提供する。
(サンプリングスイッチ20、容量素子群21、スイッチ群23など)
図16は、図9のサンプリングスイッチ20、容量素子群21、スイッチ群23、およびスイッチ群23を制御するための制御回路41〜46の具体的構成を示す回路図である。
図17は、図9の制御論理回路33の一部の具体的構成を説明する回路図である。図17に示す回路330によって、比較演算結果であるCMPOUT信号と、CRSLATC信号とが生成される。
図18は、図9の容量素子群22、スイッチ群24、および制御回路51〜58,110の具体的構成を示す回路図である。制御回路51〜58は、それぞれスイッチ素子SX1〜SX8に対応して設けられ、各々が対応のスイッチ素子を制御する。
図19は、図8の制御回路94内の3つのカウンタを表わす図である。図19を参照して、制御回路94は、上位カウンタ131と、中位カウンタ132と、下位カウンタ133とを含む。
図20は、比較演算結果であるCMPOUT信号に基づいてデジタル値を生成する回路120の構成を示す図である。図20の回路120から出力される14ビットのデジタル値DOUT<13:0>は、図8のH−Scanner14に与えられる。
図21〜図24は、図16〜図20で説明したカラムADC回路の具体的構成例の動作を示すタイミング図である。図21および図22は、サンプリング期間およびcoarse変換期間のタイミング図を示し、図23および図24は、coarseリセット期間、middle変換期間、middleリセット期間、およびfine変換期間の動作を示す。
まず、SCRCNTM<1>信号およびSCRCNTM<5>信号がアサートされる(Hレベルになる)。この状態で、時刻t61にCMPLATG信号がアサートされる(Hレベルになる)ことによって現時点での比較器30の比較結果がCMPOUT信号(この時点ではHレベル)として出力される。続いて、時刻t62にCRSLATEGがアサートされる(Hレベルになる)ことによって、図18の制御回路56のラッチ回路LT1がセット状態になり、容量素子CM6のボトム電極電位がVRBに切替わる。これによって保持ノードND1の電位VCMが低下する。
図25は、この実施の形態のイメージセンサ200を搭載したカメラシステム1000による撮像手順を示すフローチャートである。
上記の実施の形態では、coarse変換用として容量値4Cの容量素子を6個設け、middle変換用として容量値Cの容量素子を8個設けたが、容量素子の個数の配分を変更してもよい。たとえば、coarse変換用として容量値4Cの容量素子を7個設け、middle変換用として容量値Cの容量素子を4個設けることもできる。
Claims (4)
- 光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
前記複数の垂直読出線にそれぞれ対応して設けられた複数の変換部とを備え、
前記複数の変換部の各々は、対応の垂直読出線を介して出力された各画素の信号を保持するための保持ノードを有し、前記保持ノードに保持した信号を第1〜第N(Nは3以上の整数)の変換ステージを順に実行することによってデジタル値に変換し、
第1の変換ステージでは、前記複数の変換部の各々は、前記保持ノードの電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、前記デジタル値の最上位ビットを含む上位の1または複数のビットの値を決定し、
第i(2≦i≦N−1)の変換ステージでは、前記複数の変換部の各々は、第i−1の変換ステージにおける電圧ステップよりも小さな電圧ステップで前記保持ノードの電圧を変化させながら前記参照電圧と比較することによって、第i−1の変換ステージで決定したビットに続く1または複数のビットの値を決定し、
第Nの変換ステージでは、前記複数の変換部の各々は、第N−1の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、前記保持ノードの電圧を連続的に変化させながら前記参照電圧と比較することによって、第N−1の変換ステージで決定したビットに続く最下位ビットまでの値を決定し、
各前記変換部は、
各第1の電極が前記保持ノードに接続され、各々が、前記第1〜第N−1の変換ステージのいずれか1つに対応する複数の容量素子と、
前記保持ノードの電圧と前記参照電圧とを比較する比較器と、
前記保持ノードに接続された複数の容量素子の各第2の電極に可変の電圧を印加する電圧印加部とを含み、
前記電圧印加部は、前記第1〜第N−2の変換ステージのうち第j(1≦j≦N−2)の変換ステージの実行中には、第jの変換ステージに対応する容量素子に印加する電圧を1素子ずつ切替える単独切替、または第j+1〜第N−1の変換ステージに対応する容量素子に印加する電圧を複数素子ずつ切替える複数切替、もしくは単独切替および複数切替の両方を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させ、
前記電圧印加部は、第N−1の変換ステージでは、第N−1の変換ステージに対応する容量素子に印加する電圧を1素子ずつ切替える単独切替を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させ、
前記電圧印加部は、前記第Nの変換ステージでは、前記第N−1の変換ステージの最後に印加電圧の切替を行なった容量素子の第2の電極に対して、連続的に変化するスロープ電圧を印加することによって、前記保持ノードの電圧を連続的に変化させる、固体撮像装置。 - 前記保持ノードに接続された複数の容量素子は、前記第N−1の変換ステージに対応する第1〜第M(Mは2以上の整数)の容量素子を含み、
前記電圧印加部は、
第1の電圧が与えられる第1の電源ノードと、
第2の電圧が与えられる第2の電源ノードと、
前記第1〜第N−1の変換ステージでは前記第2の電圧が与えられ、前記第Nの変換ステージでは前記第1の電圧から前記第2の電圧までの範囲またはそれを超えた範囲で連続的に変化するスロープ電圧が与えられる第3の電源ノードと、
前記第1〜第M(Mは2以上の整数)の容量素子にそれぞれ対応して設けられた第1〜第Mの中間ノードと、
前記第1〜第Mの容量素子にそれぞれ対応するとともに前記第1〜第Mの中間ノードにそれぞれ対応し、各々が、対応の容量素子の第2の電極の接続先を、前記第1の電源ノードから対応の中間ノードに切替えるための第1〜第Mの切替スイッチと、
前記第2〜第Mの切替スイッチにそれぞれ対応するとともに前記第1〜第M−1の中間ノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応の中間ノードの接続先を前記第3の電源ノードから前記第2の電源ノードに切替える第1〜第M−1の連動スイッチとを含み、
前記第N−1の変換ステージでは、前記第1〜第Mの切替スイッチの少なくとも一部が、第1から第Mの番号順で、前記比較器の出力信号の論理レベルが反転するまで順次切替わり、
前記第Nの変換ステージでは、前記第3の電源ノードの電圧がスロープ状に変化することによって、前記第N−1の変換ステージの最後に接続先が切替わった切替えスイッチに接続されている容量素子の第2の電極に前記スロープ電圧が印加される、請求項1に記載の固体撮像装置。 - 前記電圧印加部は、
前記第1〜第M−1の中間ノードにそれぞれ近接した位置に配置される第1〜第M−1のダミーノードと、
前記第2〜第Mの切替スイッチにそれぞれ対応するとともに前記第1〜第M−1のダミーノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応のダミーノードの接続先を第2の電源ノードから前記第3の電源ノードに切替える第1〜第M−1のダミースイッチとをさらに含む、請求項2に記載の固体撮像装置。 - 前記保持ノードは、前記比較器の第1の入力端子に接続され、
各前記変換部は、前記比較器の第2の入力端子と接地ノードとの間に接続された容量素子をさらに含み、
前記比較器の第2の入力端子に接続された容量素子は、前記各画素に光が照射されていない状態で前記保持ノードに取り込まれた非照射時の信号を前記参照電圧として保持する、請求項1〜3のいずれか1項に記載の固体撮像装置。
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