TW202101915A - 格雷碼計數信號分布系統 - Google Patents

格雷碼計數信號分布系統 Download PDF

Info

Publication number
TW202101915A
TW202101915A TW109109355A TW109109355A TW202101915A TW 202101915 A TW202101915 A TW 202101915A TW 109109355 A TW109109355 A TW 109109355A TW 109109355 A TW109109355 A TW 109109355A TW 202101915 A TW202101915 A TW 202101915A
Authority
TW
Taiwan
Prior art keywords
counter
clock
coupled
latch
latches
Prior art date
Application number
TW109109355A
Other languages
English (en)
Other versions
TWI719861B (zh
Inventor
櫻井賢
海老原弘知
Original Assignee
美商豪威科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商豪威科技股份有限公司 filed Critical 美商豪威科技股份有限公司
Publication of TW202101915A publication Critical patent/TW202101915A/zh
Application granted granted Critical
Publication of TWI719861B publication Critical patent/TWI719861B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/002—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
    • H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本發明係關於一種計數器分布系統，其包括一N位元計數器以接收一第一計數時脈以產生複數個資料位元，該複數個資料位元包括下部資料位元線上之下部資料位元及上部資料位元線上之上部資料位元。該等上部資料位元包括至少一個冗餘位元以為該計數器分布系統提供錯誤校正。複數個鎖存器耦接至該N位元計數器。該等下部資料位元線中之每一者及該等上部資料位元線中之每一者耦接至該等鎖存器中之至少一者。該等鎖存器經配置成複數個鎖存器分組。每一鎖存器分組耦接至一各別鎖存器啟用信號。每一鎖存器分組中之每一鎖存器經耦接以回應於該各別鎖存器啟用信號而鎖存該複數個資料位元中之一各別資料位元。

Description

格雷碼計數信號分布系統
本發明大體上係關於計數器電路，且尤其但非排他地係關於用於與影像感測器一起使用之計數器電路。
影像感測器已變得隨處可見。它們廣泛用於數位靜態相機、蜂巢式電話、監視攝影機，以及醫學、汽車及其它應用。高動態範圍(HDR)影像感測器已為彼等應用中之許多應用所需要。人之眼睛一般具有最多約100 dB之動態範圍。對於汽車應用，通常需要大於100 dB動態範圍之影像感測器來處理不同駕駛條件，諸如穿過黑暗隧道至明亮太陽光下之駕駛。
當使用影像感測器時，複數個像素單元中之每一者中之光產生電子自光電二極體(PD)轉移至像素單元中之浮動擴散部(FD)以用於後續讀出。耦接於PD與FD之間的轉移(TX)電晶體在確證至TX閘極端子之電壓脈衝之控制下接通及斷開以實現此電荷轉移。影像信號由源極隨耦器(SF)電晶體放大。當啟用列選擇(RS)電晶體時，經放大影像信號轉移至像素單元之被稱作位元線之輸出線。
位元線上之類比影像信號通常饋送至類比至數位轉換器(ADC)中以轉換成數位影像信號。斜坡型ADC通常與影像感測器一起使用以將類比影像信號轉換成數位影像信號。對於斜坡型ADC，當斜坡信號開始時計數器開始計數且與影像信號進行比較。在斜坡信號與影像信號相等之時間點，計數器之值經鎖存為類比影像信號之數位表示。為了達成較高解析度之數位影像信號輸出，增加計數器之時間解析度。此要求增加計數器之時脈頻率。然而，隨著時脈信號之頻率增加，計數器之功率消耗亦增加。計數器功率消耗占許多ADC之功率消耗之大部分。因此，計數器功率消耗之減少成為用於減少許多影像感測器中之功率消耗之重要因素。此類功率減少在影像感測器產品在低功率行動應用中使用時變得更為重要。
揭示了用於分布具有錯誤校正之N位元格雷碼計數系統之計數器信號之方法及設備。在以下描述中，闡述了許多特定細節以提供對實施例之透徹理解。然而，熟習相關技術者將認識到，可在沒有特定細節中之一或多者的情況下或利用其它方法、組件、材料等來實踐本文中所描述之技術。在其它情況下，未展示或詳細描述眾所周知的結構、材料或操作以免使某些態樣混淆。
在本說明書通篇中參考「一個實例」或「一個實施例」意謂結合實例描述之特定特徵、結構或特性包括於本發明之至少一個實例中。因此，貫穿本說明書在不同位置中出現之片語「在一個實例中」或「在一個實施例中」未必都係指同一實例。此外，該等特定特徵、結構或特性可在一或多個實例中組合。
在本說明書通篇中，使用若干技術術語。除非本文中明確定義，或其使用情境將明顯另外表明，否則此等術語將採用其在它們所出現之領域中的普通含義。應注意，元件名稱及符號在本文中可互換地使用(例如Si對矽)；然而，兩者具有相同含義。
如將示出，揭示了分布具有錯誤校正之N位元格雷碼計數系統之計數信號之實例。在各種實例中，N位元格雷碼計數器可包括多個級。在一個實例中，下部計數器係第一級，隨後係包括一或多個額外級之上部計數器。在一個實例中，下部計數器具有有M位元之第一輸出，且上部計數器具有N-M位元以及L個冗餘最低有效位元，其為根據本發明之教示的N位元計數器提供錯誤校正功能。在各種描繪之實例中，格雷碼計數器之級之計數器信號可在N位元計數器之一或多個鎖存器之間共用及使用。
藉由使用格雷碼計數器，根據本發明之教示，由於最少次數之碼轉變而減少功率消耗。然而，由於格雷碼計數器之計數頻率及位元數目增加，格雷碼之所有位元之信號相位對準變得更困難，特別係對於用於影像感測器應用之行並列計數器架構。根據本發明之教示的實例藉由利用用於上部位元之相移以及冗餘位元及錯誤校正而提供多級計數器之上部及下部位元之間的相位對準的解決方案。在如此操作時，嚴格的信號相位對準要求僅限於下部位元計數器，根據本發明之教示，此使得顯著更容易設計具有大量計數器信號之快速計數器電路，該等計數器信號可在影像感測應用中之許多鎖存器之間共用及使用。所揭示之N位元計數器之實例包括提供錯誤校正功能之錯誤校正控制器。在一個實例中，藉由在格雷至二進位碼轉換之後比較第二輸出之最低有效位元與第一輸出之最高有效位元而提供錯誤校正。取決於比較結果，可根據本發明之教示視需要對上部計數器之N-M個最高有效位元執行錯誤校正操作。
出於說明起見，圖 1 繪示根據本發明之教示的包括讀出電路系統之成像系統100之一個實例，其包括具有實例計數器信號分布系統之讀出電路系統，該計數器信號分布系統包括具有錯誤校正之多級N位元計數器。如圖所示，成像系統100包括像素陣列102、控制電路系統104、讀出電路系統106以及功能邏輯108。在一個實例中，像素陣列102係光電二極體之二維(2D)陣列，或影像感測器像素(例如，像素P1、P2...、Pn)。如所繪示，將光電二極體配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)，以獲取人、地點、物體等之影像資料，其可接著用以顯現該人、地點、物體等之2D影像。然而，在另一實例中，應瞭解，根據本發明之教示，光電二極體未必要配置成列及行，且可採用其它組態。
在一個實例中，在像素陣列102中之每一影像感測器光電二極體/像素已經由影像電荷之光產生而獲取其影像電荷之後，由讀出電路系統106讀出對應影像資料，且隨後將影像資料之數位表示傳送至功能邏輯108。讀出電路系統106可經耦接以自像素陣列102中之該複數個光電二極體讀出影像資料。在各種實例中，讀出電路系統106可包括放大電路系統及類比至數位(ADC)轉換電路系統，其包括斜坡電路系統及耦接至計數器信號分布系統之至少一個行比較器，該計數器信號分布系統包括如將論述之具有錯誤校正之至少一個多級行N位元格雷碼計數器，或其它。在一個實例中，讀出電路系統106可沿著讀出行線110 (繪示)在一個時間讀出一列影像資料，或可使用多種其它技術(未繪示)讀出影像資料，例如串列讀出或所有像素同時的全並列讀出。功能邏輯108可簡單地儲存影像資料，或者甚至藉由應用後期影像效果(例如，裁剪、旋轉、去除紅眼、調整亮度、調整對比度或其它效果)來操縱影像資料。在一些實例中，功能邏輯108可要求滿足某些成像條件，且可因此指示控制電路系統104操縱像素陣列102中之某些參數以達成較佳品質或特殊效果。
在成像系統100中，斜坡信號比較型ADC在讀出電路系統106中使用以將自像素陣列102讀取之像素信號振幅資料轉換成數位影像資料。在讀出電路系統106中包括之斜坡型ADC中，當斜坡信號開始時N位元格雷碼計數器開始計數，該斜坡信號與影像信號進行比較。在斜坡信號與影像信號相等之時間點，計數器之值鎖存為類比影像信號之數位表示。在一個實例中，計數器信號可在複數個鎖存器之間分布及共用以執行來自影像感測器之像素值之類比至數位轉換。在一個實例中，ADC計數針對像素重設信號執行一次，且針對組合信號執行一次以執行來自影像感測器之像素值之類比至數位轉換。根據本發明之教示，在具有相關雙取樣(CDS)之實例中，可判定像素重設信號與組合信號之間的兩個計數器值之差以傳回任何給定像素之真實最終ADC信號。
圖 2 係繪示漣波進位二進位計數器電路之一個實例及可包括於成像系統之ADC電路系統中之相關聯波形的方塊圖200，該漣波進位二進位計數器電路亦可被稱作漣波計數器210。如所繪示實例中所示，漣波計數器210包括串聯耦接以形成D正反器(DFF)串之複數個DFF 212(1)至212(N)。DFF串中之第一DFF 212(1)之時脈輸入CK由經啟用計數器時脈信號count_clki 208驅動。count_clki 208係由計數器啟用信號count_en 204經由AND閘206啟用之計數器時脈count_clk 202。當DFF串中存在下一DFF 220(i+1)時，每一DFF 212(i)之經反轉輸出Q_bar信號220(i)中之每一者經回饋至其自身的資料D輸入以及DFF串中之下一DFF 212(i+1)之時脈輸入CK。在每一DFF 212(i)之輸出Q_bar 220(i)處，引入至後續DFF 212(i+1)之下一時脈輸入CK之每一時脈信號之所得計數頻率除以2。
如所陳述，引入至每一後續DFF 212(i+1)之CK輸入之計數頻率為前一DFF 212(i)之計數頻率之一半。在所描繪之實例中，圖 2 之最左邊的第一DFF 212(1)之輸出Q 218(1)表示漣波計數器210之最低有效位元(LSB)，而圖 2 之最右邊的最後DFF 212(N)之輸出Q 218(N)表示漣波計數器210之最高有效位元(MSB)。漣波計數器中之DFF之數目N與漣波計數器210之輸出位元之數目相同。
圖 2 之實例中示出之暗信號條件230繪示與亮信號條件240相比，在暗信號條件230下需要實際計數器時脈count_clki 208之較少時脈循環來轉換相對較小振幅。如圖所示，在亮信號條件240下，存在實際計數器時脈count_clki 208之較多時脈循環以便轉換相對較大振幅影像信號。每一時脈循環消耗功率，且因此較多時脈循環引起較大功率消耗。
圖 3A 係繪示利用格雷碼產生器300之實例計數器結構的方塊圖。格雷碼產生器300之每一格雷碼輸出位元以位元D＜0＞(LSB)至D＜11＞(MSB)表示。當然應注意，在圖 3A 中且貫穿本發明示出之位元數目(例如，D＜0＞至D＜11＞)係用於闡釋目的，且在其它實例中，根據本發明之教示，格雷碼產生器300可包括更多數目或更少數目之位元。在所描繪之實例中，來自格雷碼產生器300之每一格雷碼輸出位元D＜0＞至D＜11＞經耦接以回應於鎖存器啟用信號latch_en 320而儲存或鎖存於各別鎖存器330(1)至330(12)中。
格雷碼係二進位碼之表示，其中呈連續次序之任何兩個連續值僅在一個數位位元上有不同。當在數位計數器中使用時，格雷碼將排序系統中之任何兩個連續值之間的所有二進位位元當中之有效轉變之數目限制為一。其為有可能達到之最小數目。格雷碼計數器之最小化數目之有效位元轉變導致與二進位計數器相比更少的功率消耗。
圖 3B 係繪示包括單一格雷碼計數器300之實例計數器信號分布系統結構的方塊圖，該單一格雷碼計數器回應於計數時脈302而自LSB至MSB產生在複數個鎖存器330之間分布及共用之信號。在所描繪之實例中，格雷碼計數器300產生複數個資料位元，該等資料位元如所示包括在一個末端上之LSB及在另一末端上之MSB。應瞭解，圖 3B 之格雷碼計數器300及複數個鎖存器330可為圖 3A 之格雷碼計數器300及該複數個鎖存器300之實例，且可包括於成像感測器之ADC電路系統中以用於所有讀出行(例如，讀出行110)。
應注意，如圖 3B 中所繪示之鎖存器330之每一「行」(自上至下)之定向或配置對應於如圖 3A 中所繪示之鎖存器330之「列」(自左至右)。因此，出於本發明之目的而應瞭解，如圖 3B 所示之鎖存器330之術語「行」可與如圖 3A 所示之鎖存器330之術語「列」互換地使用。在此方面亦應理解，貫穿本發明，術語「行」及/或「列」亦可與鎖存器330之術語「分組」或「群組」可互換地提及，使得分組鎖存器330之每一鎖存器經耦接以回應於各別鎖存器啟用信號320而儲存自各別資料位元線(例如，LSB至MSB)接收之各別資料位元(例如，D＜0＞至D＜11＞)。
返回參看圖 3B 中描繪之實例，鎖存器330 (例如，鎖存器之分組)之每一行經耦接以回應於各別鎖存器啟用信號latch_en 320而儲存來自格雷碼計數器300之各別資料位元，如所繪示。在複數個鎖存器330之間共用格雷碼計數器300係減小用於成像系統之行計數器中之功率消耗之一個解決方案。
圖 3C 係繪示包括複數個格雷碼計數器之實例計數器信號分布系統結構的方塊圖，該等格雷碼計數器自LSB至MSB產生由複數個鎖存器330共用之信號。應瞭解，圖 3C 之格雷碼計數結構可為圖 3A 至 圖 3B 之格雷碼計數器300及該複數個鎖存器300之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。亦應注意，圖 3C 中示出之計數器結構與圖 3B 中示出之計數器結構共用許多相似性。
然而，然而在圖 3C 與圖 3B 之間的一個差異在於，圖 3C 中示出之格雷碼計數器結構包括由該複數個鎖存器330共用之複數個格雷碼計數器300(1)、300(2)、300(3)。在所描繪之實例中，該複數個鎖存器經組織成區塊，其中鎖存器330之每一區塊耦接至該複數個格雷碼計數器300(1)、300(2)、300(3)中之對應者。因此，鎖存器330之每一區塊係所有鎖存器330之子集，且鎖存器330之每一區塊在鎖存器330之複數個行或鎖存器330之複數個分組上方擴展。舉例而言，如圖 3C 中描繪之實例中所示，鎖存器330之每一區塊包括鎖存器330之四個行或分組，其耦接至該複數個格雷碼計數器300(1)、300(2)、300(3)中之對應者之資料位元線。因此，由格雷碼計數器300(1)、300(2)、300(3)中之每一者產生之資料位元中之每一者在鎖存器330之各別區塊之間共用。換言之，圖 3C 中示出之實例繪示由格雷碼計數器300(1)、300(2)、300(3)輸出之每一資料位元產生之資料位元中之每一者在四個鎖存器330之間共用。在其它實例中，應瞭解，鎖存器330之每一區塊可包括不同數目之行或分組，使得由格雷碼計數器300(1)、300(2)、300(3)產生之每一資料位元可在大於四個之數目之鎖存器330或少於四個之數目之鎖存器330之間共用。
關於圖 3A 至 圖 3C 中繪示之系統中之實例格雷碼計數結構及信號分布的考慮之一係必須自格雷碼計數之LSB至MSB在所有資料位元之間維持精確的信號轉變間隔。舉例而言，實際上，對於具有1 GHz計數頻率或1 ns之週期之計數時脈302，隨著由分隔較遠置放之電路元件帶來的傳播延遲增加，維持大量內部信號之間且最終例如在D＜0＞與D＜11＞之間的相位關係變得愈來愈有挑戰性。因此，隨著計數時脈302頻率增加，圖 3A 至 圖 3C 之格雷碼計數結構變得愈來愈難以在該複數個鎖存器330所需之時序容限下對準其輸出資料D＜0＞及D＜11＞以可靠地獲取其由同一鎖存器啟用信號latch_en 320啟用之資料。
克服單一格雷碼產生器中之信號之間的相位對準挑戰之一個解決方案係利用多級計數器。如圖 4A 中所描繪之之實例中所展示，格雷碼計數系統400包括分裂多級(例如，二級)格雷碼計數器，其包括不具有太多位元且因此不經受上文所論述之相位對準挑戰之下部位元計數器(LBC) 410。另外，格雷碼計數系統400亦包括上部位元計數器(LBC) 460，其產生上部資料位元，該等上部資料位元可與由LBC 410輸出之下部資料位元串接以提供格雷碼計數。應瞭解，圖 4A 之格雷碼計數結構可為圖 3A 至 圖 3C 之格雷碼計數結構之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
在圖 4A 中描繪之實例中，下部位元計數器410被繪示為產生4個下部輸出位元且在第一時脈402下以第一計數頻率運行。UBC 460產生上部輸出位元，但在緩慢第二時脈452下以第二計數頻率運行。下部位元計數器410具有產生由第一複數個鎖存器430共用之下部輸出位元D＜0＞D＜1＞D＜2＞D＜3＞之快速格雷碼產生器412，且以快速計數時脈402之高計數頻率運行。在一個實例中，LBC 410可為以1 GHz計數頻率操作之4位元計數器。
UBC 460具有產生由第二複數個鎖存器430共用之上部輸出位元D＜4＞...D＜n-1＞及D＜n＞之緩慢格雷碼產生器462，且以緩慢計數時脈452之緩慢計數頻率運行。應注意，該第一複數個鎖存器430被繪示為包括與圖 4A 中之該第二複數個鎖存器430相同數目之鎖存器430。在另一實例中，應瞭解，共用快速格雷碼產生器412之下部輸出位元中之每一者之該第一複數個鎖存器430之數目可為與共用緩慢格雷碼產生器462之上部輸出位元中之每一者之該第二複數個鎖存器430之數目不同的數目(例如，更小)的鎖存器430。在各種實例中，UBC 460可以慢得多的計數頻率操作，例如62.5 MHz，其為1 GHz除以16 (=24 )，且因此可具有與需要一樣多的輸出位元。
圖 4B 係繪示根據本發明之教示的具有冗餘位元之N位元多級格雷碼計數器信號分布系統結構400之實例的方塊圖，該結構具有用於例如圖 1 之成像系統100等成像系統中的提供錯誤校正操作之處理區塊。應瞭解，圖 4B 之格雷碼計數結構400與上文描述之格雷碼計數系統共用許多相似性，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。根據本發明之教示，圖 4B 中示出之格雷碼計數系統400與圖 4A 中示出之格雷碼計數系統400之間的差異之一在於，圖 4B 之格雷碼計數系統400繪示為具有冗餘位元以提供錯誤校正操作。圖 4B 中示出之格雷碼計數系統400與圖 4A 中示出之格雷碼計數系統400之間的另一差異在於，圖 4B 中示出之實例上部位元格雷碼計數器461經耦接以在與下部位元格雷碼計數器412相同的快速計數時脈402之高計數頻率下運行。
出於說明起見，圖 4B 中示出之實例示出格雷碼計數系統400藉由利用M位元下部位元格雷碼計數器(LBC) 412及N-M+L位元上部位元格雷碼計數器(UBC) 461而產生N位元格雷碼計數器值。換言之，LBC 412產生格雷碼計數之M個最低有效位元(LSB)且UBC 461產生N-M個最高有效位元(MSB)。在該實例中，LBC 412回應於快速計數時脈402而操作，且產生N位元格雷碼計數之下部M個位元(例如，D＜0＞、D＜1＞、D＜2＞、D＜3＞)。UBC 461回應於同一快速計數時脈402而操作且產生上部N-M個位元(例如，D＜4＞、...、D＜n-1＞、D＜n＞)，其與由LBC 412輸出之M個位元串接以產生N位元格雷碼計數。另外，UBC 461亦產生用於錯誤校正之L個冗餘位元(例如，Dr＜3＞)，其中L大於或等於一。在圖 4B 中描繪之實例中，L=1。如實例中所示，格雷碼計數系統400之輸出資料位元中之每一者回應於鎖存器啟用信號latch_en 420而耦接至一或多個鎖存器430且由它們共用。
圖 4B 中描繪之實例亦繪示處理區塊之一個實例，該等處理區塊可用於提供錯誤校正操作，其中之一些可包括於成像系統之讀出電路系統中，如例如圖 1 中所繪示。如圖 4B 中所展示，自LBC 412及UBC 461輸出之格雷碼資料回應於鎖存器啟用信號420而鎖存於鎖存器430中。經鎖存格雷碼資料隨後自讀出行470傳送出且輸入至格雷碼至二進位碼轉換器472。如圖所示，格雷碼至二進位轉換器472耦接於錯誤校正控制器476與鎖存器430之間。在操作中，格雷碼至二進位轉換器472經耦接以將由LBC 412及/或UBC 461產生之任何格雷碼資料轉換為二進位資料，其隨後經耦接以由錯誤校正控制器476接收。因此，在UBC 461包括二進位計數器而不係格雷碼計數器之實例中，格雷碼至二進位碼轉換器476不需要針對UBC 461之輸出值執行格雷碼至二進位轉換。另一方面，若UBC 461包括格雷碼計數器，則格雷碼至二進位碼轉換器472針對UBC 461之輸出值執行格雷碼至二進位轉換。
二進位碼474由錯誤校正控制器476接收，其中在需要時執行在下文將進一步詳細描述之錯誤校正操作以校正UBC 461之計數器值中之錯誤。來自錯誤校正控制器476之經校正計數器值478輸出至最終值計算單元480以組合或串接在一起以形成正確的N位元計數器值。在操作中，最終值計算單元480之一個實例經耦接以自錯誤校正控制器476接收LBC 412之M個位元及UBC 461之經校正N-M個MSB。根據本發明之教示，最終值計算單元480經耦接以組合LBC 412之M個位元與UBC 461之經校正N-M個MSB以產生N位元計數器之經錯誤校正之N位元輸出。在一個實例中，根據本發明之教示，(重設ADC資料與信號ADC資料之間)減法或求差操作亦可在最終值計算單元480中發生以在經校正最終數位影像資料482饋送至成像系統之功能邏輯108 (如例如在圖 1 中所示)之前在需要時提供輸出相關雙取樣(CDS)。
圖 4C 係繪示根據本發明之教示的具有提供錯誤校正操作之處理區塊的包括具有相移之時脈分頻器的包括冗餘位元之N位元多級格雷碼計數器信號分布系統結構400之另一實例的方塊圖。應瞭解，圖 4C 之格雷碼計數結構400與上文描述之格雷碼計數系統共用許多相似性，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。圖 4C 中示出之格雷碼計數系統400與圖 4B 中示出之格雷碼計數系統400之間的差異之一在於，根據本發明之教示，圖 4C 之格雷碼計數系統400繪示為帶有具有相移之時脈分頻器468。
如將論述，根據本發明之教示，圖 4C 之實例格雷碼計數系統400及隨後所描述實例包括具有相移之時脈分頻器以在由下部及上部位元計數器利用之快速時脈信號與緩慢時脈信號之間插入相位差。在所描述實例中，快速時脈信號之路由被縮短。另外，耦接至快速時控下部位元計數器之輸出資料位元中之每一者之元件(例如，鎖存器)之數目亦減少。因此，根據本發明之教示，由計數器信號分布系統減少了功率消耗且改良了信號完整性。
類似於圖 4B 中示出之實例，圖 4C 中示出之實例示出格雷碼計數系統400藉由利用M位元下部位元格雷碼計數器(LBC) 412及N-M+L位元上部位元格雷碼計數器(UBC) 462而產生N位元格雷碼計數器值。LBC 412回應於快速計數時脈402而操作且產生N位元格雷碼計數之下部M位元(例如，D＜0＞、D＜1＞、D＜2＞、D＜3＞)。然而，圖 4C 中示出之實例亦示出UBC 462回應於緩慢計數時脈452而操作且產生上部N-M位元(例如，D＜4＞、...、D＜n-1＞、D＜n＞)，該等位元與由LBC 412輸出之M位元串接以產生N位元格雷碼計數。
在所描繪之實例中，UBC 462亦產生用於錯誤校正之L個冗餘位元(例如，Dr＜3＞)，其中L大於或等於一。在圖 4C 中描繪之實例中，L=1。在所描繪之實例中，快速計數時脈402以具有相移之時脈分頻器468進行分頻及相移以產生緩慢計數時脈452。在一個實例中，具有相移之時脈分頻器468可以高效組合電路實施方案實施以對快速計數時脈402進行分頻及相移。在另一實例中，具有相移之時脈分頻器468可以單獨時脈分頻器電路系統實施，該單獨時脈分頻器電路系統具有耦接至單獨相移電路之輸入之輸出。在實例中，具有相移之時脈分頻器468之時脈分頻器電路系統經耦接以藉由基於LBC 412之輸出資料位元及冗餘位元之數目之量對快速計數時脈402進行分頻，且具有相移之時脈分頻器468之相移電路系統經耦接以使時脈分頻器電路系統之輸出相移一個相移量，使得緩慢計數時脈452相對於快速計數時脈402經相移該相移量。如實例中所示，格雷碼計數系統400之輸出資料位元中之每一者回應於鎖存器啟用信號latch_en 420而耦接至一或多個鎖存器430且由它們共用。在另一實例中，應瞭解，可使用N-M+L位元二進位計數器或漣波計數器而不係格雷計數器來實施UBC 462。
類似於圖 4B 中示出之實例，圖 4C 中示出之實例示出可用以提供錯誤校正操作之處理區塊之實例，其中一些可包括於成像系統之讀出電路系統中，如針對圖 1 中之實例所繪示。如圖 4C 中所展示，來自LBC 412及UBC 462之格雷碼資料輸出回應於鎖存器啟用信號420而鎖存於鎖存器430中。經鎖存格雷碼資料隨後自讀出行470傳送出且輸入至格雷碼至二進位碼轉換器472。如圖所示，格雷碼至二進位轉換器472耦接於錯誤校正控制器476與鎖存器430之間。在操作中，格雷碼至二進位轉換器472經耦接以將由LBC 412及/或UBC 462產生之任何格雷碼資料轉換為二進位資料，其隨後經耦接以由錯誤校正控制器476接收。因此，在UBC 462包括二進位計數器而不係格雷碼計數器之實例中，格雷碼至二進位碼轉換器476不需要針對UBC 462之輸出值執行格雷碼至二進位轉換。另一方面，若UBC 462包括格雷碼計數器，則格雷碼至二進位碼轉換器472針對UBC 462之輸出值執行格雷碼至二進位轉換。
二進位碼474由錯誤校正控制器476接收，其中在需要時執行在下文將進一步詳細描述之錯誤校正操作以校正UBC 462之計數器值中之錯誤。來自錯誤校正控制器476之經校正計數器值478輸出至最終值計算單元480以組合或串接在一起以形成正確的N位元計數器值。在操作中，最終值計算單元480之一個實例經耦接以自錯誤校正控制器476接收LBC 412之M個位元及UBC 462之經校正N-M個MSB。根據本發明之教示，最終值計算單元480經耦接以組合LBC 412之M個位元與UBC 462之經校正N-M個MSB以產生N位元計數器之經錯誤校正之N位元輸出。在一個實例中，在需要時在將經校正之最終數位影像資料482饋送至成像系統之功能邏輯108之前，(重設ADC資料與信號ADC資料之間)減法或求差操作亦可在最終值計算單元480中進行以提供相關雙取樣(CDS)。
如上文所論述，在無冗餘位元之格雷碼計數器中，必須自格雷碼計數之LSB至MSB在所有資料位元之間維持精確的信號轉變間隔，且隨著計數時脈頻率增加，普通格雷碼計數結構變得愈來愈難以可靠地獲取其資料。出於說明起見，圖 5 係示出下部位元計數器格雷碼產生器及上部位元計數器格雷碼產生器之理想恰當對準之輸出值的實例圖解500，如例如圖 4A 中所繪示。圖 5 亦繪示組合值及期望值。如所示出，對於2級格雷計數器，下部位元計數器以圖 5 中示出之等效計數器值520對格雷碼進行連續向上計數。其上部位元計數器亦利用圖 5 中示出之等效計數器值530對格雷碼進行連續向上計數。如所示出，當所有輸出值之相位適當地對準時，下部位元計數器及上部位元計數器兩者之組合計數器值540與期望值510匹配。
圖 6 係示出未維持精確信號轉變間隔之下部位元計數器格雷碼產生器及上部位元計數器格雷碼產生器之輸出值的圖解600。出於說明起見，圖 6 示出可能經受非所需相移之下部位元計數器格雷碼產生器、上部位元計數器格雷碼產生器之輸出值、組合值及期望值。如圖所示，對於在例如圖 4A 之LBC 410及UBC 460之輸出位元之間具有相位對準差異之2級格雷計數器，問題開始如圖 6 中演示而出現。雖然每一LBC 410及UBC 460仍通常個別地計數，如由620及630所示，但由於圖 4A 之UBC 460之計數經歷延遲(例如，小相移)，當組合至一起時，由於時序之未對準，所得計數器值640在642、644、646及648處不再匹配於期望值610。此類相位敏感度係與不包括任何特殊處理之快速2級計數器相關聯之固有嚴重挑戰。
圖 7 係根據本發明之教示的具有冗餘位元之N位元多級計數器700之一個實例的繪示，該冗餘位元用於校正上文描述之相移或相位對準問題。如圖 7 中示出之實例中所示，實例多級計數器示出為包括LBC 710之分裂二級N位元計數器700，該LBC在所描繪之實例中係共用M位元格雷碼計數器，其不具有太多位元，且因此內部不經歷非所需傳播延遲或相移。在所描繪之實例中，M小於N，且在第一時脈702下以第一計數頻率操作。LBC 710提供N位元多級計數器700之M個最低有效位元(LSB)。出於解釋之目的，在所描繪之實例中M=4，且LBC 710之M個LSB因此經標記為D＜0＞D＜1＞D＜2＞D＜3＞。應瞭解，在其它實例中，根據本發明之教示，M可等於除四以外之值。在所描繪之實例中，UBC 760係在第二時脈752下以第二計數頻率操作之共用N-M+L位元格雷碼計數器，且因此可具有所需數目之位元。UBC 760提供N位元多級計數器700之N-M個最高有效位元(MSB)，其在實例中標記為D＜4＞…D＜n-1＞D＜n＞。在所繪示之實例中，UBC 760亦包括L個額外位元。L大於或等於一。在該實例中，L個額外位元係UBC 760之最低有效位元，且可被視為用於根據教示提供錯誤校正之「冗餘」位元。在圖 7 中示出之實例中，L=1且冗餘位元標記為Dr＜3＞。
如實例中所示，LBC 710包括快速格雷碼產生器712，其耦接至成像系統之多個行之鎖存電路系統且由該鎖存電路系統共用。在一個實例中，LBC 710係在第一時脈702下以第一計數頻率操作之4位元格雷碼計數器。在一個實例中，第一時脈702具有等於例如1 GHz之計數頻率fC1 。UBC 760具有與需要一樣多的位元(例如，N-M位元)，並亦包括額外L個冗餘位元(例如，Dr＜3＞)，其經包括作為UBC 760之最低有效位元。在該實例中，UBC 760包括在第二時脈752下以第二計數頻率操作之緩慢格雷碼產生器762，該第二時脈在實例中具有低得多的計數頻率fC2 。如實例中所示，緩慢格雷碼產生器762亦耦接至成像系統之多個行之鎖存電路系統且由它們共用。在一個實例中，第二時脈752之緩慢計數頻率fC2 等於第一時脈702之計數頻率fC1 除以2(M-L) 。因此，若假設fC1 =1 GHz，M=4，且L=1，則fC2 =1 GHz/2(4-1) ，其等於1 GHz除以8，在所描繪之實例中等於125 MHz。因此，應瞭解，根據本發明之教示的實例允許歸因於冗餘將不同時脈施加至LBC及UBC。在第二時脈752之緩慢計數頻率fC2 的情況下，應瞭解，根據本發明之教示，N位元多級計數器700之功率消耗減少。
在操作中，在LBC 710及UBC 760之計數操作完成之後，根據本發明之教示，視需要對輸出值執行錯誤校正操作。在該實例中，在執行錯誤校正操作之前，將格雷碼轉換成二進位碼以偵測下部碼與上部碼之間的相位差。如將論述，在一個實例中執行之錯誤校正操作包括比較UBC 760之L個最低有效位元(LSB)與LBC 710之至少一個最高有效位元(MSB)，並且接著回應於UBC 760之L個LSB與LBC 710之該至少一個MSB之比較而校正UBC 760之N-M個MSB。根據本發明之教示，N位元計數器之下部位元係LBC 710之M個位元，且N位元計數器之上部位元將係UBC 760之經校正N-M個MSB。
出於說明起見，圖 8 係根據本發明之教示的繪示具有冗餘位元之下部位元計數器格雷碼產生器、上部位元計數器格雷碼產生器之輸出值、期望值及校正由非所需相移造成之錯誤之經校正值的圖解800。如上文所陳述，在將格雷碼轉換成二進位碼之後，將L個冗餘位元(例如，Dr＜3＞)作為UBC 760之LSB引入至UBC 760以校正由LBC 710與UBC 760之間的相位差引起之錯誤。繼續上文關於圖 6 所論述之問題，其在圖 8 中示出之實例中表明，根據本發明之教示，當LBC 710之MSB D＜3＞與UBC 760之LSB Dr＜3＞進行比較時，可推斷正確計數器值。舉例而言，根據本發明之教示，若LBC 710之MSB D＜3＞係0，且UBC 760之LSB (例如，圖 7 之冗餘位元Dr＜3＞)由於圖 6 中示出之相移而為1，則根據錯誤校正操作將由UBC 760之N-M個MSB (例如，圖 7 之D＜4＞至D＜n＞)表示之計數器值(排除冗餘位元Dr＜3＞)遞增1。
如上文所提及，當LBC 710及UBC 760中之兩個格雷碼信號之相位完美同相且對準時，組合之4位元LBC 710及多位元UBC 760遞送正確的組合碼540以匹配如圖 5 中所示出之預期碼510，其中LBC 710計數碼520及UBC 760計數碼530兩者完美操作而無任何未對準。然而，當LBC 710及UBC 760中之兩個格雷碼信號之間存在相位失配時，例如當UBC 760具有非所需延遲而造成UBC 760錯過如UBC碼630中所示之初始增量計數時，如組合碼640中所示之組合LBC計數碼620及UBC計數碼630未及時計數以匹配預期碼610。因此，若未利用圖 7 之冗餘位元Dr＜3＞，則組合2級計數器此時不再遞送正確結果。
利用如圖 7 中所示引入之冗餘位元Dr＜3＞，根據本發明之教示的N位元計數器不再受相位失配影響。不管相位差，最終的組合計數器值可藉由使用D＜3＞及冗餘位元Dr＜3＞得以校正。當D＜3＞=0且Dr＜3＞=1時，由UBC 760之N-M個MSB (例如，D＜4＞至D＜n＞)表示之值遞增1。在此實例中，對於D＜3＞及Dr＜3＞之其它值，UBC 760之N-M個MSB不遞增。
舉例而言，圖8示出當在832、834、836及868內滿足條件D＜3＞=0且Dr＜3＞=1時，在時間點832、834、836及838展示為UBC值830之遺漏值已由842、844、846及848加回至經錯誤校正UBC值840，且由862、864、866及868加回至最終的組合計數器值850。如所示出，最終的組合計數器值850等於期望值810。因此，使用根據本發明之教示的錯誤校正操作來校正由相移引起的UBC 760中之計數錯誤。
圖 9 係根據本發明之教示的繪示利用具有冗餘位元之下部位元計數器格雷碼產生器、上部位元計數器格雷碼產生器之輸出值、期望值及校正值來校正由較大非所需相移造成之問題之錯誤校正操作的另一圖解900。對於圖 9 所繪示之較大相移，在如圖所示在區932、934及936內滿足條件D＜3＞=0且Dr＜3＞=1的情況下，在時間區992、994及996中，額外的1已由942、944及946加回至此等區中之經錯誤校正UBC值940。最終的組合計數器值950等於期望值910。亦完全地校正由較大相移引起的UBC 760之誤計值。使用根據本發明之教示的錯誤校正操作，每當發生大或小的非所需相移時，如圖 8 或圖 9 中所繪示，根據本發明之教示就可校正UBC 760中之錯誤。
圖 10 係根據本發明之教示的繪示錯誤校正操作之實例之波形的時序圖1000，其中已知相移與上部計數器相加。在一個實例中，可用例如如圖 4C 所示之具有相移之時脈分頻器468來提供與上部計數器相加之已知相移。圖 10 示出具有冗餘位元Dr＜3＞之4位元LBC 710及3位元UBC 760 (例如，N=7，M=4，且L=1)。理想的格雷碼波形以波形1010展示而無任何相移。然而，如實例波形1020中所示，根據本發明之教示，錯誤校正操作包括有意地使上部計數器(例如，UBC 760)之計數操作之計數開始時間相對於下部計數器(例如，LBC 710)之計數操作之計數開始時間相移。
繼續圖 10 中示出之實例，圖 11 係根據本發明之教示的展示具有待使用實例錯誤校正操作校正之額外非所需相移錯誤之格雷碼波形及對應二進位碼波形的時序圖1100。以圖 10 之1020中示出之有意相移波形開始，圖 11 之時序圖1100進一步示出UBC位元之每一邊緣在隨機方向上以隨機量再次進一步移位，但仍在可校正範圍內之實例，在所繪示之實例中其在如由圖解1110中之格雷碼所示之加陰影區之寬度內。當圖解1110中表示之格雷碼轉換成如圖解1120中所示之二進位碼時，UBC二進位資料位元D＜4＞至D＜6＞之錯誤係顯而易見的。
圖 12 係根據本發明之教示的示出對應於圖 11 之波形之二進位碼波形及具有待使用實例錯誤校正操作校正之錯誤之對應下部位元計數、上部位元計數及總計數的時序圖。如圖 12 中所展示，N位元計數器700之二進位碼1120在波形1210中重新出現。4個下部二進位位元D＜0＞至D＜3＞如波形1220中所示完美地計數。然而，3個上部二進位位元D＜4＞至D＜6＞如波形1230中所示失真。由於二進位權重D＜4＞ (即，24 = 16)，D＜4＞中之錯誤中之每一者造成相對於D＜0＞ (LSB)值之24 或16X錯誤。實際上，在正確結果應如由1240中之虛線指示的那樣平滑的情況下，由位元D＜0＞至D＜6＞展示之總二進位碼充滿如由許多缺口(具有-16 LSB之深度)繪示之錯誤。
圖 13 係根據本發明之教示的示出具有錯誤之二進位碼波形以及無錯誤之對應下部位元計數、上部位元計數及總計數的時序圖。詳言之，圖 13 示出當D＜3＞=0且Dr＜3＞=1時在已使用將D＜6:4＞之值遞增1之錯誤校正操作來校正圖 12 中示出之錯誤之後的經校正結果，如波形1310中所示。經校正D＜6:4＞值示出於波形1330中。經校正最終7位元D＜6:0＞示出於波形1340中。
在上文圖 10 至 圖 13 中描述之實例錯誤校正操作中，UBC位元D＜6:4＞及Dr＜3＞之計數操作之計數開始時間相對於下部計數器LBC位元D＜3:0＞之計數操作之計數開始時間有意地延遲或相移，如圖 10 之波形1020中所指示。圖 14 係根據本發明之教示的繪示未添加有意延遲或相移之錯誤校正操作之另一實例之波形的時序圖1400。在無任何有意相移的情況下，理想格雷碼波形展示於圖 14 中之波形1410中。然而，在波形1420中，UBC 760經受如由在隨機方向上以隨機量移位之UBC 760位元D＜6:4＞及Dr＜3＞之每一邊緣繪示之非所需相移，但仍在如繪示為在波形1420中之加陰影區之寬度內之可校正範圍內。
圖 15 係根據本發明之教示的示出具有錯誤之二進位碼波形以及無錯誤之對應下部位元計數、上部位元計數及總計數的時序圖1500。詳言之，圖 15 示出根據本發明之教示的在已使用錯誤校正操作之另一實例校正圖 14 中之錯誤之後的正確結果。當波形1420之格雷碼轉換成如圖 15 之波形1510中所示之二進位碼時，看見UBC 760資料位元D＜6:4＞具有許多錯誤，如由波形1510之加陰影區中之虛線指示。根據本發明之教示，使用錯誤校正操作之另一實例來校正錯誤之D＜6:4＞值。詳言之：(1)當D＜2＞=0，D＜3＞=0，且Dr＜3＞=1時將D＜6:4＞之值遞增1；或(2)當D＜2＞=1，D＜3＞=1，且Dr＜3＞=0時將D＜6:4＞之值遞減1。在執行錯誤校正操作之後的最終D＜6:4＞值由波形1510之加陰影區中之實線指示。經校正D＜6:4＞值示出於波形1530中，且經校正最終7位元D＜6:0＞值示出於波形1540中。
應瞭解，上文所揭示之兩個錯誤校正操作僅為根據本發明之教示的錯誤校正操作之兩個實例。因此，上文描述之錯誤校正操作僅出於解釋目的而提供且不應被視為僅限於上文描述之特定兩個錯誤校正操作。另外，應瞭解，錯誤校正操作之有效性並不僅限於圖 7 中描述之特定N位元計數器700。
圖 16A 係根據本發明之教示的繪示由複數個鎖存器1630共用的包括自LSB至MSB產生信號之格雷碼計數器1600及複數個下部位元格雷碼計數器1612(1)、1612(2)、1612(3)之實例計數器信號分布系統結構的方塊圖。應瞭解，圖 16A 之格雷碼計數結構產生L個冗餘位元(例如，Dr＜3＞)用於錯誤校正，其中L大於或等於一。在圖 16A 中描繪之實例中，L=1。因此，應瞭解，圖 16A 之格雷碼計數結構可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。舉例而言，圖 16A 中描繪之實例示出單一格雷碼計數器1600，其回應於計數時脈1602自LSB至MSB產生包括冗餘位元Dr＜3＞之複數個資料位元，該等資料位元回應於各別鎖存器啟用信號latch_en 1620而在複數個鎖存器1630之間共用且儲存。
另外，圖 16A 中示出之格雷碼計數器結構亦包括複數個下部位元格雷碼計數器1612(1)、1612(2)、1612(3)，其中之每一者經耦接以回應於計數時脈1602而產生與由格雷碼計數器1600產生之位元相同的格雷碼計數的下部資料位元或LSB。此外，耦接至圖 16A 之格雷碼計數器結構之下部資料位元線之該複數個鎖存器1630經配置或組織成鎖存器1630之複數個下部區塊。在一個實例中，鎖存器1630之每一下部區塊係所有鎖存器1630之子集，且鎖存器1630之每一下部區塊在鎖存器1630之複數個行或鎖存器1630之複數個分組上方擴展。舉例而言，如圖 16A 中描繪之實例中所示，根據本發明之教示，鎖存器1630之每一下部區塊包括耦接至下部資料位元線之鎖存器之四個行或分組。因此，由下部位元格雷碼計數器1612(1)、1612(2)、1612(3)中之每一者產生之下部資料位元中之每一者在鎖存器1630之各別下部區塊之間共用。換言之，圖 16A 中示出之實例示出由每一下部位元格雷碼計數器1612(1)、1612(2)、1612(3)輸出之每一資料位元產生之下部資料位元中之每一者在四個鎖存器1630之間共用。在其它實例中，根據本發明之教示，應瞭解，鎖存器之每一區塊可包括不同數目之行或分組，由下部位元格雷碼計數器1612(1)、1612(2)、1612(3)產生之每一資料位元可在多於四個之數目之鎖存器1630或少於四個之數目之鎖存器330之間共用。
相比之下，由單一格雷碼計數器1600產生之上部位元中之每一者在鎖存器1630之上部區塊之間共用，其中鎖存器之上部區塊包括與鎖存器1630之下部區塊相等或更大數目之鎖存器1630之行或分組。舉例而言，根據本發明之教示，在所描繪之實例中，耦接至格雷碼計數器1600之上部資料位元線之鎖存器1630之上部區塊包括圖 16A 中示出之鎖存器1630之所有行或分組。因此，在圖 16A 中展示之實例中，由格雷碼計數器1600產生之上部資料位元中之每一者在鎖存器1630之上部區塊之所有行之間共用，而由下部位元格雷碼計數器1612輸出之每一資料位元產生之下部資料位元中之每一者在鎖存器1630之四個行之間共用。另外，在所描繪之實例中，由格雷碼計數器1600產生之下部資料位元亦在鎖存器之下部區塊之鎖存器1630之四個行之間共用。在其它實例中，根據本發明之教示，應瞭解，由下部位元格雷碼計數器1612(1)、1612(2)、1612(3)產生之每一資料位元及格雷碼計數器1600之下部資料位元可在多於四個之數目之鎖存器1630或少於四個之數目之鎖存器1630之間共用。
因此，由下部位元格雷碼計數器1612(1)、1612(2)、1612(3)及格雷碼計數器1600中之每一者產生之下部資料位元中之每一者經耦接以由鎖存器1630之下部區塊(例如，圖 16A 中之四個鎖存器)共用，而由格雷碼計數器1600產生之上部資料位元中之每一者(及冗餘位元)經耦接以由鎖存器1600之上部區塊(例如，圖 16A 中用於該資料位元之所有鎖存器)共用，其中鎖存器1600之上部區塊包括比鎖存器1630之下部區塊更多的鎖存器1630之行或分組。
圖 16B 係根據本發明之教示的繪示由複數個鎖存器共用的包括自LSB至MSB產生信號之複數個格雷碼計數器及複數個下部位元格雷碼計數器之實例計數器信號分布系統結構的方塊圖。應瞭解，圖 16B 之格雷碼計數結構可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。亦應注意，圖 16B 中示出之計數器結構與圖 16A 中示出之計數器結構共用許多相似性。詳言之，圖 16B 中描繪之實例亦繪示格雷碼計數器結構包括複數個下部位元格雷碼計數器1612(1)、1612(2)，其中之每一者經耦接以回應於計數時脈1602而產生格雷碼計數之下部資料位元或LSB。在一個實例中，由下部位元格雷碼計數器1612(1)、1612(2)中之每一者產生之下部資料位元中之每一者回應於鎖存器啟用信號latch_en 1620而在鎖存器1630之下部區塊之間共用且儲存，該等鎖存器例如但不限於四個鎖存器1630。
然而，圖 16B 及圖 16A 中示出之實例之間的一個差異在於，圖 16B 中描繪之實例繪示複數個格雷碼計數器1600(1)、1600(2)、1600(3)，其中之每一者回應於同一計數時脈1602而自LSB至MSB產生複數個資料位元(包括冗餘位元)，該等位元回應於各別鎖存器啟用信號latch_en 1620而在鎖存器1630之下部及上部區塊之間共用且儲存。詳言之，圖 16B 中描繪之實例繪示格雷碼計數器1600(1)、1600(2)、1600(3)中之每一者產生下部資料位元(例如，LSB)、冗餘位元及上部資料位元(例如，MSB)。在該實例中，由格雷碼計數器1600輸出之下部資料位元中之每一者經耦接以在鎖存器1630之下部區塊之間共用且儲存，該等下部區塊中之每一者包括例如但不限於鎖存器1630之四個行或分組。在該實例中，由格雷碼計數器1600輸出之上部資料位元中之每一者經耦接以在上部區塊鎖存器1630之間共用且儲存，該等上部區塊中之每一者包括例如但不限於鎖存器1630之八個行或分組。在該實例中，下部區塊中包括之鎖存器之行或分組之數目(例如，四個)小於上部區塊中包括之鎖存器之行或分組之數目(例如，八個)。在其它實例中，應瞭解，下部及上部區塊可包括除四個或八個外之不同數目之鎖存器之行或分組，只要下部區塊中之分組之數目小於或等於上部區塊中之行或分組之數目即可。
圖 16C 係根據本發明之教示的繪示包括由複數個鎖存器共用之複數個下部位元格雷碼計數器及複數個上部位元格雷碼計數器之實例計數器結構的方塊圖。應瞭解，圖 16B 之格雷碼計數結構可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。亦應注意，圖 16C 中示出之計數器結構與圖 16B 中示出之計數器結構共用許多相似性。詳言之，圖 16C 中描繪之實例亦繪示格雷碼計數器結構包括複數個下部位元格雷碼計數器1612(1)、1612(2)、1612(3)、1612(4)，其中之每一者經耦接以回應於計數時脈1602而產生格雷碼計數之下部資料位元或LSB。在一個實例中，由下部位元格雷碼計數器1612(1)、1612(2)、1612(3)、1612(4)中之每一者產生之下部資料位元中之每一者回應於鎖存器啟用信號latch_en 1620而在鎖存器1630之下部區塊之間共用且儲存，該等下部區塊中之每一者包括例如但不限於鎖存器1630之四個行或分組。
然而，圖 16C 及圖 16B 中示出之實例之間的一個差異在於，圖 16C 中描繪之實例繪示複數個上部位元格雷碼計數器1600(1)、1600(2)，其中之每一者回應於同一計數時脈1602而產生回應於各別鎖存器啟用信號latch_en 1620而在鎖存器1630之上部區塊之間共用且儲存之冗餘位元及該複數個上部資料位元或MSB。換言之，由圖 16C 之該複數個上部位元格雷碼計數器1600(1)、1600(2)產生之僅冗餘位元及上部資料位元或MSB在鎖存器1630之上部區塊之間分布且共用，而在圖 16B 中描繪之實例中，由格雷碼計數器1600(1)、1600(2)、1600(3)產生之下部資料位元以及冗餘位元及上部資料位元經分布且共用。
詳言之，在圖 16C 中描繪之實例中，由上部位元格雷碼計數器1600(1)、1600(2)輸出之冗餘位元及上部資料位元中之每一者經耦接以在鎖存器1630之上部區塊之間共用且儲存，該等上部區塊中之每一者包括例如但不限於八個鎖存器1630。在該實例中，下部區塊中包括之鎖存器之行或分組之數目(例如，四個)等於或小於上部區塊中包括之鎖存器之行或分組之數目(例如，八個)。在其它實例中，應瞭解，下部及上部區塊可包括除四個或八個外之不同數目之鎖存器之行或分組，只要上部區塊中之分組之數目大於或等於下部區塊中之行或分組之數目即可。
圖 17 係根據本發明之教示的繪示N位元多級格雷碼計數系統1700及對應信號分布之實例的方塊圖。如實例中所示，根據本發明之教示，格雷碼計數系統1700包括具有相移之時脈分頻器且產生在複數個鎖存器1730之間共用之計數信號。應瞭解，格雷碼計數系統1700可包括於成像感測器之ADC電路系統中以用於所有讀出行(例如，讀出行110)。應進一步瞭解，圖 17 之格雷碼計數結構可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
圖 17 中描繪之實例繪示格雷碼計數系統1700包括回應於快速計數時脈1702而產生複數個下部資料位元(例如，LSB)之下部位元計數器LBC 1712，該等下部資料位元回應於各別鎖存器啟用信號latch_en 1720而在該複數個鎖存器1730之間共用且儲存。具有相移之時脈分頻器1768亦經耦接以接收快速計數時脈1702以產生經相移緩慢時脈1752，該緩慢時脈耦接至上部位元計數器(UBC) 1762以產生複數個上部資料位元(MSB)，以及冗餘位元，該等位元回應於各別鎖存器啟用信號latch_en 1720而在複數個鎖存器1730之間共用且儲存。在圖 17 中繪示之實例中，應瞭解，耦接至且共用LBC 1712之每一輸出資料位元之鎖存器(例如，圖 17 中之鎖存器之行)之數目與耦接至且共用UBC 1762之每一輸出資料位元之鎖存器(例如，圖 17 中之鎖存器之行)之數目相同。
在該實例中，應瞭解，格雷碼計數系統1700可產生N位元格雷碼計數值，其中LBC 1712產生M個LSB且UBC 1762產生N-M個MSB，此等與由LBC 1712產生之M個LSB串接，以及亦有如所示之冗餘位元Dr＜3＞。在一個實例中，具有相移之時脈分頻器1768以基於下部位元計數器之位元數目及冗餘位元之量對快速計數時脈1702進行分頻。舉例而言，若M=4且L=1，則具有相移之時脈分頻器1768可以等於或小於8 (=24-1 )對快速計數時脈1702進行分頻以產生經相移緩慢時脈1752。另外，應瞭解，UBC亦產生一或多個冗餘位元(例如，Dr＜3＞)，其如上文所論述可由錯誤程序邏輯使用以校正錯誤。
圖 18A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數系統1800之實例的方塊圖。應瞭解，圖 18A 之格雷碼計數系統1800可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 18A 繪示格雷碼計數系統1800包括下部位元計數器LBC 1812，其回應於快速計數時脈1802而產生回應於各別鎖存器啟用信號latch_en 1820而在該複數個鎖存器1830之間共用且儲存之複數個下部資料位元(例如，LSB)。具有相移之時脈分頻器1868亦經耦接以接收快速計數時脈1802以產生經相移緩慢時脈1852，該緩慢時脈耦接至第一上部位元計數器(UBC) 1862以產生第一複數個上部資料位元(MSB)，以及亦有冗餘位元，該等位元回應於各別鎖存器啟用信號latch_en 1820而在複數個鎖存器1830之間共用且儲存。
另外，圖 18A 中描繪之實例亦示出第二時脈分頻器1864亦經耦接以接收經相移緩慢計數時脈1852以產生第二較慢時脈1853，該第二較慢時脈耦接至第二上部位元計數器(UBC) 1863以產生回應於各別鎖存器啟用信號latch_en 1820而在複數個鎖存器1830之間共用且儲存之第二複數個上部資料位元(MSB)。
在圖 18A 中繪示之實例中，應瞭解，耦接至且共用LBC 1812之每一輸出資料位元之鎖存器(例如，圖 18A 中之鎖存器之行)之數目與耦接至且共用第一UBC 1862及第二UBC 1863之每一輸出資料位元之鎖存器(例如，圖 18A 中之鎖存器之行)之數目相同。
在該實例中，應瞭解，格雷碼計數系統1800可產生N位元格雷碼計數值，其中LBC 1812產生M個LSB且第一及第二UBC 1862及1863產生與由LBC 1812產生之M個LSB串接之N-M個MSB，以及亦有如所示之冗餘位元Dr＜3＞。在此實例中，具有相移之時脈分頻器1868以等於或小於2M-L 對快速計數時脈1802進行分頻。舉例而言，若M=4且L=1，則具有相移之時脈分頻器1868以等於或小於8 (=24-1 )對快速計數時脈1802進行分頻以產生經相移緩慢時脈1852。另外，應瞭解，第一UBC 1862亦產生一或多個冗餘位元(例如，Dr＜3＞)，其如上文所論述可由錯誤程序邏輯使用以校正錯誤。
在該實例中，應瞭解，第二時脈分頻器1864以由第一UBC 1862產生之位元之數目決定之量對緩慢時脈1852進行分頻。舉例而言，若第一上部位元計數器1862產生2個輸出資料位元，則第二時脈分頻器1864以等於或小於4 (=22 )對第一緩慢計數時脈1852進行分頻以產生耦接至如所示之第二UBC 1863之第二較慢時脈1853。
圖 18B 係根據本發明之教示的繪示包括產生由複數個鎖存器共用之計數信號的具有相移之時脈分頻器、時脈分頻器及緩衝器之N位元多級格雷碼計數器之另一實例的方塊圖。應瞭解，圖 18B 之格雷碼計數系統1800可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
舉例而言，應瞭解，圖 18B 中示出之格雷碼計數系統1800與圖 18A 中示出之格雷碼計數系統1800共用許多相似性。圖 18B 中示出之格雷碼計數系統1800與圖 18A 中示出之格雷碼計數系統1800之間的一個差異在於，圖 18B 中示出之格雷碼計數系統1800亦包括沿著LBC 1812之輸出資料位元線分布之第一複數個緩衝器或中繼器1884、沿著第一UBC 1862之輸出資料位元線分布之第二複數個緩衝器或中繼器1886，以及沿著第二UBC 1863之輸出資料位元線分布之第三複數個緩衝器或中繼器1888。
在一個實例中，應注意，沿著每一輸出資料線包括之緩衝器之數目隨著各別位元計數器接收之時脈信號之頻率增加而增加。舉例而言，在圖 18B 中描繪之實例中，快速時脈1802之頻率大於第一緩慢時脈1852之頻率，且第一緩慢時脈1852之頻率大於第二較慢時脈1853之頻率。因此，圖 18B 中描繪之實例示出緩衝器1884沿著LBC 1812之輸出資料位元線每3個鎖存器1830分布，而緩衝器1886沿著第一UBC 1862之輸出資料位元線每6個鎖存器1830分布，且緩衝器1888沿著第二UBC 1863之輸出資料位元線每12個鎖存器1830分布。換言之，在所描繪之實例中，緩衝器1884之每一輸出經耦接以驅動三個鎖存器1830，每一緩衝器1886經耦接以驅動六個鎖存器1830，且每一緩衝器1888經耦接以驅動十二個鎖存器1830。
根據本發明之教示，應瞭解，圖 18B 中沿著輸出資料位元線每3、6或12個鎖存器之緩衝器或中繼器之實例選擇係出於闡釋目的而繪示，且亦可選擇不同數目之緩衝器、中繼器及/或鎖存器。在各種實例中，應瞭解，取決於信號完整性之需求及/或可允許之延遲差之要求可自由選擇輸出資料位元線及/或時脈線(若存在)中使用之緩衝器或中繼器之數目。實際上，在其它實例中，應瞭解，無論LSB或MSB如何，在所有格雷碼信號線中可包括相同數目之緩衝器或中繼器。在此實例中，特定信號線中包括之緩衝器之數目未必需要取決於時脈或信號頻率而變化。此外，根據本發明之教示，沿著輸出資料位元線及/或時脈線包括各種數目之緩衝器或中繼器可應用於所有實例。
圖 19 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數系統1900之實例的方塊圖。應瞭解，圖 19 之格雷碼計數系統1900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 19 繪示格雷碼計數系統1900包括複數個下部位元計數器LBC 1912(1)、1912(2)、1912(3)，其回應於快速計數時脈1902而產生回應於各別鎖存器啟用信號latch_en 1920而在該複數個鎖存器1930之間共用且儲存之複數個下部資料位元(例如，LSB)。複數個具有相移之時脈分頻器1968(1)、1968(2)、1968(3)亦經耦接以接收快速計數時脈1902以產生經相移緩慢時脈1952，該等緩慢時脈中之每一者耦接至各別上部位元計數器(UBC) 1962(1)、1962(2)、1962(3)以產生複數個上部資料位元(MSB)，以及亦有冗餘位元，該等位元回應於各別鎖存器啟用信號latch_en 1920而在複數個鎖存器1930之間共用且儲存。
在圖 19 中繪示之實例中，應瞭解，耦接至且共用每一LBC 1912(1)、1912(2)、1912(3)之每一輸出資料位元之鎖存器之下部區塊中之鎖存器(例如，圖 19 中之鎖存器之行)之數目與耦接至且共用每一UBC 1962(1)、1962(2)、1962(3)之每一輸出資料位元之鎖存器之上部區塊中之鎖存器(例如，圖 19 中之鎖存器之行)之數目相同。舉例而言，如圖 19 中描繪之實例中所示，每一LBC 1912(1)、1912(2)、1912(3)及每一UBC 1962(1)、1962(2)、1962(3)之每一輸出資料位元線耦接至且共用4個鎖存器(例如，圖 19 中之鎖存器之每一下部區塊中及鎖存器之每一上部區塊中之鎖存器之四個行)。
圖 20 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數系統2000之實例的方塊圖。應瞭解，圖 20 之格雷碼計數系統2000可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 20 繪示格雷碼計數系統2000包括複數個下部位元計數器LBC 2012(1)、2012(2)、2012(3)，其回應於快速計數時脈2002而產生回應於各別鎖存器啟用信號latch_en 2020而在該複數個鎖存器2030之間共用且儲存之複數個下部資料位元(例如，LSB)。複數個具有相移之時脈分頻器2068(1)、2068(2)、2068(3)亦經耦接以接收快速計數時脈2002以產生經相移緩慢時脈2052，該等緩慢時脈耦接至複數個第一上部位元計數器(UBC) 2062(1)、2062(2)、2062(3)以產生第一複數個上部資料位元(MSB)，以及亦有冗餘位元，該等位元回應於各別鎖存器啟用信號latch_en 2020而在複數個鎖存器2030之間共用且儲存。
另外，圖 20 中描繪之實例亦示出複數個第二時脈分頻器2064(1)、2064(2)、2064(3)亦經耦接以接收經相移緩慢計數時脈2052以產生第二較慢時脈2053，該第二較慢時脈耦接至複數個第二上部位元計數器(UBC) 2063(1)、2063(2)、2063(3)以產生回應於各別鎖存器啟用信號latch_en 2020而在複數個鎖存器2030之間共用且儲存之第二複數個上部資料位元(MSB)。
在該實例中，應瞭解，該複數個第二時脈分頻器2064(1)、2064(2)、2064(3)中之每一者以由該複數個UBC 2062(1)、2062(2)、2062(3)產生之位元之數目決定之量對緩慢時脈2052進行分頻。舉例而言，若第一上部位元計數器2062(1)、2062(2)、2062(3)中之每一者產生2個輸出資料位元，則第二時脈分頻器2064(1)、2064(2)、2064(3)中之每一者以等於或小於4 (=22 )對第一緩慢計數時脈2052進行分頻以產生第二較慢時脈2053，該等第二較慢時脈如所示耦接至第二UBC 2063(1)、2063(2)、2063(3)。
在圖 20 中繪示之實例中，應瞭解，耦接至且共用LBC 2012(1)、2012(2)、2012(3)之每一輸出資料位元之鎖存器之下部區塊中之鎖存器(例如，圖 20 中之鎖存器之行)之數目與耦接至且共用該複數個第一UBC 2062(1)、2062(2)、2062(3)之每一輸出資料位元及該複數個第二UBC 2063(1)、2063(2)、2063(3)之每一輸出資料位元之鎖存器之上部區塊中之鎖存器(例如，圖 20 中之鎖存器之行)之數目相同。舉例而言，在所描繪之實例中，該複數個LBC 2012(1)、2012(2)、2012(3)中之每一者之每一輸出資料位元、該複數個第一UBC 2062(1)、2062(2)、2062(3)中之每一者之每一輸出資料位元以及該複數個第二UBC 2063(1)、2063(2)、2063(3)中之每一者之每一輸出資料位元耦接至且共用四個鎖存器2030 (例如，圖 20 中之鎖存器之下部區塊中及鎖存器之上部區塊中之鎖存器之四個行)。
應瞭解，根據本發明之教示，耦接至且共用四個鎖存器2030之區塊之位元計數器之每一輸出資料位元線之實例選擇係出於闡釋目的，且每一區塊中之不同數目之鎖存器亦可耦接至且共用位元計數器之每一輸出資料位元線。
圖 21 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數系統2100之實例的方塊圖。應瞭解，圖 21 之格雷碼計數系統2100可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 21 繪示格雷碼計數系統2100包括複數個下部位元計數器LBC 2112(1)、2112(2)、2112(3)，其中之每一者回應於快速計數時脈2102而產生回應於各別鎖存器啟用信號latch_en 2120而在包括第一複數個鎖存器2130之區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 21 中描繪之實例中，LBC 2112(1)、2112(2)、2112(3)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2130 (例如，鎖存器之四個行)之區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2112(1)、2112(2)、2112(3)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2130之區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2168亦經耦接以接收快速計數時脈2102以產生經相移緩慢時脈2152，該緩慢時脈耦接至上部位元計數器(UBC) 2162以產生複數個上部資料位元(MSB)，以及亦有冗餘位元，所有位元回應於各別鎖存器啟用信號latch_en 2120而在包括第二複數個鎖存器2130之區塊之間共用且儲存。在圖 21 中描繪之實例中，UBC 2162之該複數個上部資料位元中之每一者在包括所有各別鎖存器2130 (例如，圖 21 中之鎖存器之十二個行)之區塊之間共用且儲存。在其它實例中，應瞭解，包括該第二複數個鎖存器之區塊可多於或少於十二個行之鎖存器2130，只要耦接至LBC 2112(1)、2112(2)、2112(3)之下部區塊中之該第一複數個鎖存器(例如，鎖存器之四個行)之數目小於或等於耦接至UBC 2162之鎖存器之上部區塊中包括之該第二複數個鎖存器(例如，鎖存器之十二個行)之數目即可。
圖 22 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數系統2200之實例的方塊圖。應瞭解，圖 22 之格雷碼計數系統2200可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 22 繪示格雷碼計數系統2200包括複數個下部位元計數器LBC 2212(1)、2212(2)、2212(3)，其中之每一者回應於快速計數時脈2202而產生回應於各別鎖存器啟用信號latch_en 2220而在包括第一複數個鎖存器2230之區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 22 中描繪之實例中，LBC 2212(1)、2212(2)、2212(3)中之每一者之該複數個下部資料位元中之每一者在鎖存器之下部區塊中之四個鎖存器2230 (例如，鎖存器之四個行)之間共用且儲存。在其它實例中，應瞭解，LBC 2212(1)、2212(2)、2212(3)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2230之區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2268亦經耦接以接收快速計數時脈2202以產生經相移緩慢時脈2252，該緩慢時脈耦接至第一上部位元計數器(UBC) 2262以產生第一複數個上部資料位元(MSB)，以及亦有冗餘位元，所有位元回應於各別鎖存器啟用信號latch_en 2220而在包括第二複數個鎖存器2230之區塊之間共用且儲存。另外，圖 22 中描繪之實例亦示出第二時脈分頻器2264亦經耦接以接收經相移緩慢計數時脈2252以產生第二較慢時脈2253，該第二較慢時脈耦接至第二上部位元計數器(UBC) 2263以產生第二複數個上部資料位元(MSB)，所有位元回應於各別鎖存器啟用信號latch_en 2220而在包括第二複數個鎖存器2230之上部區塊之間共用且儲存。
在圖 22 中描繪之實例中，由UBC 2262及UBC 2263產生之該複數個上部資料位元中之每一者在包括所有各別鎖存器2230 (例如，圖 22 中之鎖存器之十二個行)之區塊之間共用且儲存。在其它實例中，應瞭解，包括該第二複數個鎖存器之上部區塊可多於或少於十二個行之鎖存器2230，只要耦接至LBC 2212(1)、2212(2)、2212(3)之下部區塊中之該第一複數個鎖存器(例如，鎖存器之四個行)之數目小於或等於耦接至UBC 2262及UBC 2263之上部區塊中之該第二複數個鎖存器(例如，鎖存器之十二個行)之數目即可。
圖 23 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數系統2300之實例的方塊圖。應瞭解，圖 23 之格雷碼計數系統2300可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 23 繪示格雷碼計數系統2300包括複數個下部位元計數器LBC 2312(1)、2312(2)、2312(3)，其中之每一者回應於快速計數時脈2302而產生回應於各別鎖存器啟用信號latch_en 2320而在包括複數個鎖存器2330之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 23 中描繪之實例中，LBC 2312(1)、2312(2)、2312(3)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2330 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2312(1)、2312(2)、2312(3)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2330之下部區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2368亦經耦接以接收快速計數時脈2302以產生經相移緩慢時脈2352，該緩慢時脈耦接至複數個上部位元計數器(UBC) 2362(1)、2362(2)、2362(3)。UBC 2362(1)、2362(2)、2362(3)中之每一者回應於緩慢時脈2352而產生包括冗餘位元之複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2320而在包括複數個鎖存器2330之上部區塊之間共用且儲存。在圖 23 中描繪之實例中，UBC 2362(1)、2362(2)、2362(3)中之每一者之該複數個上部資料位元中之每一者在包括四個鎖存器2330 (例如，鎖存器之四個行)之上部區塊之間共用且儲存。在其它實例中，應瞭解，UBC 2362(1)、2362(2)、2362(3)中之每一者之該複數個上部資料位元中之每一者可在包括不同數目之鎖存器2330之上部區塊之間共用且儲存。
在圖 23 中繪示之實例中，應瞭解，耦接至且共用每一LBC 2312(1)、2312(2)、2312(3)之每一輸出資料位元之下部區塊中之鎖存器(例如，圖 23 中之鎖存器之行)之數目與耦接至且共用每一UBC 2362(1)、2362(2)、2362(3)之每一輸出資料位元之上部區塊中之鎖存器(例如，圖 23 中之鎖存器之行)之數目相同。舉例而言，如圖 23 中描繪之實例中所示，每一LBC 2312(1)、2312(2)、2312(3)及每一UBC 2362(1)、2362(2)、2362(3)之每一輸出資料位元線耦接至且共用4個鎖存器(例如，圖 23 中之鎖存器之四個行)之下部及上部區塊。在其它實例中，應瞭解，共用LBC 2312(1)、2312(2)、2312(3)及UBC 2362(1)、2362(2)、2362(3)之每一輸出資料位元之下部及上部區塊中之鎖存器2330之數目可為不同於四個之數目之鎖存器2330。
圖 24 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數系統2400之實例的方塊圖。應瞭解，圖 24 之格雷碼計數系統2400可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 24 繪示格雷碼計數系統2400包括複數個下部位元計數器LBC 2412(1)、2412(2)、2412(3)，其中之每一者回應於快速計數時脈2402而產生回應於各別鎖存器啟用信號latch_en 2420而在包括複數個鎖存器2430之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 24 中描繪之實例中，LBC 2412(1)、2412(2)、2412(3)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2430 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2412(1)、2412(2)、2412(3)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2430之下部區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2468亦經耦接以接收快速計數時脈2402以產生經相移緩慢時脈2452，該緩慢時脈耦接至複數個第一上部位元計數器(UBC) 2462(1)、2462(2)、2462(3)。UBC 2462(1)、2462(2)、2462(3)中之每一者回應於緩慢時脈2452而產生包括冗餘位元之第一複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2420而在包括該複數個鎖存器2430之上部區塊之間共用且儲存。
另外，圖 24 中描繪之實例亦示出第二時脈分頻器2464亦經耦接以接收經相移緩慢計數時脈2452以產生第二較慢時脈2453，該第二較慢時脈耦接至複數個第二上部位元計數器(UBC) 2463(1)、2463(2)、2463(3)以產生回應於各別鎖存器啟用信號latch_en 2420而在包括該複數個鎖存器2430之上部區塊之間共用且儲存之第二複數個上部資料位元(MSB)。
在該實例中，應瞭解，第二時脈分頻器2464以由該複數個UBC 2462(1)、2462(2)、2462(3)產生之位元之數目決定之量對緩慢時脈2452進行分頻。舉例而言，若第一上部位元計數器2462(1)、2462(2)、2462(3)中之每一者產生2個輸出資料位元，則第二時脈分頻器2464以等於或小於4 (=22 )對第一緩慢計數時脈2452進行分頻以產生第二較慢時脈2453，該第二較慢時脈如所示耦接至第二UBC 2463(1)、2463(2)、2463(3)。
在圖 24 中繪示之實例中，應瞭解，耦接至且共用LBC 2412(1)、2412(2)、2412(3)之每一輸出資料位元之下部區塊中之鎖存器(例如，圖 24 中之鎖存器之行)之數目與耦接至且共用該複數個第一UBC 2462(1)、2462(2)、2462(3)之每一輸出資料位元及該複數個第二UBC 2463(1)、2463(2)、2463(3)之每一輸出資料位元之上部區塊中之鎖存器(例如，圖 24 中之鎖存器之行)之數目相同。舉例而言，在所描繪之實例中，該複數個LBC 2412(1)、2412(2)、2412(3)中之每一者之每一輸出資料位元、該複數個第一UBC 2462(1)、2462(2)、2462(3)中之每一者之每一輸出資料位元以及該複數個第二UBC (1)、2463(2)、2463(3)中之每一者之每一輸出資料位元耦接至且共用包括四個鎖存器2430 (例如，圖 24 中之鎖存器之四個行)之下部及上部區塊。
應瞭解，根據本發明之教示，耦接至且共用包括四個鎖存器2430之下部及上部區塊之位元計數器之每一輸出資料位元線之實例選擇係出於闡釋目的，且不同數目之鎖存器亦可耦接至且共用位元計數器之每一輸出資料位元線。
圖 25 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數系統2500之實例的方塊圖。應瞭解，圖 25 之格雷碼計數系統2500可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 25 繪示格雷碼計數系統2500包括複數個下部位元計數器LBC 2512(1)、2512(2)、2512(3)，其中之每一者回應於快速計數時脈2502而產生回應於各別鎖存器啟用信號latch_en 2520而在包括複數個鎖存器2530之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 25 中描繪之實例中，LBC 2512(1)、2512(2)、2512(3)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2530 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2512(1)、2512(2)、2512(3)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2530之下部區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2568亦經耦接以接收快速計數時脈2502以產生經相移緩慢時脈2552，該緩慢時脈耦接至複數個第一上部位元計數器(UBC) 2562(1)、2562(2)、2562(3)。UBC 2562(1)、2562(2)、2562(3)中之每一者回應於緩慢時脈2552而產生包括冗餘位元之第一複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2520而在包括該複數個鎖存器2530之上部區塊之間共用且儲存。
另外，圖 25 中描繪之實例亦示出複數個第二時脈分頻器2564(1)、2564(2)、2564(3)亦經耦接以接收經相移緩慢計數時脈2552以產生第二較慢時脈2553，該等第二較慢時脈耦接至複數個第二上部位元計數器(UBC) 2563(1)、2563(2)、2563(3)以產生回應於各別鎖存器啟用信號latch_en 2520而在包括複數個鎖存器2530之上部區塊之間共用且儲存之第二複數個上部資料位元(MSB)。
在該實例中，應瞭解，該複數個第二時脈分頻器2564(1)、2564(2)、2564(3)中之每一者以由該複數個UBC 2562(1)、2562(2)、2562(3)產生之位元之數目決定之量對緩慢時脈2552進行分頻。舉例而言，若第一上部位元計數器2562(1)、2562(2)、2562(3)中之每一者產生2個輸出資料位元，則第二時脈分頻器2564(1)、2564(2)、2564(3)中之每一者以等於或小於4 (=22 )對第一緩慢計數時脈2552進行分頻以產生第二較慢時脈2553，該第二較慢時脈如所示耦接至第二UBC 2563(1)、2563(2)、2563(3)。
在圖 25 中繪示之實例中，應瞭解，耦接至且共用LBC 2512(1)、2512(2)、2512(3)之每一輸出資料位元之下部區塊中之鎖存器(例如，圖 25 中之鎖存器之行)之數目與耦接至且共用該複數個第一UBC 2562(1)、2562(2)、2562(3)之每一輸出資料位元及該複數個第二UBC 2563(1)、2563(2)、2563(3)之每一輸出資料位元之上部區塊中之鎖存器(例如，圖 25 中之鎖存器之行)之數目相同。舉例而言，在所描繪之實例中，該複數個LBC 2512(1)、2512(2)、2512(3)中之每一者之每一輸出資料位元、該複數個第一UBC 2562(1)、2562(2)、2562(3)中之每一者之每一輸出資料位元以及該複數個第二UBC 2563(1)、2563(2)、2563(3)中之每一者之每一輸出資料位元耦接至且共用包括四個鎖存器2530 (例如，圖 25 中之鎖存器之四個行)之下部及上部區塊。
應瞭解，根據本發明之教示，耦接至且共用具有四個鎖存器2530之下部及上部區塊之位元計數器之每一輸出資料位元線之實例選擇係出於闡釋目的，且下部及上部區塊中之不同數目之鎖存器亦可耦接至且共用位元計數器之每一輸出資料位元線。
圖 26A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數系統2600之實例的方塊圖。應瞭解，圖 26A 之格雷碼計數系統2600可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 26A 繪示格雷碼計數系統2600包括複數個下部位元計數器LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)，其中之每一者回應於快速計數時脈2602而產生回應於各別鎖存器啟用信號latch_en 2620而在包括第一複數個鎖存器2630之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 26A 中描繪之實例中，LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)中之每一者之該複數個下部資料位元中之每一者在具有四個鎖存器2630 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2630之下部區塊之間共用且儲存。
繼續所描繪之實例，複數個具有相移之時脈分頻器2668(1)、2668(2)、2668(3)亦經耦接以接收快速計數時脈2602以產生經相移緩慢時脈2652，該等緩慢時脈耦接至複數個上部位元計數器(UBC) 2662(1)、2662(2)、2662(3)。UBC 2662(1)、2662(2)、2662(3)中之每一者回應於緩慢時脈2652而產生包括冗餘位元之複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2620而在包括第二複數個鎖存器2630之上部區塊之間共用且儲存。在圖 26A 中描繪之實例中，UBC 2662(1)、2662(2)、2662(3)中之每一者之該複數個上部資料位元中之每一者在包括八個鎖存器2630 (例如，鎖存器之八個行)之上部區塊之間共用且儲存。在其它實例中，應瞭解，UBC 2662中之每一者之該複數個上部資料位元中之每一者可在不同數目之鎖存器2630之間共用且儲存。
在圖 26A 中繪示之實例中，應瞭解，耦接至且共用每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)之每一輸出資料位元之下部區塊中之鎖存器2630 (例如，第一複數個鎖存器)之數目係小於或等於耦接至且共用每一UBC 2662(1)、2662(2)、2662(3)之每一輸出資料位元之上部區塊中之鎖存器(例如，第二複數個鎖存器)之數目的數目。舉例而言，如圖 26A 中描繪之實例中所示，每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)之每一輸出資料位元線耦接至且共用包括4個鎖存器(例如，圖 26A 中之鎖存器之四個行)之下部區塊，而每一UBC 2662(1)、2662(2)、2662(3)之每一輸出資料位元線耦接至且共用包括8個鎖存器之上部區塊。在其它實例中，應瞭解，共用下部及上部區塊中之LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)及UBC 2662(1)、2662(2)、2662(3)之每一輸出資料位元之鎖存器2630之數目可為不同於四個或八個之數目之鎖存器2630，只要每一LBC 2612(1)、2612(2)、2612(3)、2612(4)、2612(5)之每一輸出資料位元線耦接至且共用下部區塊中之鎖存器2630之數目少於或等於上部區塊中之UBC 2662(1)、2662(2)、2662(3)中之每一者之每一輸出資料位元線即可。
圖 26B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數系統2600之另一實例的方塊圖。應瞭解，圖 26B 之格雷碼計數系統2600可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 26B 之格雷碼計數系統2600特別地與圖 26A 中描述之格雷碼計數系統2600共用許多相似性。然而，圖 26A 之格雷碼計數系統2600與圖 26B 之格雷碼計數系統2600之間的一個差異在於，在圖 26A 之格雷碼計數系統2600中，UBC 2662(1)、2662(2)、2662(3)中之每一者與LBC中之一者(例如，2612(1)、2612(3)、2612(5))對準。因此，與LBC中之一者(例如，2612(1)、2612(3)、2612(5))對準之每一UBC 2662(1)、2662(2)、2662(3)配置於與各別UBC 2662(1)、2662(2)、2662(3)所對準之LBC 2612(1)、2612(3)、2612(5)相同行之鎖存器2630之間。相比之下，在圖 26B 之格雷碼計數系統2600中，所有UBC 2662(1)、2662(2)未與LBC 2612(1)、2612(2)、2612(3)、2612(4)對準。因此，所有UBC 2662(1)、2662(2)配置於與每一LBC 2612(1)、2612(2)、2612(3)、2612(4)不同行之鎖存器2630之間。
圖 27A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器及複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數系統2700之實例的方塊圖。應瞭解，圖 27A 之格雷碼計數系統2700可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 27A 繪示格雷碼計數系統2700包括複數個下部位元計數器LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)，其中之每一者回應於快速計數時脈2702而產生回應於各別鎖存器啟用信號latch_en 2720而在包括第一複數個鎖存器2730之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 27A 中描繪之實例中，LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2730 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2730之下部區塊之間共用且儲存。
繼續所描繪之實例，複數個具有相移之時脈分頻器2768(1)、2768(2)、2768(3)亦經耦接以接收快速計數時脈2702以產生經相移緩慢時脈2752，該等緩慢時脈耦接至複數個第一上部位元計數器(UBC) 2762(1)、2762(2)、2762(3)。UBC 2762(1)、2762(2)、2762(3)中之每一者回應於緩慢時脈2752而產生包括冗餘位元之第一複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2720而在包括第二複數個鎖存器2730之上部區塊之間共用且儲存。
另外，圖 27A 中描繪之實例亦示出複數個第二時脈分頻器2764(1)、2764(2)、2764(3)亦經耦接以接收經相移緩慢計數時脈2752以產生第二較慢時脈2753，該等第二較慢時脈耦接至複數個第二上部位元計數器(UBC) 2763(1)、2763(2)、2763(3)以產生回應於各別鎖存器啟用信號latch_en 2720而在包括該第二複數個鎖存器2730之上部區塊之間共用且儲存之第二複數個上部資料位元(MSB)。
在該實例中，應瞭解，第二時脈分頻器2764(1)、2764(2)、2764(3)中之每一者以由該複數個UBC 2762(1)、2762(2)、2762(3)中之每一者產生之位元之數目決定之量對緩慢時脈2752進行分頻。舉例而言，若第一上部位元計數器2762(1)、2762(2)、2762(3)中之每一者產生2個輸出資料位元，則第二時脈分頻器2764(1)、2764(2)、2764(3)以等於或小於4 (=22 )對第一緩慢計數時脈2752進行分頻以產生第二較慢時脈2753，該等第二較慢時脈如所示耦接至第二UBC 2763(1)、2763(2)、2763(3)。
在圖 27A 中描繪之實例中，由UBC 2762(1)、2762(2)、2762(3)及UBC 2763(1)、2763(2)、2763(3)中之每一者輸出之該複數個上部資料位元中之每一者在包括八個鎖存器2730 (例如，鎖存器之八個行)之上部區塊之間共用且儲存。在其它實例中，應瞭解，UBC 2762(1)、2762(2)、2762(3)中之每一者及UBC 2763(1)、2763(2)、2763(3)中之每一者之該複數個上部資料位元中之每一者可在包括不同數目之鎖存器2730之上部區塊之間共用且儲存。
在圖 27A 中繪示之實例中，應瞭解，耦接至且共用每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)之每一輸出資料位元之下部區塊中之鎖存器2730 (例如，第一複數個鎖存器)之數目係小於或等於耦接至且共用每一UBC 2762(1)、2762(2)、2762(3)及每一UBC 2763(1)、2763(2)、2763(3)之每一輸出資料位元之上部區塊中之鎖存器(例如，第二複數個鎖存器)之數目的數目。舉例而言，如圖 27A 中描繪之實例中所示，每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)之每一輸出資料位元線耦接至且共用下部區塊中之4個鎖存器(例如，圖 27A 中之鎖存器之四個行)，而每一UBC 2762(1)、2762(2)、2762(3)及每一UBC 2763(1)、2763(2)、2763(3)之每一輸出資料位元線耦接至且共用上部區塊中之8個鎖存器。在其它實例中，應瞭解，共用LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)及UBC 2762(1)、2762(2)、2762(3)及UBC 2763(1)、2763(2)、2763(3)之每一輸出資料位元之鎖存器2730之數目可為下部及上部區塊中之不同於四個或八個之數目之鎖存器2730，只要每一LBC 2712(1)、2712(2)、2712(3)、2712(4)、2712(5)之每一輸出資料位元線耦接至且共用下部區塊中之鎖存器2730之數目少於或等於上部區塊中之UBC 2762(1)、2762(2)、2762(3)及UBC 2763(1)、2763(2)、2763(3)中之每一者之每一輸出資料位元線即可。
圖 27B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器及複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數系統2700之另一實例的方塊圖。應瞭解，圖 27B 之格雷碼計數系統2700可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 27B 之格雷碼計數系統2700特別地與圖 27A 中描述之格雷碼計數系統2700共用許多相似性。然而，圖 27A 之格雷碼計數系統2700與圖 27B 之格雷碼計數系統2700之間的一個差異在於，在圖 27A 之格雷碼計數系統2700中，UBC 2762(1)、2762(2)、2762(3)及2763(1)、2763(2)、2763(3)中之每一者與LBC 2712(1)、2712(2)、2712(3)對準。因此，與LBC 2712(1)、2712(2)、2712(3)對準之每一UBC 2762(1)、2762(2)、2762(3)及2763(1)、2763(2)、2763(3)配置於與圖 27A 中UBC 2762(1)、2762(2)、2762(3)及2763(1)、2763(2)、2763(3)所對準之LBC 2712(1)、2712(2)、2712(3)相同行之鎖存器2730之間。相比之下，在圖 27B 之格雷碼計數系統2700中，所有UBC 2762(1)、2762(2)及2763(1)、2763(2)未與LBC 2712(1)、2712(2)、2712(3)、2712(4)對準。因此，所有UBC 2762(1)、2762(2)及UBC 2763(1)、2763(2)配置於與圖 27B 中之每一LBC 2712(1)、2712(2)、2712(3)、2712(4)不同行之鎖存器2730之間。
圖 28A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數系統2800之另一實例的方塊圖。應瞭解，圖 28A 之格雷碼計數系統2800可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 28A 繪示格雷碼計數系統2800包括複數個下部位元計數器LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)，其中之每一者回應於快速計數時脈2802而產生回應於各別鎖存器啟用信號latch_en 2820而在包括第一複數個鎖存器2830之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 28A 中描繪之實例中，LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2830 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2830之下部區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2868亦經耦接以接收快速計數時脈2802以產生經相移緩慢時脈2852，該緩慢時脈耦接至複數個上部位元計數器(UBC) 2862(1)、2862(2)、2862(3)。UBC 2862(1)、2862(2)、2862(3)中之每一者回應於緩慢時脈2852而產生包括冗餘位元之複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2820而在包括第二複數個鎖存器2830之上部區塊之間共用且儲存。在圖 28A 中描繪之實例中，UBC 2862(1)、2862(2)、2862(3)中之每一者之該複數個上部資料位元中之每一者在包括八個鎖存器2830 (例如，鎖存器之八個行)之上部區塊之間共用且儲存。在其它實例中，應瞭解，UBC 2862(1)、2862(2)、2862(3)中之每一者之該複數個上部資料位元中之每一者可在包括不同數目之鎖存器2830之上部區塊之間共用且儲存。
在圖 28A 中繪示之實例中，應瞭解，耦接至且共用每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)之每一輸出資料位元之下部區塊中之鎖存器2830 (例如，第一複數個鎖存器)之數目係小於或等於耦接至且共用每一UBC 2862(1)、2862(2)、2862(3)之每一輸出資料位元之上部區塊中之鎖存器2830 (例如，第二複數個鎖存器)之數目的數目。舉例而言，如圖 28A 中描繪之實例中所示，每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)之每一輸出資料位元線耦接至且共用包括4個鎖存器(例如，圖 28A 中之鎖存器之四個行)之下部區塊，而每一UBC 2862(1)、2862(2)、2862(3)之每一輸出資料位元線耦接至且共用包括8個鎖存器之上部區塊。在其它實例中，應瞭解，共用LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)及UBC 2862(1)、2862(2)、2862(3)之每一輸出資料位元之鎖存器2830之數目可為下部及上部區塊中之不同於四個或八個之數目之鎖存器2830，只要每一LBC 2812(1)、2812(2)、2812(3)、2812(4)、2812(5)之每一輸出資料位元線耦接至且共用下部區塊中之鎖存器2830之數目少於或等於耦接至UBC 2862(1)、2862(2)、2862(3)中之每一者之輸出資料位元線之每一上部區塊中之鎖存器2830之數目即可。
圖 28B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數系統2800之又一實例的方塊圖。應瞭解，圖 28B 之格雷碼計數系統2800可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 28B 之格雷碼計數系統2800特別地與圖 28A 中之格雷碼計數系統2800共用許多相似性。然而，圖 28A 之格雷碼計數系統2800與圖 28B 之格雷碼計數系統2800之間的一個差異在於，在圖 28A 之格雷碼計數系統2800中，UBC 2862(1)、2862(2)、2862(3)中之每一者與LBC中之一者(例如，2812(1)、2812(3)、2812(5)對準。因此，與LBC (例如，2812(1)、2812(3)、2812(5))對準之每一UBC 2862(1)、2862(2)、2862(3)配置於與UBC 2862(1)、2862(2)、2862(3)所對準之LBC (例如，2812(1)、2812(3)、2812(5))相同行之鎖存器2830之間。相比之下，在圖 28B 之格雷碼計數系統2800中，所有UBC 2862(1)、2862(2)未與LBC 2812(1)、2812(2)、2812(3)、2812(4)對準。因此，所有UBC 2862(1)、2862(2)配置於與每一LBC 2812(1)、2812(2)、2812(3)、2812(4)不同行之鎖存器2830之間。
圖 29A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數系統2900之實例的方塊圖。應瞭解，圖 29A 之格雷碼計數系統2900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
如所描繪之實例中所示，圖 29A 繪示格雷碼計數系統2900包括複數個下部位元計數器LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)，其中之每一者回應於快速計數時脈2902而產生回應於各別鎖存器啟用信號latch_en 2920而在包括第一複數個鎖存器2930之下部區塊之間共用且儲存之複數個下部資料位元(例如，LSB)。在圖 29A 中描繪之實例中，LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)中之每一者之該複數個下部資料位元中之每一者在包括四個鎖存器2930 (例如，鎖存器之四個行)之下部區塊之間共用且儲存。在其它實例中，應瞭解，LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)中之每一者之該複數個下部資料位元中之每一者可在包括不同數目之鎖存器2930之下部區塊之間共用且儲存。
繼續所描繪之實例，具有相移之時脈分頻器2968亦經耦接以接收快速計數時脈2902以產生經相移緩慢時脈2952，該緩慢時脈耦接至複數個第一上部位元計數器(UBC) 2962(1)、2962(2)、2962(3)。UBC 2962(1)、2962(2)、2962(3)中之每一者回應於緩慢時脈2952而產生包括冗餘位元之第一複數個上部資料位元(例如，MSB)，該等位元回應於各別鎖存器啟用信號latch_en 2920而在包括第二複數個鎖存器2930之上部區塊之間共用且儲存。
另外，圖 29A 中描繪之實例亦示出第二時脈分頻器2964亦經耦接以接收經相移緩慢計數時脈2952以產生第二較慢時脈2953，該第二較慢時脈耦接至複數個第二上部位元計數器(UBC) 2963(1)、2963(2)、2963(3)以產生回應於各別鎖存器啟用信號latch_en 2920而在包括該第二複數個鎖存器2930之上部區塊之間共用且儲存之第二複數個上部資料位元(MSB)。
在該實例中，應瞭解，第二時脈分頻器2964以由該複數個UBC 2962中之每一者產生之位元之數目決定之量對緩慢時脈2952進行分頻。舉例而言，若第一上部位元計數器2962(1)、2962(2)、2962(3)中之每一者產生2個輸出資料位元，則第二時脈分頻器2964以等於或小於(=22 )對第一緩慢計數時脈2952進行分頻以產生第二較慢時脈2953，該第二較慢時脈如所示耦接至第二UBC 2963(1)、2963(2)、2963(3)。
在圖 29A 中描繪之實例中，由UBC 2962(1)、2962(2)、2962(3)及UBC 2963(1)、2963(2)、2963(3)中之每一者輸出之該複數個上部資料位元中之每一者在包括八個鎖存器2930 (例如，鎖存器之八個行)之上部區塊之間共用且儲存。在其它實例中，應瞭解，UBC 2962(1)、2962(2)、2962(3)中之每一者及UBC 2963(1)、2963(2)、2963(3)中之每一者之該複數個上部資料位元中之每一者可在包括不同數目之鎖存器2930之上部區塊之間共用且儲存。
在圖 29A 中繪示之實例中，應瞭解，耦接至且共用每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)之每一輸出資料位元之下部區塊中之鎖存器2930 (例如，第一複數個鎖存器)之數目係小於或等於耦接至且共用每一UBC 2962(1)、2962(2)、2962(3)及每一UBC 2963(1)、2963(2)、2963(3)之每一輸出資料位元之上部區塊中之鎖存器2930 (例如，第二複數個鎖存器)之數目的數目。舉例而言，如圖 29A 中描繪之實例中所示，每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)之每一輸出資料位元線耦接至且共用包括4個鎖存器(例如，圖 29A 中之鎖存器之四個行)之下部區塊，而每一UBC 2962(1)、2962(2)、2962(3)及每一UBC 2963(1)、2963(2)、2963(3)之每一輸出資料位元線耦接至且共用包括8個鎖存器之上部區塊。在其它實例中，應瞭解，共用下部及上部區塊中之LBC 2912以及UBC 2962及2963之每一輸出資料位元之鎖存器2930之數目可為與四個或八個不同的數目之鎖存器2930，只要每一LBC 2912(1)、2912(2)、2912(3)、2912(4)、2912(5)之每一輸出資料位元線耦接至且共用下部區塊中之鎖存器2930之數目少於或等於耦接至UBC 2962(1)、2962(2)、2962(3)及2963(1)、2963(2)、2963(3)中之每一者之每一輸出資料位元線之上部區塊中之鎖存器2930之數目即可。
圖 29B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器、時脈分頻器及複數個緩衝器之N位元多級格雷碼計數系統2900之另一實例的方塊圖。應瞭解，圖 29B 之格雷碼計數系統2900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 29B 之格雷碼計數系統2900特別地與圖 29A 中描述之格雷碼計數系統2900共用許多相似性。然而，圖 29B 中示出之格雷碼計數系統2900與圖 29A 中示出之格雷碼計數系統2900之間的一個差異在於，圖 29B 中示出之格雷碼計數系統2900亦包括沿著UBC 2962(1)、2962(2)、2962(3)之輸出資料位元線分布之第一複數個緩衝器或中繼器2986、沿著UBC 2963(1)、2963(2)、2963(3)之輸出資料位元線分布之第二複數個緩衝器或中繼器2988、沿著快速計數時脈2902之時脈線分布之第三複數個緩衝器或中繼器2990、沿著經相移緩慢計數時脈2952之時脈線分布之第四複數個緩衝器或中繼器2992，以及沿著緩慢計數時脈2953之時脈線分布之第五複數個緩衝器或中繼器2994。
在該實例中，應注意，該複數個緩衝器或中繼器2986、2988、2990、2992及/或2994沿著每一輸出資料或時脈線配置以維持信號完整性。在各種實例中，應瞭解，取決於信號完整性之需求及/或可允許之延遲差之要求可自由選擇輸出資料位元線及/或時脈線(若存在)中使用之緩衝器或中繼器之數目。此外，應瞭解，包括緩衝器或中繼器可根據需要包括於所有本發明之實施例中，包括但不限於出於闡釋目的在本發明中描繪之實例。
圖 29C 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數系統2900之又一實例的方塊圖。應瞭解，圖 29C 之格雷碼計數系統2900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 29C 之格雷碼計數系統2900特別地與圖 29A 中描述之格雷碼計數系統2900共用許多相似性。然而，圖 29A 之格雷碼計數系統2900及圖 29C 之格雷碼計數系統2900之間的一個差異在於，在圖 29A 之格雷碼計數系統2900中，UBC 2962(1)、2962(2)、2962(3)及UBC 2963(1)、2963(2)、2963(3)中之每一者與LBC 2912 (例如，2912(1)、2912(3)、2912(5))對準。因此，與LBC 2912 (例如，2912(1)、2912(3)、2912(5))對準之每一UBC 2962(1)、2962(2)、2962(3)及UBC 2963(1)、2963(2)、2963(3)配置於與UBC 2962(1)、2962(2)、2962(3)及UBC 2963(1)、2963(2)、2963(3)所對準之LBC (例如，2912(1)、2912(3)、2912(5))相同行之鎖存器2930之間。相比之下，在圖 29C 之格雷碼計數系統2900中，所有UBC 2962(1)、2962(2)及UBC 2963(1)、2963(2)未與LBC 2912(1)、2912(2)、2912(3)、2912(4)對準。因此，所有UBC 2962(1)、2962(2)及UBC 2963(1)、2963(2)配置於與每一LBC 2912(1)、2912(2)、2912(3)、2912(4)不同行之鎖存器2930之間。
圖 29D 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數系統2900之又一實例的方塊圖。應瞭解，圖 29D 之格雷碼計數系統2900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 29D 之格雷碼計數系統2900特別地與圖 29C 中描述之格雷碼計數系統2900共用許多相似性。然而，圖 29D 之格雷碼計數系統2900與圖 29C 之格雷碼計數系統2900之間的一個差異在於，圖 29D 之格雷碼計數系統2900包括複數個第二時脈分頻器2964(1)、2964(2)，其中之每一者產生如所示耦接至各別第二UBC 2963(1)、2963(2)之各別第二較慢時脈信號2953。因此，圖 29D 之每一第二時脈分頻器2964(1)、2964(2)經耦接以提供如所示用於單一第二UBC 2963(1)、2963(2)之第二較慢時脈信號2953。相比之下，在圖 29C 之格雷碼計數系統2900中，存在經耦接以提供如所示用於複數個第二UBC 2963(1)、2963(2)之第二較慢時脈信號2953之單一第二時脈分頻器2964。
圖 29E 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、複數個具有相移之第一時脈分頻器以及具有相移之第二時脈分頻器之N位元多級格雷碼計數系統2900之再一實例的方塊圖。應瞭解，圖 29E 之格雷碼計數系統2900可為上文描述之產生冗餘位元之格雷碼計數器之另一實例，且上文描述之類似命名且編號之元件在下文類似地耦接且起作用。
實際上，應瞭解，圖 29E 之格雷碼計數系統2900特別地與圖 29C 中描述之格雷碼計數系統2900共用許多相似性。然而，圖 29E 之格雷碼計數系統2900與圖 29C 之格雷碼計數系統2900之間的一個差異在於，圖 29E 之格雷碼計數系統2900包括複數個具有相移之第一時脈分頻器2968(1)、2968(2)，其中之每一者經耦接以接收快速計數時脈2902以產生耦接至各別第一UBC 2962(1)、2962(2)之各別經相移緩慢時脈2952。因此，每一具有相移之第一時脈分頻器2968(1)、2968(2)經耦接以提供用於單一UBC 2962(1)、2962(2)之各別經相移緩慢時脈2952。
另外，圖 29E 之格雷碼計數系統2900亦包括具有相移之第二時脈分頻器2969，其亦經耦接以接收同一快速計數時脈2902以產生第二經相移較慢時脈2953，該較慢時脈如所示經耦接以由該複數個第二UBC 2963(1)、2963(2)接收。在該實例中，應瞭解，與具有相移之第一時脈分頻器2968(1)、2968(2)之相移及分頻量相比，具有相移之第二時脈分頻器2969提供相同相移且以額外量對快速計數時脈2902進行分頻。在該實例中，具有相移之第二時脈分頻器2969對快速時脈2902進行分頻之額外量係由在無冗餘位元的情況下由複數個LBC 2912(1)、2912(2)、2912(3)、2912(4)中之每一者及該複數個UBC 2962(1)、2962(2)中之每一者產生之位元之數目決定的。舉例而言，若第一上部位元計數器2962(1)、2962(2)中之每一者產生2個輸出資料位元，則具有相移之第二時脈分頻器2969以32 (=2(4-1+2) )對快速計數時脈2902進行分頻以產生第二較慢時脈2953，該第二較慢時脈如所示耦接至該複數個第二UBC 2963(1)、2963(2)。
對本發明之所繪示實例之以上描述(包括摘要中所描述之內容)並不意欲係窮盡性的或將本發明限制於所揭示之精確形式。雖然本文中出於說明性目的而描述了本發明之特定實例，但在本發明之範疇內，各種修改係可能的，如熟習相關技術者將認識到。
可鑒於以上詳細描述對本發明作出此等修改。所附申請專利範圍中使用之術語不應解釋為將本發明限於本說明書中所揭示之特定實例。實際上，本發明之範疇應完全由所附申請專利範圍判定，應根據請求項解釋之已確立原則來解釋所附申請專利範圍。
100:成像系統 102:像素陣列 104:控制電路系統 106:讀出電路系統 108:功能邏輯 110:讀出行線/讀出行 200:方塊圖 202:計數器時脈count_clk 204:計數器啟用信號count_en 206:AND閘 208:經啟用計數器時脈信號count_clki 210:漣波計數器 212(1):D正反器(DFF) 212(2):D正反器(DFF) 212(i):D正反器(DFF) 212(N):D正反器(DFF) 218(1):輸出Q 218(2):輸出Q 218(i):輸出Q 218(N):輸出Q 220(1):輸出Q_bar 220(2):輸出Q_bar 220(i):輸出Q_bar 220(N):輸出Q_bar 230:暗信號條件 240:亮信號條件 300:格雷碼產生器 300(1):格雷碼計數器 300(2):格雷碼計數器 300(3):格雷碼計數器 302:計數時脈 320:鎖存器啟用信號latch_en 330:鎖存器 330(1):鎖存器 330(2):鎖存器 330(3):鎖存器 330(12):鎖存器 400:格雷碼計數系統 402:第一時脈/快速計數時脈 410:下部位元計數器(LBC) 412:快速格雷碼產生器 420:鎖存器啟用信號latch_en 430:鎖存器 452:緩慢計數時脈 460:上部位元計數器(LBC) 461:上部位元格雷碼計數器(UBC) 462:緩慢格雷碼產生器 468:具有相移之時脈分頻器 470:讀出行 472:格雷碼至二進位碼轉換器 474:二進位碼 476:錯誤校正控制器 478:經校正計數器值 480:最終值計算單元 482:經校正最終數位影像資料 500:圖解 510:期望值 520:等效計數器值 530:等效計數器值 540:組合計數器值 600:圖解 610:期望值 620:LBC計數碼 630:UBC計數碼 640:計數器值 642:位置 644:位置 646:位置 648:位置 700:N位元多級計數器 702:第一時脈 710:LBC 712:快速格雷碼產生器 752:第二時脈 760:UBC 762:緩慢格雷碼產生器 800:圖解 810:期望值 830:UBC值 832:時間點 834:時間點 836:時間點 838:時間點 840:經錯誤校正UBC值 842:時間點 844:時間點 846:時間點 848:時間點 850:最終的組合計數器值 862:時間點 864:時間點 866:時間點 868:時間點 900:圖解 910:期望值 932:區 934:區 936:區 940:經錯誤校正UBC值 942:時間點 944:時間點 946:時間點 950:最終的組合計數器值 992:時間區 994:時間區 996:時間區 1000:時序圖 1010:波形 1020:波形 1100:時序圖 1110:圖解 1120:圖解 1210:波形 1220:波形 1230:波形 1240:波形 1310:波形 1330:波形 1340:波形 1400:時序圖 1410:波形 1420:波形 1500:時序圖 1510:波形 1530:波形 1540:波形 1600:格雷碼計數器 1600(1):格雷碼計數器 1600(2):格雷碼計數器 1600(3):格雷碼計數器 1602:計數時脈 1612(1):下部位元格雷碼計數器 1612(2):下部位元格雷碼計數器 1612(3):下部位元格雷碼計數器 1612(4):下部位元格雷碼計數器 1620:鎖存器啟用信號latch_en 1630:鎖存器 1700:N位元多級格雷碼計數系統 1702:快速計數時脈 1712:下部位元計數器LBC 1720:鎖存器啟用信號latch_en 1730:鎖存器 1752:經相移緩慢時脈 1762:上部位元計數器(UBC) 1768:具有相移之時脈分頻器 1800:N位元多級格雷碼計數系統 1802:快速計數時脈 1812:下部位元計數器LBC 1820:鎖存器啟用信號latch_en 1830:鎖存器 1852:經相移緩慢時脈 1853:第二較慢時脈 1862:第一上部位元計數器(UBC) 1863:第二上部位元計數器(UBC) 1864:第二時脈分頻器 1868:具有相移之時脈分頻器 1884:緩衝器或中繼器 1886:緩衝器或中繼器 1888:緩衝器或中繼器 1900:N位元多級格雷碼計數系統 1902:快速計數時脈 1912(1):下部位元計數器LBC 1912(2):下部位元計數器LBC 1912(3):下部位元計數器LBC 1920:鎖存器啟用信號latch_en 1930:鎖存器 1952:經相移緩慢時脈 1962(1):上部位元計數器(UBC) 1962(2):上部位元計數器(UBC) 1962(3):上部位元計數器(UBC) 1968(1):具有相移之時脈分頻器 1968(2):具有相移之時脈分頻器 1968(3):具有相移之時脈分頻器 2000:N位元多級格雷碼計數系統 2002:快速計數時脈 2012(1):下部位元計數器LBC 2012(2):下部位元計數器LBC 2012(3):下部位元計數器LBC 2020:鎖存器啟用信號latch_en 2030:鎖存器 2052:經相移緩慢時脈 2053:第二較慢時脈 2062(1):第一上部位元計數器(UBC) 2062(2):第一上部位元計數器(UBC) 2062(3):第一上部位元計數器(UBC) 2063(1):第二上部位元計數器(UBC) 2063(2):第二上部位元計數器(UBC) 2063(3):第二上部位元計數器(UBC) 2064(1):第二時脈分頻器 2064(2):第二時脈分頻器 2064(3):第二時脈分頻器 2068(1):具有相移之時脈分頻器 2068(2):具有相移之時脈分頻器 2068(3):具有相移之時脈分頻器 2100:N位元多級格雷碼計數系統 2102:快速計數時脈 2112(1):下部位元計數器LBC 2112(2):下部位元計數器LBC 2112(3):下部位元計數器LBC 2120:鎖存器啟用信號latch_en 2130:鎖存器 2152:經相移緩慢時脈 2162:上部位元計數器(UBC) 2168:具有相移之時脈分頻器 2200:N位元多級格雷碼計數系統 2202:快速計數時脈 2212(1):下部位元計數器LBC 2212(2):下部位元計數器LBC 2212(3):下部位元計數器LBC 2220:鎖存器啟用信號latch_en 2230:鎖存器 2252:經相移緩慢時脈 2253:第二較慢時脈 2262:第一上部位元計數器(UBC) 2263:第二上部位元計數器(UBC) 2264:第二時脈分頻器 2268:具有相移之時脈分頻器 2300:N位元多級格雷碼計數系統 2302:快速計數時脈 2312(1):下部位元計數器LBC 2312(2):下部位元計數器LBC 2312(3):下部位元計數器LBC 2320:鎖存器啟用信號latch_en 2330:鎖存器 2352:經相移緩慢時脈 2362(1):上部位元計數器(UBC) 2362(2):上部位元計數器(UBC) 2362(3):上部位元計數器(UBC) 2368:具有相移之時脈分頻器 2400:N位元多級格雷碼計數系統 2402:快速計數時脈 2412(1):下部位元計數器LBC 2412(2):下部位元計數器LBC 2412(3):下部位元計數器LBC 2420:鎖存器啟用信號latch_en 2430:鎖存器 2452:經相移緩慢時脈 2453:第二較慢時脈 2462(1):第一上部位元計數器(UBC) 2462(2):第一上部位元計數器(UBC) 2462(3):第一上部位元計數器(UBC) 2463(1):第二上部位元計數器(UBC) 2463(2):第二上部位元計數器(UBC) 2463(3):第二上部位元計數器(UBC) 2464:第二時脈分頻器 2468:具有相移之時脈分頻器 2500:N位元多級格雷碼計數系統 2502:快速計數時脈 2512(1):下部位元計數器LBC 2512(2):下部位元計數器LBC 2512(3):下部位元計數器LBC 2520:鎖存器啟用信號latch_en 2530:鎖存器 2552:經相移緩慢時脈 2553:第二較慢時脈 2562(1):第一上部位元計數器(UBC) 2562(2):第一上部位元計數器(UBC) 2562(3):第一上部位元計數器(UBC) 2563(1):第二上部位元計數器(UBC) 2563(2):第二上部位元計數器(UBC) 2563(3):第二上部位元計數器(UBC) 2564(1):第二時脈分頻器 2564(2):第二時脈分頻器 2564(3):第二時脈分頻器 2568:具有相移之時脈分頻器 2600:N位元多級格雷碼計數系統 2602:快速計數時脈 2612(1):下部位元計數器LBC 2612(2):下部位元計數器LBC 2612(3):下部位元計數器LBC 2612(4):下部位元計數器LBC 2612(5):下部位元計數器LBC 2620:鎖存器啟用信號latch_en 2630:鎖存器 2652:經相移緩慢時脈 2662(1):上部位元計數器(UBC) 2662(2):上部位元計數器(UBC) 2662(3):上部位元計數器(UBC) 2668(1):具有相移之時脈分頻器 2668(2):具有相移之時脈分頻器 2668(3):具有相移之時脈分頻器 2700:N位元多級格雷碼計數系統 2702:快速計數時脈 2712(1):下部位元計數器LBC 2712(2):下部位元計數器LBC 2712(3):下部位元計數器LBC 2712(4):下部位元計數器LBC 2712(5):下部位元計數器LBC 2720:鎖存器啟用信號latch_en 2730:鎖存器 2752:經相移緩慢時脈 2753:第二較慢時脈 2762(1):第一上部位元計數器(UBC) 2762(2):第一上部位元計數器(UBC) 2762(3):第一上部位元計數器(UBC) 2763(1):第二上部位元計數器(UBC) 2763(2):第二上部位元計數器(UBC) 2763(3):第二上部位元計數器(UBC) 2764(1):第二時脈分頻器 2764(2):第二時脈分頻器 2764(3):第二時脈分頻器 2768(1):具有相移之時脈分頻器 2768(2):具有相移之時脈分頻器 2768(3):具有相移之時脈分頻器 2800:N位元多級格雷碼計數系統 2802:快速計數時脈 2812(1):下部位元計數器LBC 2812(2):下部位元計數器LBC 2812(3):下部位元計數器LBC 2812(4):下部位元計數器LBC 2812(5):下部位元計數器LBC 2820:鎖存器啟用信號latch_en 2830:鎖存器 2852:經相移緩慢時脈 2862(1):上部位元計數器(UBC) 2862(2):上部位元計數器(UBC) 2862(3):上部位元計數器(UBC) 2868:具有相移之時脈分頻器 2900:N位元多級格雷碼計數系統 2902:快速計數時脈 2912(1):下部位元計數器LBC 2912(2):下部位元計數器LBC 2912(3):下部位元計數器LBC 2912(4):下部位元計數器LBC 2912(5):下部位元計數器LBC 2920:鎖存器啟用信號latch_en 2930:鎖存器 2952:經相移緩慢時脈 2953:第二較慢時脈 2962(1):第一上部位元計數器(UBC) 2962(2):第一上部位元計數器(UBC) 2962(3):第一上部位元計數器(UBC) 2963(1):第二上部位元計數器(UBC) 2963(2):第二上部位元計數器(UBC) 2963(3):第二上部位元計數器(UBC) 2964:第二時脈分頻器 2964(1):第二時脈分頻器 2964(2):第二時脈分頻器 2968:具有相移之時脈分頻器 2968(1):具有相移之第一時脈分頻器 2968(2):具有相移之第一時脈分頻器 2969:具有相移之第二時脈分頻器 2986:緩衝器或中繼器 2988:緩衝器或中繼器 2990:緩衝器或中繼器 2992:緩衝器或中繼器 2994:緩衝器或中繼器
參見以下圖式描述本發明之非限制性及非窮盡性的實施例，其中除非另外規定，否則貫穿各視圖中相同的參考標號係指相同的部分。
圖 1 係示出包括根據本發明之教示的格雷碼計數信號分布系統之成像系統之一個實例的方塊圖。
圖 2 係繪示漣波進位二進位計數器電路及相關聯波形之一個實例的方塊圖。
圖 3A 係繪示包括自LSB至MSB產生信號之單一格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 3B 係繪示包括自LSB至MSB產生由複數個鎖存器共用之信號之單一格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 3C 係繪示包括自LSB至MSB產生由複數個鎖存器共用之信號之複數個格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 4A 係繪示包括由複數個鎖存器共用之下部位元格雷碼計數器及上部位元格雷碼計數器之實例多級計數器信號分布系統結構的方塊圖。
圖 4B 係繪示根據本發明之教示的具有提供錯誤校正操作之處理區塊的具有冗餘位元之N位元多級格雷碼計數器信號分布系統結構之實例的方塊圖。
圖 4C 係繪示根據本發明之教示的具有提供錯誤校正操作之處理區塊的包括具有相移之時脈分頻器的具有冗餘位元之N位元多級格雷碼計數器信號分布系統結構之另一實例的方塊圖。
圖 5 係繪示適當對準之下部位元計數器格雷碼產生器之輸出值、上部位元計數器格雷碼產生器之輸出值、組合值及期望值的圖解。
圖 6 係繪示經受非所需相移之下部位元計數器格雷碼產生器之輸出值、上部位元計數器格雷碼產生器之輸出值、組合值及期望值的圖解。
圖 7 係繪示根據本發明之教示的具有冗餘位元以校正相移或相位對準問題之多級N位元格雷計數器之一個實例。
圖 8 係繪示根據本發明之教示的利用具有冗餘位元之下部位元計數器格雷碼產生器之輸出值、上部位元計數器格雷碼產生器之輸出值、期望值及經校正值進行錯誤校正以校正由非所需相移造成之問題的圖解。
圖 9 係繪示根據本發明之教示的利用具有冗餘位元之下部位元計數器格雷碼產生器之輸出值、上部位元計數器格雷碼產生器之輸出值、期望值及經校正值進行錯誤校正以校正由較大非所需相移造成之問題的另一圖解。
圖 10 係繪示根據本發明之教示的具有與上部計數器相加之相移之錯誤校正操作實例之波形的時序圖。
圖 11 係根據本發明之教示的示出將使用實例錯誤校正操作來校正錯誤之格雷碼波形及對應二進位碼波形的時序圖。
圖 12 係根據本發明之教示的示出將使用實例錯誤校正操作來校正錯誤之二進位碼波形及對應下部位元計數、上部位元計數及總計數的時序圖。
圖 13 係根據本發明之教示的示出具有錯誤之二進位碼波形以及無錯誤之對應下部位元計數、上部位元計數及總計數的時序圖。
圖 14 係根據本發明之教示的繪示不具有有意與上部計數器相加之相移之錯誤校正操作之另一實例之波形的時序圖。
圖 15 係根據本發明之教示的示出具有錯誤之二進位碼波形以及無錯誤之對應下部位元計數、上部位元計數及總計數的時序圖。
圖 16A 係根據本發明之教示的繪示包括由複數個鎖存器共用的自LSB至MSB產生信號之格雷碼計數器及複數個下部位元格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 16B 係根據本發明之教示的繪示由複數個鎖存器共用的包括自LSB至MSB產生信號之複數個格雷碼計數器及複數個下部位元格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 16C 係根據本發明之教示的繪示包括由複數個鎖存器共用之複數個下部位元格雷碼計數器及複數個上部位元格雷碼計數器之實例計數器信號分布系統結構的方塊圖。
圖 17 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括下部位元格雷碼計數器、上部位元格雷碼計數器、具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 18A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括下部位元格雷碼計數器、多級上部位元計數器及具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 18B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括下部位元格雷碼計數器、多級上部位元計數器、具有相移之時脈分頻器、時脈分頻器及緩衝器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 19 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 20 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 21 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 22 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 23 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 24 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 25 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 26A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 26B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及複數個具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 27A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器及複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 27B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器及複數個具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 28A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 28B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個上部位元計數器及具有相移之時脈分頻器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 29A 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 29B 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器、時脈分頻器及複數個緩衝器之N位元多級格雷碼計數信號分布系統結構之另一實例的方塊圖。
圖 29C 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及時脈分頻器之N位元多級格雷碼計數信號分布系統結構之又一實例的方塊圖。
圖 29D 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、具有相移之時脈分頻器及複數個時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
圖 29E 係根據本發明之教示的繪示產生由複數個鎖存器共用之計數信號的包括複數個下部位元計數器、複數個多級上部位元計數器、複數個具有相移之第一時脈分頻器及具有相移之第二時脈分頻器之N位元多級格雷碼計數信號分布系統結構之實例的方塊圖。
對應參考標號在圖式之若干視圖中指示對應組件。熟習此項技術者應瞭解，圖中之元件僅為簡單及清晰起見而進行示出，並且未必按比例繪製。舉例而言，圖中之一些元件之尺寸可能相對於其它元件放大以有助於改良對本發明之各種實施例之理解。並且，通常未描繪在商業可行的實施例中有用或必需的常見但眾所周知的元件，以便呈現本發明之此等各種實施例之遮擋較少的視圖。
108:功能邏輯
400:格雷碼計數系統
402:第一時脈/快速計數時脈
412:快速格雷碼產生器
420:鎖存器啟用信號latch_en
430:鎖存器
461:上部位元格雷碼計數器(UBC)
470:讀出行
472:格雷碼至二進位碼轉換器
474:二進位碼
476:錯誤校正控制器
478:經校正計數器值
480:最終值計算單元
482:經校正最終數位影像資料

Claims (24)

  1. 一種計數器分布系統，其包含： 一N位元計數器，其用以接收一第一計數時脈，其中N位元計數器經耦接以產生包括複數個下部資料位元及複數個上部資料位元之複數個資料位元，其中上部資料位元包括至少一個冗餘位元以為該計數器分布系統提供錯誤校正，其中該N位元計數器經耦接以在複數個下部資料位元線上產生該複數個下部資料位元，其中該N位元計數器經進一步耦接以在複數個上部資料位元線上產生該複數個上部資料位元；以及 複數個鎖存器，其耦接至該N位元計數器，其中該複數個下部位元資料線中之每一者及該複數個上部位元資料線中之每一者耦接至複數個鎖存器中之至少一者，其中該複數個鎖存器經配置成複數個鎖存器分組，其中每一鎖存器分組耦接至複數個鎖存器啟用信號中之一各別鎖存器啟用信號，其中每一鎖存器分組中之每一鎖存器經耦接以回應於該各別鎖存器啟用信號而鎖存該複數個資料位元中之一各別資料位元。
  2. 如請求項1之計數器分布系統，其中該N位元計數器包含一格雷碼產生器。
  3. 如請求項1之計數器分布系統， 其中該N位元計數器包含經耦接以接收該第一計數時脈之複數個下部位元計數器，其中該複數個下部位元計數器中之每一者經耦接以在該複數個下部資料位元線上產生該複數個下部資料位元， 其中該複數個鎖存器經進一步配置成複數個下部鎖存器區塊，其中該等下部鎖存器區塊中之每一者包括第一複數個鎖存器分組，其中該複數個下部位元計數器中之每一者耦接至該複數個下部鎖存器區塊中之一各別下部鎖存器區塊。
  4. 如請求項3之計數器分布系統， 其中該N位元計數器係經耦接以接收該第一計數時脈之複數個N位元計數器中之一者， 其中該複數個鎖存器經進一步配置成複數個上部鎖存器區塊，其中該等上部鎖存器區塊中之每一者包括第二複數個鎖存器分組，其中該等上部鎖存器區塊之該第二複數個鎖存器分組之一數目大於該等下部鎖存器區塊之該第一複數個鎖存器分組之一數目，其中該複數個N位元計數器中之每一者耦接至該複數個上部鎖存器區塊中之一各別上部鎖存器區塊。
  5. 如請求項3之計數器分布系統， 其中該N位元計數器包含經耦接以接收該第一計數時脈之複數個上部位元計數器，其中該複數個上部位元計數器中之每一者經耦接以在該複數個上部資料位元線上產生該複數個上部資料位元， 其中該複數個鎖存器經進一步配置成複數個上部鎖存器區塊，其中該等上部鎖存器區塊中之每一者包括第二複數個鎖存器分組，其中該等上部鎖存器區塊之該第二複數個鎖存器分組之一數目等於或大於該等下部鎖存器區塊之該第一複數個鎖存器分組之一數目，其中該複數個上部位元計數器中之每一者耦接至該複數個上部鎖存器區塊中之一各別上部鎖存器區塊。
  6. 如請求項1之計數器分布系統，其進一步包含一具有相移之時脈分頻器，其中該具有相移之時脈分頻器經耦接以接收該第一計數時脈以藉由基於該複數個下部資料位元及冗餘位元之一數目之一第一量對該第一計數時脈進行分頻以產生具有相對於該第一計數時脈之一相移之一第二計數時脈。
  7. 如請求項6之計數器分布系統，其中該N位元計數器包含： 一下部位元計數器，其經耦接以接收該第一計數時脈，其中該下部位元計數器經耦接以回應於該第一計數時脈而產生該複數個下部資料位元；以及 一上部位元計數器，其經耦接以接收該第二計數時脈，其中該上部位元計數器經耦接以回應於該第二計數時脈而產生該複數個上部資料位元。
  8. 如請求項7之計數器分布系統，其中該複數個上部資料位元包含複數個第一上部資料位元及複數個第二上部資料位元，其中該計數器分布系統進一步包含一第二時脈分頻器，該第二時脈分頻器經耦接以接收該第二計數時脈以藉由基於該複數個第一上部資料位元之一數目之一第二量對該第二計數時脈進行分頻以產生一第三計數時脈。
  9. 如請求項8之計數器分布系統，其中該上部位元計數器包含： 一第一上部位元計數器，其經耦接以接收該第二計數時脈以回應於該第二計數時脈而在複數個第一上部資料位元線上產生該複數個第一上部資料位元；以及 一第二上部位元計數器，其經耦接以接收該第三計數時脈以回應於該第三計數時脈而在複數個第二上部資料位元線上產生該複數個第二上部資料位元。
  10. 如請求項1之計數器分布系統，其中該第一計數時脈經耦接以經由一第一時脈線被接收，其中該計數器分布系統進一步包含： 第一複數個中繼器，其沿著該複數個下部資料位元線分布； 第二複數個中繼器，其沿著該複數個上部資料位元線分布；以及 第三複數個中繼器，其沿著一第一時脈線分布。
  11. 如請求項6之計數器分布系統，其中該第一計數時脈經耦接以經由一第一時脈線被接收，且其中該第二計數時脈經耦接以經由一第二時脈線被接收，其中該計數器分布系統進一步包含： 第一複數個中繼器，其沿著該複數個下部資料位元線分布； 第二複數個中繼器，其沿著該複數個上部資料位元線分布； 第三複數個中繼器，其沿著該第一時脈線分布；以及 第四複數個中繼器，其沿著該第二時脈線分布。
  12. 如請求項8之計數器分布系統，其中該第一計數時脈經耦接以經由一第一時脈線被接收，其中該第二計數時脈經耦接以經由一第二時脈線被接收，且其中該第三計數時脈經耦接以經由一第三時脈線被接收，其中該計數器分布系統進一步包含： 第一複數個中繼器，其沿著該複數個下部資料位元線分布； 第二複數個中繼器，其沿著該複數個上部資料位元線分布； 第三複數個中繼器，其沿著該第一時脈線分布； 第四複數個中繼器，其沿著該第二時脈線分布；以及 第五複數個中繼器，其沿著該第三時脈線分布。
  13. 如請求項7之計數器分布系統， 其中該下部位元計數器係經耦接以接收該第一計數時脈之複數個下部位元計數器中之一者，其中該複數個下部位元計數器中之每一者經耦接以在該複數個下部資料位元線上產生該複數個下部資料位元， 其中該複數個鎖存器經進一步配置成複數個下部鎖存器區塊，其中該等下部鎖存器區塊中之每一者包括第一複數個鎖存器分組，其中該複數個下部位元計數器中之每一者耦接至該複數個下部鎖存器區塊中之一各別下部鎖存器區塊。
  14. 如請求項13之計數器分布系統，其中該等上部鎖存器區塊之該第二複數個鎖存器分組之一數目等於或大於該等下部鎖存器區塊之該第一複數個鎖存器分組之一數目。
  15. 如請求項14之計數器分布系統，其中該複數個上部資料位元包含複數個第一上部資料位元及複數個第二上部資料位元，其中該計數器分布系統進一步包含一第二時脈分頻器，其中該第二時脈分頻器耦接至該具有相移之時脈分頻器以接收該第二計數時脈，以藉由基於該複數個第一上部資料位元之一數目之一第二量對該第二計數時脈進行分頻以產生一第三計數時脈。
  16. 如請求項15之計數器分布系統，其中該上部位元計數器包含： 一第一上部位元計數器，其經耦接以自該具有相移之時脈分頻器接收該第二計數時脈以回應於該第二計數時脈而在複數個第一上部資料位元線上產生該複數個第一上部資料位元；以及 一第二上部位元計數器，其經耦接以自該第二時脈分頻器接收該第三計數時脈以回應於該第三計數時脈而在複數個第二上部資料位元線上產生該複數個第二上部資料位元。
  17. 如請求項16之計數器分布系統，其中該上部位元計數器係複數個上部位元計數器中之一者， 其中該複數個上部位元計數器中之每一第一上部位元計數器經耦接以自該具有相移之時脈分頻器接收該第二計數時脈以回應於該第二計數時脈而在該複數個第一上部資料位元線上產生該複數個第一上部資料位元， 其中該複數個上部位元計數器中之每一第二上部位元計數器經耦接以自該第二時脈分頻器接收該第三計數時脈以回應於該第三計數時脈而在該複數個第二上部資料位元線上產生該複數個第二上部資料位元， 其中該複數個鎖存器經進一步配置成複數個上部鎖存器區塊，其中該等上部鎖存器區塊中之每一者包括第二複數個鎖存器分組，其中該複數個上部位元計數器中之每一者耦接至該複數個上部鎖存器區塊中之一各別上部鎖存器區塊。
  18. 如請求項17之計數器分布系統，其中該第二時脈分頻器係複數個第二時脈分頻器中之一者， 其中該複數個上部位元計數器中之每一第二上部位元計數器耦接至該複數個第二時脈分頻器中之一各別第二時脈分頻器以接收該第三計數時脈，以回應於該第三計數時脈而在該複數個第二上部資料位元線上產生該複數個第二上部資料位元。
  19. 如請求項14之計數器分布系統， 其中該上部位元計數器係複數個上部位元計數器中之一者，其中該複數個上部位元計數器中之每一者經耦接以接收該第二計數時脈，其中該複數個上部位元計數器中之每一者經耦接以在該複數個上部資料位元線上產生該複數個上部資料位元， 其中該複數個鎖存器經進一步配置成複數個上部鎖存器區塊，其中該等上部鎖存器區塊中之每一者包括第二複數個鎖存器分組，其中該複數個上部位元計數器中之每一者耦接至該複數個上部鎖存器區塊中之一各別上部鎖存器區塊。
  20. 如請求項19之計數器分布系統，其中該具有相移之時脈分頻器係複數個具有相移之時脈分頻器中之一者，其中該複數個上部位元計數器中之每一者經耦接以自該複數個具有相移之時脈分頻器中之一各別時脈分頻器接收該第二計數時脈。
  21. 如請求項20之計數器分布系統，其中該複數個上部資料位元包含複數個第一上部資料位元及複數個第二上部資料位元，其中該計數器分布系統進一步包含複數個第二時脈分頻器，其中該複數個第二時脈分頻器中之每一者耦接至該複數個具有相移之時脈分頻器中之一各別時脈分頻器以接收該第二計數時脈，以藉由基於該複數個第一上部資料位元之一數目之一第二量對該第二計數時脈進行分頻以產生一第三計數時脈。
  22. 如請求項21之計數器分布系統，其中該複數個上部位元計數器中之每一者包含： 一第一上部位元計數器，其經耦接以自該複數個具有相移之時脈分頻器中之一各別時脈分頻器接收該第二計數時脈，以回應於該第二計數時脈而在複數個第一上部資料位元線上產生該複數個第一上部資料位元；以及 一第二上部位元計數器，其經耦接以自該複數個第二時脈分頻器中之一各別第二時脈分頻器接收該第三計數時脈，以回應於該第三計數時脈而在複數個第二上部資料位元線上產生該複數個第二上部資料位元。
  23. 一種成像系統，其包含： 一像素陣列，其包括經組織成複數個列及行之複數個像素； 控制電路系統，其耦接至該像素陣列以控制該像素陣列之操作；以及 一讀出電路，其耦接至該像素陣列以自該等像素讀出影像資料，其中該讀出電路包括經耦接以將來自該等像素之該影像資料轉換為數位影像資料之類比至數位轉換器(ADC)電路系統，其中該ADC電路系統包括斜坡電路系統及耦接至包括一N位元計數器之一計數器分布系統之至少一個比較器，其中該計數器分布系統包含： 一N位元計數器，其經耦接以接收一第一計數時脈，其中該N位元計數器經耦接以產生包括複數個下部資料位元及複數個上部資料位元之複數個資料位元，其中上部資料位元包括至少一個冗餘位元以為該計數器分布系統提供錯誤校正，其中該N位元計數器經耦接以在複數個下部資料位元線上產生該複數個下部資料位元，其中該N位元計數器經進一步耦接以在複數個上部資料位元線上產生該複數個上部資料位元；以及 複數個鎖存器，其耦接至該N位元計數器，其中該複數個下部資料位元線中之每一者及該複數個上部資料位元線中之每一者耦接至該複數個鎖存器中之至少一者，其中該複數個鎖存器經配置成複數個鎖存器分組，其中每一鎖存器分組耦接至複數個鎖存器啟用信號中之一各別鎖存器啟用信號，其中每一鎖存器分組中之每一鎖存器經耦接以回應於該各別鎖存器啟用信號而鎖存該複數個資料位元中之一各別資料位元。
  24. 如請求項23之成像系統，其進一步包含： 功能邏輯，其耦接至該讀出電路以儲存自該讀出電路接收之該數位影像資料。
TW109109355A 2019-06-13 2020-03-20 格雷碼計數信號分布系統 TWI719861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/440,279 2019-06-13
US16/440,279 US10659056B1 (en) 2019-06-13 2019-06-13 Gray code counting signal distribution system

Publications (2)

Publication Number Publication Date
TW202101915A true TW202101915A (zh) 2021-01-01
TWI719861B TWI719861B (zh) 2021-02-21

Family

ID=70736257

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109109355A TWI719861B (zh) 2019-06-13 2020-03-20 格雷碼計數信號分布系統

Country Status (3)

Country Link
US (1) US10659056B1 (zh)
CN (1) CN112087227B (zh)
TW (1) TWI719861B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113028989B (zh) * 2021-03-05 2022-08-16 苏州天准软件有限公司 物体的三维信息获取方法及装置
US11901899B2 (en) 2021-04-26 2024-02-13 Winbond Electronics Corp. Monotonic counter memory system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622464A (zh) * 2003-11-27 2005-06-01 华为技术有限公司 输出格雷码计数的方法及其计数器
US6931091B2 (en) * 2003-12-11 2005-08-16 Drs Sensors & Targeting Systems, Inc. Gray code counter
KR100674966B1 (ko) * 2005-03-23 2007-01-26 삼성전자주식회사 동작중에도 아날로그 디지털 변환기의 특성을 검사할 수있는 이미지 촬상용 반도체 장치
JP5040427B2 (ja) 2007-05-11 2012-10-03 ソニー株式会社 データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器
US7671317B2 (en) 2007-07-25 2010-03-02 Panasonic Corporation Physical quantity detecting apparatus and method for driving the same
JP4386118B2 (ja) 2007-08-31 2009-12-16 ソニー株式会社 撮像回路
JP5243352B2 (ja) * 2009-06-17 2013-07-24 シャープ株式会社 Ａｄ変換装置、固体撮像装置および電子情報機器
JP5799531B2 (ja) * 2010-04-30 2015-10-28 ソニー株式会社 Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP5728826B2 (ja) 2010-04-30 2015-06-03 ソニー株式会社 カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP5455860B2 (ja) 2010-10-15 2014-03-26 株式会社東芝 カウンタ回路および固体撮像装置
JP5764466B2 (ja) * 2011-11-04 2015-08-19 ルネサスエレクトロニクス株式会社 固体撮像装置
US9621169B2 (en) * 2014-02-26 2017-04-11 Taiwan Semiconductor Manufacturing Company Limited Gray code counter
JP6674224B2 (ja) * 2015-10-22 2020-04-01 キヤノン株式会社 固体撮像装置
US10015429B2 (en) * 2015-12-30 2018-07-03 Omnivision Technologies, Inc. Method and system for reducing noise in an image sensor using a parallel multi-ramps merged comparator analog-to-digital converter
US10187082B1 (en) * 2016-11-14 2019-01-22 Marvell International Ltd. Systems and methods for gray coding based error correction in an asynchronous counter
KR102593926B1 (ko) * 2018-03-22 2023-10-26 삼성전자주식회사 그레이 코드 생성기

Also Published As

Publication number Publication date
TWI719861B (zh) 2021-02-21
CN112087227A (zh) 2020-12-15
US10659056B1 (en) 2020-05-19
CN112087227B (zh) 2022-08-26

Similar Documents

Publication Publication Date Title
TWI707548B (zh) 具有一冗餘位元之二階段格雷碼計數器
US9001241B2 (en) A/D conversion circuit and image pick-up device
JP5728826B2 (ja) カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP5799531B2 (ja) Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
JP6674224B2 (ja) 固体撮像装置
US20130120622A1 (en) Solid-state imaging device, imaging system, and method for driving solid-state imaging device
US20100271525A1 (en) Integrated AD converter, solid state imaging device, and camera system
EP2104235A1 (en) Analog-to-digital converter, analog-to-digital converting method, solid-state image pickup device, and camera system
KR102456587B1 (ko) 래치 회로, 그 래치 기반의 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서
US8704696B2 (en) AD conversion circuit and imaging apparatus
JP6019793B2 (ja) カウンタ、カウント方法、ａｄ変換装置、固体撮像素子、および電子装置
US8593327B2 (en) A/D conversion circuit to prevent an error of a count value and imaging device using the same
TWI719861B (zh) 格雷碼計數信號分布系統
US8710423B2 (en) Image pickup device with a plurality of pixels and an AD conversion circuit
US20190098234A1 (en) Digital correlated double sampling circuits and image sensors including the same
US11115611B2 (en) Solid-state imaging device and imaging system
US9106860B2 (en) AD conversion circuit and solid-state image pickup device
US9204076B2 (en) Imaging apparatus
US10504831B2 (en) Electronic circuit and camera
US9160318B2 (en) Data processing circuit and solid-state imaging device
JP2016184893A (ja) バイナリ値変換回路及びその方法、ａｄ変換器並びに固体撮像装置
US8106980B2 (en) Image sensor having high speed operation