CN111769822B - 频率测量装置 - Google Patents
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Abstract
本申请公开了一种单火开关及其联动方法，一种频率测量装置包括：预处理电路，被配置为接收待测信号并基于所述待测信号生成第一脉冲信号，并且被配置为接收参考信号并基于所述参考信号生成第二脉冲信号；第一低位计数器，电连接至所述预处理电路并被配置为对第一脉冲信号进行脉冲计数以生成第一低位计数值和第一进位信号；第二低位计数器，电连接至所述预处理电路并被配置为对第二脉冲信号进行脉冲计数以生成第二低位计数值和第二进位信号；锁存电路，电连接至所述第一低位计数电路和所述第二低位计数电路并被配置为对所述第一低位计数值和所述第二低位计数值进行锁存；控制电路，电连接至所述第一低位计数器、所述第二低位计数器。
Description
技术领域
本申请涉及测控领域，尤其涉及一种频率测量装置。
背景技术
频率是循环或周期事件的重复率。从物理上来说，在旋转、振动、波等现象中都能观察到周期。在各种工业生产活动中，都存在大量的周期性变化的模拟量，例如，时间、电压、电流、磁场、超声波等。对这些周期性变化的模拟量的频率进行测量，能够帮助对工艺或设备的运行状况进行分析，为提高效率和改进工艺提供更好的数据参考。
传统的频率测量装置和方法相对简单，精度不高。因此，需要一种能够高精度频率测量装置。
发明内容
鉴于以上所述现有技术的缺点，本申请所要解决的技术问题是提供一种高精度频率测量装置。
为了解决上述技术问题，本申请的实施例提供了一种频率测量装置，其包括：预处理电路，被配置为接收待测信号并基于所述待测信号生成第一脉冲信号，并且被配置为接收参考信号并基于所述参考信号生成第二脉冲信号；第一低位计数器，电连接至所述预处理电路并被配置为对第一脉冲信号进行脉冲计数以生成第一低位计数值和第一进位信号；第二低位计数器，电连接至所述预处理电路并被配置为对第二脉冲信号进行脉冲计数以生成第二低位计数值和第二进位信号；锁存电路，电连接至所述第一低位计数电路和所述第二低位计数电路并被配置为对所述第一低位计数值和所述第二低位计数值进行锁存；控制电路，电连接至所述第一低位计数器、所述第二低位计数器和所述锁存电路并被配置为：对所述第一进位信号进行脉冲计数以生成第一高位计数值，对所述第二进位信号进行脉冲计数以生成第二高位计数值，基于所述第一低位计数值和所述第一高位计数值生成第一计数值，基于所述第二低位计数值和所述第二高位计数值生成第二计数值，基于所述第一计数值和所述第二计数值和所述参考信号的频率确定所述待测信号的频率。
可选地，述预处理电路包括第一与门、第二与门、第三与门、第一与非门、第二与非门、第一D触发器、第二D触发器，其中，所述第一与门的第一输入端被配置为接收所述参考信号，所述第一与门的输出端电连接至所述第一低位计数器的脉冲信号输入端并被配置为输出所述第一脉冲信号，所述第二与门的第一输入端电连接至所述第一与门的第二输入端，所述第二与门的第二输入端被配置为接收所述待测信号，所述第二与门的输出端电连接至所述第二低位计数器的脉冲信号输入端并被配置为输出所述第二脉冲信号，所述第三与门的第一输入端电连接至所述第一与非门的第一输入端，所述第三与门的第二输入端电连接至所述第二与非门的第二输入端，所述第三与门的输出端电连接至所述第一与门的第二输入端，所述第一与非门的第一输入端电连接至所述第二与门的第二输入端，所述第一与非门的第二输入端电连接至所述第一D触发器的正向输出端，所述第一与非门的输出端电连接至所述第一D触发器的脉冲信号输入端，所述第二与非门的第一输入端电连接至所述第二与门的第二输入端，所述第二与非门的第二输入端电连接至所述第二D触发器的正向输出端，所述第二与非门的输出端电连接至所述第二D触发器的脉冲信号输入端，所述第一D触发器的重置信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的重置信号，所述第一D触发器的控制信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的控制信号，所述第二D触发器的重置信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的重置信号，所述第二D触发器的控制信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的控制信号。
可选地，所述锁存电路包括第一锁存器、第二锁存器和第三锁存器，所述第一锁存器电连接至所述第一低位计数器和所述控制电路，所述第二锁存器电连接至所述第一低位计数器、所述第二低位计数器和所述控制电路，所述第三锁存器电连接至所述第二低位计数器和所述控制电路。
可选地，所述的频率测量装置还包括：片选电路，电连接至所述第一锁存器、所述第二锁存器、所述第三锁存器和所述控制电路并被配置为根据来自所述控制电路的信号对所述第一锁存器、所述第二锁存器、所述第三锁存器进行片选。
可选地，所述第一低位计数器和所述第二低位计数器均为十二位二进制计数器，所述第一锁存器、所述第二锁存器和所述第三锁存器均为八位二进制锁存器，所述片选电路为二线-四线译码器。
可选地，所述第一锁存器的八位数据输入端分别电连接至所述第一低位计数器的前八位数据输出端，所述第二锁存器的前四位数据输入端分别电连接至所述第一低位计数器的后四位数据输出端，所述第二锁存器的后四位数据输入端分别电连接至所述第二低位计数器的后四位数据输出端，所述第三锁存器的八位数据输入端分别电连接至所述第二低位计数器的前八位数据输出端。
可选地，所述第一锁存器的八位数据输出端分别电连接至所述控制电路的八位数据输入端，所述第二锁存器的八位数据输出端分别电连接至所述控制电路的所述八位数据输入端，所述第三锁存器的八位数据输出端分别电连接至所述控制电路的所述八位数据输入端。
可选地，所述频率测量装置还包括：脉冲信号发生器，电连接至所述预处理电路并被配置为生成具有预定频率的标准脉冲信号，以作为所述参考信号。
可选地，所述脉冲信号发生器所产生的脉冲频率为30Hz至70Hz。
可选地，所述控制电路包括：第一高位计数器，被配置为对所述第一进位信号进行脉冲计数以生成所述第一高位计数值；第二高位计数器，被配置为对所述第二进位信号进行脉冲计数以生成所述第二高位计数值；以及数据处理电路，被配置为：基于所述第一低位计数值和所述第一高位计数值生成所述第一计数值，基于所述第二低位计数值和所述第二高位计数值生成所述第二计数值，基于所述第一计数值和所述第二计数值和所述参考信号的频率确定所述待测信号的频率。
本申请的有益效果如下：本申请的频率测量装置结合了单片机和硬件计数器的特点，严格控制参考信号800和待测信号计数的起止时刻，采用柔性电路控制保证被测频率信号输出为整周期并减小，并充分考虑硬件延时，进一步减小了误差，优化了测量精度。本申请的频率测量装置可适用于航天、原子研究等精密工业生产中的频率测量，也可以用于通信技术和无功精确计量。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的构思意图。应当理解，附图未按比例绘制。其中：
图1为根据本申请的实施例的频率测量装置的示意图；
图2为根据本申请的实施例的频率测量装置的电路图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
图1为根据本申请的实施例的频率测量装置的示意图。图2为根据本申请的实施例的频率测量装置的电路图。
如图1至图2所示，频率测量装置1000可包括预处理电路100、第一低位计数器210、第二低位计数器220、锁存电路300、控制电路400、片选电路500以及脉冲信号发生器600。
预处理电路100可被配置为接收待测信号700并基于待测信号700生成第一脉冲信号。预处理电路100还可被配置为接收参考信号800并基于参考信号800生成第二脉冲信号。
预处理电路100可包括第一与门110、第二与门120、第三与门130、第一与非门140、第二与非门150、第一D触发器160以及第二D触发器170。
与门是数字逻辑中实现逻辑与的逻辑门。对于与门来说，仅当输入均为高电平(对应二进制中的1)时，输出才为高电平时；若输入中至多有一个高电平时，则输出为低电平(对应二进制中的0)。换句话说，与门的功能是得到两个二进制数的最小值。在本实施例中，与门可采用74F08芯片或同系列或同类型芯片。
与非门是数字逻辑中实现逻辑与非的逻辑门。对于与非门来说，当输入均为高电平时，输出为低电平；若输入中至少有一个为低电平，则输出为高电平。在本实施例中，与门可采用74F00芯片或同系列或同类型芯片。
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件。D触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。例如，D触发器可由4个与非门组成。在本实施例中，D触发器可采用74LS175芯片或同系列或同类型芯片。
第一与门110的第一输入端IN1被配置为接收参考信号800，第一与门110的输出端OUT电连接至第一低位计数器210的脉冲信号输入端CLK并被配置为输出所述第一脉冲信号。
第二与门120的第一输入端IN1电连接至第一与门110的第二输入端IN2，第二与门120的第二输入端IN2被配置为接收待测信号700，第二与门120的输出端OUT电连接至第二低位计数器220的脉冲信号输入端CLK并被配置为输出所述第二脉冲信号。
第三与门130的第一输入端IN1电连接至第一与非门140的第一输入端IN1，第三与门130的第二输入端IN2电连接至第二与非门150的第二输入端IN2，第三与门130的输出端OUT电连接至第一与门110的第二输入端IN2。
第一与非门140的第一输入端IN1电连接至第二与门120的第二输入端IN2，第一与非门140的第二输入端IN2电连接至第一D触发器160的正向输出端Q，第一与非门140的输出端OUT电连接至第一D触发器160的脉冲信号输入端CP。
第二与非门150的第一输入端IN1电连接至第二与门120的第二输入端，第二与非门150的第二输入端IN2电连接至第二D触发器170的正向输出端Q，第二与非门150的输出端OUT电连接至第二D触发器170的脉冲信号输入端CP。
第一D触发器160的重置信号输入端CLR电连接至控制电路400并被配置为接收来自控制电路400的重置信号，第一D触发器160的控制信号输入端D电连接至控制电路400并被配置为接收来自控制电路400的控制信号。
第二D触发器170的重置信号输入端CLR电连接至控制电路400并被配置为接收来自控制电路400的重置信号，第二D触发器170的控制信号输入端D电连接至控制电路400并被配置为接收来自控制电路400的控制信号。
第一低位计数器210可电连接至预处理电路100并被配置为对所述第一脉冲信号进行脉冲计数以生成第一低位计数值和第一进位信号。第一低位计数器210可以为十二位二进制计数器，并且第一低位计数器210所输出的所述第一低位计数值可以为十二位二进制数值。在本实施例中，第一低位计数器210可采用M74HC4040芯片或同系列芯片。所述第一进位信号为第一低位计数器210计数达到上限而溢出时产生的信号。在其他实施例中，第一低位计数器210可以为八位二进制计数器、十六位二进制计数器或十八位二进制计数器。
第二低位计数器220可电连接至预处理电路100并被配置为对所述第二脉冲信号进行脉冲计数以生成第二低位计数值和第二进位信号。第二低位计数器220可以为十二位二进制计数器，并且第二低位计数器220所输出的所述第一低位计数值可以为十二位二进制数值。在本实施例中，第一低位计数器210可采用M74HC4040芯片或同系列芯片。所述第二进位信号为第二低位计数器220计数达到上限而溢出时产生的信号。在其他实施例中，第二低位计数器220可以为八位二进制计数器、十六位二进制计数器或十八位二进制计数器。
锁存电路300可电连接至第一低位计数电路210和第二低位计数电路220并被配置为对所述第一低位计数值和所述第二低位计数值进行锁存。锁存电路300可包括第一锁存器310、第二锁存器320和第三锁存器330。第一锁存器310电连接至第一低位计数器210和控制电路400。第二锁存器320电连接至第一低位计数器210、第二低位计数器220和控制电路400。第三锁存器330电连接至第二低位计数器220和控制电路400。
在本实施例中，第一锁存器310、第二锁存器320和第三锁存器330均为八位二进制锁存器。例如，第一锁存器310的八位数据输入端D0至D7可分别电连接至第一低位计数器210的前八位数据输出端Q1至Q8以接收并锁存所述第一低位计数值的低八位。第二锁存器320的前四位数据输入端D0至D3可分别电连接至第一低位计数器310的后四位数据输出端Q9至Q12以接收并锁存所述第一低位计数值的高四位。第二锁存器320的后四位数据输入端D4至D7可分别电连接至第二低位计数器220的后四位数据输出端Q9至Q12以接收并锁存所述第二低位计数值的高四位。第三锁存器330的八位数据输入端D0至D7可分别电连接至第二低位计数器220的前八位数据输出端Q1至Q8以接收并锁存所述第二低位计数值的低八位。第一锁存器310的八位数据输出端Q0至Q7可分别电连接至控制电路400的八位数据输入端P0.0至P0.7。第二锁存器320的八位数据输出端Q0至Q7可分别电连接至控制电路400的八位数据输入端P0.0至P0.7。第三锁存器330的八位数据输出端Q0至Q7可分别电连接至控制电路400的八位数据输入端P0.0至P0.7。在本实施例中，第一锁存器310、第二锁存器320和第三锁存器330可以为74LS373芯片或同系列芯片。在其他实施例中，第一锁存器310、第二锁存器320和第三锁存器330可以十六位二进制锁存器。
片选电路500可电连接至第一锁存器310、第二锁存器320、第三锁存器330和控制电路400并被配置为根据来自控制电路400的使能信号和锁存信号对所述第一锁存器、所述第二锁存器、所述第三锁存器进行控制，例如，实现锁存和/或片选功能。在本实施例中，片选电路400为二线-四线译码器。在本实施例中，片选电路400可以为74LS139芯片或同系列芯片。例如，片选电路500的输出端Y0至Y3可分别电连接至第一锁存器310、第二锁存器320、第三锁存器330各自的输出使能端OE。片选电路500的输入端A1至A2可分别电连接至控制电路400的输出端P1.6和P1.7。
控制电路400可电连接至第一D触发器160、第二D触发器170、第一低位计数器210、第二低位计数器220和锁存电路300。例如，控制电路400的输出端P1.4可电连接至第一D触发器160的输入端D，控制电路400的输出端P1.3可电连接至第二D触发器170的输入端D。控制电路400的输出端P1.2可电连接至第一D触发器160的清零端CLR和第二D触发器170的清零端CLR。控制电路400的输入端T1可电连接至第一低位计数器210的最高位输出端Q12以接收所述第一进位信号。控制电路400的输入端T0可电连接至第一低位计数器210的重置端RESET以接收对第一低位计数器210进行重置。控制电路400可电连接至第二低位计数器220的最高位输出端Q12以接收所述第二进位信号。控制电路400可电连接至第二低位计数器220的重置端RESET以接收对第二低位计数器220进行重置。控制电路400的输出端P1.3可电连接至第一锁存器310的锁存端LE以控制第一锁存器310对信号进行锁存。控制电路400的输出端P1.3可电连接至第二锁存器320的锁存端LE以控制第二锁存器320对信号进行锁存。控制电路400的输出端P1.3可电连接至第三锁存器330的锁存端LE以控制第三锁存器330对信号进行锁存。
控制电路400可被配置为：对所述第一进位信号进行脉冲计数以生成第一高位计数值，对所述第二进位信号进行脉冲计数以生成第二高位计数值，基于所述第一低位计数值和所述第一高位计数值生成第一计数值，基于所述第二低位计数值和所述第二高位计数值生成第二计数值，基于所述第一计数值和所述第二计数值和参考信号800的频率确定待测信号700的频率。
在一些实施例中，控制电路400可包括第一高位计数器410、第二高位计数器420和数据处理电路430。第一高位计数器410可被配置为对所述第一进位信号进行脉冲计数以生成所述第一高位计数值。第二高位计数器420可被配置为对所述第二进位信号进行脉冲计数以生成所述第二高位计数值。数据处理电路430可被配置为：基于所述第一低位计数值和所述第一高位计数值生成所述第一计数值，基于所述第二低位计数值和所述第二高位计数值生成所述第二计数值，基于所述第一计数值和所述第二计数值和参考信号800的频率确定待测信号700的频率。
在本实施例中，控制电路400可以是AT89C51、AT89C52或同系列或同类型芯片。
脉冲信号发生器600可电连接至预处理电路100并被配置为生成具有预定频率的标准脉冲信号，以作为参考信号800。脉冲信号发生器600所产生的脉冲频率可为30Hz至70Hz。
下面将介绍根据本申请的实施例的频率测量装置1000的工作原理。
首先，对频率测量装置1000进行初始化。具体地，控制电路400(例如，AT89C52)的输出端P1.2、P1.3、P1.4、P1.6、P1.7置零，以将第一D触发器160、第二D触发器170、第一低位计数器210和第二低位计数器220重置清零并使第一锁存器310、第二锁存器320和第三锁存器330输入处于保持状态，即输出处于高阻状态。可选地，可根据实际测控需要将控制电路400内置的定时器(如果存在的话)设定为定时方式(例如，通过键盘)，以初步预设频率测量的闸门时间(或窗口时间)。
其次，在频率测量装置1000的初始化完成之后，开始频率测量。具体地，将控制电路400(例如，AT89C52)的输出端P1.3置1，以允许第一低位计数器210和第二低位计数器220计数。同时，将控制电路400(例如，AT89C52)的输出端P1.4和P1.2置1，使得第一D触发器160和第二D触发器170开始工作。随后，控制电路400内置的定时器启动，等待待测信号700和参考信号800来上升沿，以在预定闸门时间对待测信号700和参考信号800进行脉冲计数。参考信号800和待测信号700分别被输入到第一低位计数器210和第二低位计数器220，使得二者同时开始计数。当第一低位计数器210计数溢出时，第一低位计数器210向控制电路400的输入端T1发出第一进位信号，使得与输入端T1对应的计数器(例如，第一高位计数器410)开始计数。同样地，当第二低位计数器220计数溢出时，第二低位计数器220向控制电路400的输入端T0发出第二进位信号，使得与输入端T0对应的计数器(例如，第二高位计数器420)开始计数。当预定的闸门时间到期时，将输出端P1.3置1，等待下一个被测脉冲上升沿，同时第一D触发器160和第二D触发器170的正向输出端Q由低电平变为高电平，第一D触发器160和第二D触发器170的输出被锁定，对待测信号700和参考信号800的计数同步停止，第一锁存器310、第二锁存器320、第三锁存器330启动锁存状态，使得第一低位计数器210和第二低位计数器220输出的第一低位计数值和第二低位计数值进入锁存电路300。控制电路400(或数据处理电路430)通过片选电路500读取或记录锁存电路300中的第一低位计数值和控制电路400内部计数器(例如，第一高位计数器410)中的第一高位计数值并将其合并换算为第一计数值，所述第一计数值表示在闸门之间内采集到的参考信号800脉冲数量。同理，控制电路400(或数据处理电路430)通过片选电路500读取或记录锁存电路300中的第二低位计数值和控制电路400内部计数器(例如，第二高位计数器420)中的第二高位计数值并将其合并换算为第二计数值，所述第二计数值表示在闸门之间内采集到的待测信号700脉冲数量。
假设NP1、NP2分别为一个测量周期(例如，闸门时间)内的第一低位计数值和第二低位计数值，NT1、NT0分别所述测量周期内的第一高位计数值和第二高位计数值，则待测信号700的脉冲计数值NX＝NP2+NT0×212-1，参考信号800的脉冲计数值N0＝NP1+NT1×212-1。结合参考信号800的已知的频率，可以计算出待测信号700的频率。
在给定时间内，采用计数器分别对待测信号的频率fx和参考信号频率f0同时开始计数。以f0>fx为例，当待测信号来上升沿，两个计数器同步开始计数，给定时间结束，待测信号来一个上升沿停止计数。在停止计数时，若待测信号计数为Nx，参考信号的计数为N0，若待测信号与参考信号同步来上升沿，则待测信号700的频率fx为：
若不考虑参考信号800的自身误差和起始计数硬件反应误差，实际测量时间为t，测量绝对误差为△f，相对误差为γ，则：
Nx＝tfx.............................................(2)
若不考虑硬件反应速度影响，测量误差与测量时间和参考信号频率的乘积成反比，与待测信号的频率无关；若考虑频率较低时，测量在给定参考时段结束后，需等待较长时间，测量误差会进一步减小。
为了快速得到较为精确测量结果，并充分考虑测量成本一般参考信号频率可选择30MHZ，参考时限可设置为0.01S，实际测量时限为t，则：
无论是在高频测量或低频测量中基本满足测控时限要求，测量相对误差γ为：
不考虑标准频率的误差及硬件反应时间，测量精度主要影响因素为待测信号与参考信号开始计数不同步，停止计数不同步。若确保待测信号为整周期的情况下，参考信号与待测信号最多差2个脉冲。
若f0<fx，硬件电路能直接计数，以参考信号来上升沿，两个计数器同步开始计数，给定时间结束，参考信号来一个上升沿停止计数，在停止计数时，测量误差最多差两个待测信号周期，因f0<fx，所以被测频率误差会更小。
若f0>fx，超出硬件电路直接计数能力，先采用可读写分频电路，对待测信号进行分频到可可靠计数范围内，以参考信号来上升沿，两个计数器同步开始计数，给定时间结束，参考信号来一个上升沿停止计数，在停止计数时，待测信号的计数数值为Nx+Ny/F，其中Ny分频器计数个数，F为分频数。因此该计数器，在测量待测信号频率较高时，测量误差不受标准脉冲频率的影响，只受待测信号频率的影响，频率越高则测量精度越高。
本申请的频率测量装置可实现0.01HZ至30MHZ频率精确测量，在实时性和精确性要求较高测控系统中有这良好的应用前景。
根据本申请的频率测量装置的计数全部采用硬件计数法，采用外部高频计数做计数低位，控制电路(例如，AT89C52)内部计数器做计数高位，有效避免了控制电路自带计数器计数一个周期需24个时钟周期，若采用晶振12M，计数频率最大为500kHz的影响，因而减小了硬、软件自身因素对测量频率准确性的影响。计数开始采用高频硬件电路控制，减少中断或软件控制的延时，计数终止时刻采用闸门时间和被测信号频率上升沿结合的柔性控制，根据被测信号的周期和相角自动调整测试终止时间，减少只依靠闸门时间控制导致被测信号和参考信号均有测周误差的影响，同时提供低频信号测试自动延伸测频闸门时间，实现低频自适应高精度测量。同时，由于采用了柔性控制电路，检测量误差在被测信号和参考信号上升沿同时到达时，测量误差归零，整个带宽上测量误差在(-1/f0t，0)区间内震荡。计数位数最多可达28位，最长计数时间为:
T＝228/(3×107)＝8.948S
还可以在根据本申请的频率测量装置中增加计数器溢出中断功能，以满足更低频率信号测频需求。另外，还可以根据需求进一步扩展低频率信号频率测量功能，例如，在频率测量装置的前端增加高频计数器，以实现向高频信号测频拓展。
根据本申请的基于双计数自适应高精度频率测量装置，实现待测信号同步开始计数，待测信号完整周期停止计数，有效避免因定时时间不是待测信号频率整数倍而引起的测量附加误差，极大地提高了测量低频信号时的频率测量精度。同时，根据本申请的频率测量装置可以自适应高、低频测量高精度测量，当待测频率在0.01HZ至100HZ时，仅需一个待测信号周期即可准确测出频率，当被测信号频率为100HZ至30MHZ时，仅需0.01秒就能完成精确测量，因此具有测量精度高、测量范围宽、时间短、高精度连续测量等特点，可广泛应用于飞机发动机、离心机转速测控、V/F转换器输出频率测量和无功高精度计量中。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本申请提出，并且在本申请的示例性实施例的精神和范围内。
Claims (9)
1.一种频率测量装置，其特征在于，包括：
预处理电路，被配置为接收待测信号并基于所述待测信号生成第一脉冲信号，并且被配置为接收参考信号并基于所述参考信号生成第二脉冲信号；
第一低位计数器，电连接至所述预处理电路并被配置为对第一脉冲信号进行脉冲计数以生成第一低位计数值和第一进位信号；
第二低位计数器，电连接至所述预处理电路并被配置为对第二脉冲信号进行脉冲计数以生成第二低位计数值和第二进位信号；
锁存电路，电连接至所述第一低位计数电路和所述第二低位计数电路并被配置为对所述第一低位计数值和所述第二低位计数值进行锁存；
控制电路，电连接至所述第一低位计数器、所述第二低位计数器和所述锁存电路并被配置为：
对所述第一进位信号进行脉冲计数以生成第一高位计数值，
对所述第二进位信号进行脉冲计数以生成第二高位计数值，
基于所述第一低位计数值和所述第一高位计数值生成第一计数值，
基于所述第二低位计数值和所述第二高位计数值生成第二计数值，
基于所述第一计数值和所述第二计数值和所述参考信号的频率确定所述待测信号的频率；
所述预处理电路包括第一与门、第二与门、第三与门、第一与非门、第二与非门、第一D触发器、第二D触发器，其中，
所述第一与门的第一输入端被配置为接收所述参考信号，所述第一与门的输出端电连接至所述第一低位计数器的脉冲信号输入端并被配置为输出所述第一脉冲信号，
所述第二与门的第一输入端电连接至所述第一与门的第二输入端，所述第二与门的第二输入端被配置为接收所述待测信号，所述第二与门的输出端电连接至所述第二低位计数器的脉冲信号输入端并被配置为输出所述第二脉冲信号，
所述第三与门的第一输入端电连接至所述第一与非门的第一输入端，所述第三与门的第二输入端电连接至所述第二与非门的第二输入端，所述第三与门的输出端电连接至所述第一与门的第二输入端，
所述第一与非门的第一输入端电连接至所述第二与门的第二输入端，所述第一与非门的第二输入端电连接至所述第一D触发器的正向输出端，所述第一与非门的输出端电连接至所述第一D触发器的脉冲信号输入端，
所述第二与非门的第一输入端电连接至所述第二与门的第二输入端，所述第二与非门的第二输入端电连接至所述第二D触发器的正向输出端，所述第二与非门的输出端电连接至所述第二D触发器的脉冲信号输入端，
所述第一D触发器的重置信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的重置信号，所述第一D触发器的控制信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的控制信号，
所述第二D触发器的重置信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的重置信号，所述第二D触发器的控制信号输入端电连接至所述控制电路并被配置为接收来自所述控制电路的控制信号；
所述待测信号的脉冲计数值NX＝NP2+NT0×212-1，参考信号的脉冲计数值N0＝NP1+NT1×212-1；
其中，NP1、NP2分别为一个测量周期内的第一低位计数值和第二低位计数值，NT1、NT0分别所述测量周期内的第一高位计数值和第二高位计数值；
所述待测信号700的频率fx为：
其中，fx为待测信号的频率、f0为参考信号频率，待测信号计数为Nx，参考信号的计数为N0。
2.如权利要求1所述的频率测量装置，其特征在于，所述锁存电路包括第一锁存器、第二锁存器和第三锁存器，所述第一锁存器电连接至所述第一低位计数器和所述控制电路，所述第二锁存器电连接至所述第一低位计数器、所述第二低位计数器和所述控制电路，所述第三锁存器电连接至所述第二低位计数器和所述控制电路。
3.如权利要求2所述的频率测量装置，其特征在于，还包括：
片选电路，电连接至所述第一锁存器、所述第二锁存器、所述第三锁存器和所述控制电路并被配置为根据来自所述控制电路的信号对所述第一锁存器、所述第二锁存器、所述第三锁存器进行片选。
4.如权利要求3所述的频率测量装置，其特征在于，所述第一低位计数器和所述第二低位计数器均为十二位二进制计数器，所述第一锁存器、所述第二锁存器和所述第三锁存器均为八位二进制锁存器，所述片选电路为二线-四线译码器。
5.如权利要求4所述的频率测量装置，其特征在于，所述第一锁存器的八位数据输入端分别电连接至所述第一低位计数器的前八位数据输出端，所述第二锁存器的前四位数据输入端分别电连接至所述第一低位计数器的后四位数据输出端，所述第二锁存器的后四位数据输入端分别电连接至所述第二低位计数器的后四位数据输出端，所述第三锁存器的八位数据输入端分别电连接至所述第二低位计数器的前八位数据输出端。
6.如权利要求5所述的频率测量装置，其特征在于，所述第一锁存器的八位数据输出端分别电连接至所述控制电路的八位数据输入端，所述第二锁存器的八位数据输出端分别电连接至所述控制电路的所述八位数据输入端，所述第三锁存器的八位数据输出端分别电连接至所述控制电路的所述八位数据输入端。
7.如权利要求1所述的频率测量装置，其特征在于，还包括：
脉冲信号发生器，电连接至所述预处理电路并被配置为生成具有预定频率的标准脉冲信号，以作为所述参考信号。
8.如权利要求7所述的频率测量装置，其特征在于，所述脉冲信号发生器所产生的脉冲频率为30Hz至70Hz。
9.如权利要求1所述的频率测量装置，其特征在于，所述控制电路包括：
第一高位计数器，被配置为对所述第一进位信号进行脉冲计数以生成所述第一高位计数值；
第二高位计数器，被配置为对所述第二进位信号进行脉冲计数以生成所述第二高位计数值；以及
数据处理电路，被配置为：
基于所述第一低位计数值和所述第一高位计数值生成所述第一计数值，
基于所述第二低位计数值和所述第二高位计数值生成所述第二计数值，
基于所述第一计数值和所述第二计数值和所述参考信号的频率确定所述待测信号的频率。
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