CN111224663B - N位元计数器及除频器 - Google Patents

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Abstract

本发明公开了除频器及N位元计数器，该N位元计数器包含一N位元计数电路、一重载信号产生电路与一重置电路。N位元计数电路从一初始值开始计数以产生由N个位元构成的一计数值，并于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数。重载信号产生电路于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令重载信号的电平由第一重载电平变为第二重载电平。重置电路于重载信号的电平由第一重载电平变为第二重载电平时，令该重置信号的电平由一第一重置电平变为一第二重置电平以重置该重载信号产生电路，从而令重载信号的电平变为第一重载电平，使得该N位元计数电路重新开始计数。

Description

N位元计数器及除频器
技术领域
本发明涉及N位元(N-bit，N位，N比特)计数器与除频器，尤其涉及能够耐受短时钟冲波(glitch)的N位元计数器与除频器。
背景技术
图1显示一现有的N位元可程序化计数器100包含一N位元计数电路110(例如：异步计数器)与一重载(reload)信号产生电路120。N位元计数电路110会依据一时钟信号CLKIN从一预设值开始计数，以产生由N个位元构成的一计数值。重载信号产生电路120会于该N个位元皆为1时，依据该时钟信号CLKIN的触发改变一重载信号RLD的电平，从而令N位元计数电路110依据该重载信号RLD载入该预设值并从该预设值重新开始计数。
然而，在该N个位元即将都变成1时，若前述时钟信号CLKIN的品质不佳而有短时钟冲波(glitch)存在于其中，N位元计数电路110中一计数单元(例如：D型触发器)可能会因为该短时钟冲波的触发而处于亚稳态，从而N位元计数电路110无法及时输出N个位元皆为1，这可能导致该时钟信号CLKIN的触发与该N个位元皆为1的条件无法同时成立，使得重载信号产生电路120错过改变该重载信号RLD的电平的时机，一旦该重载信号RLD的电平未于该N个位元皆为1时改变，N位元计数电路110不会载入该预设值，而会从0开始计数，直到该时钟信号CLKIN的2N个周期后(或说该计数值从N个0变为N个1后)，该N位元计数电路110才有机会载入该预设值以从该预设值重新开始计数。上述问题会使得仰赖N位元可程序化计数器100的计数结果进行运行的电路(例如：将N位元可程序化计数器100的重载信号RLD或其反相信号作为除频时钟的锁相回路)无法正常工作。
发明内容
本发明的一目的在于提供一种N位元计数器与一种除频器，能够耐受短时钟冲波以避免现有技术的问题。
本发明公开了一种N位元计数器，其一实施例包含一N位元计数电路、一重载信号产生电路以及一重置电路。该N位元计数电路用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数，其中该N为大于一的整数。该重载信号产生电路用来输出该重载信号，更详细地说，该重载信号产生电路用来于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，其中该K为不大于该N的正整数。该重置电路用来产生一重置信号，更详细地说，该重置电路用来于该重载信号的电平由该第一重载电平变为该第二重载电平时，令该重置信号的电平由一第一重置电平变为一第二重置电平以重置该重载信号产生电路，从而令该重载信号的电平由该第二重载电平变为该第一重载电平，并使得该N位元计数电路重新开始计数。
本发明的N位元计数器的另一实施例包含一N位元计数电路以及一重载控制电路。该N位元计数电路用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数，其中该N为大于一的整数。该重载控制电路用来输出该重载信号，更详细地说，该重载控制电路于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，该重载控制电路还于该重载信号的电平由该第一重载电平变为该第二重载电平达一最短时间后，令该重载信号的电平由该第二重载电平变为该第一重载电平，从而使得该N位元计数电路重新开始计数，其中该K为不大于该N的正整数。
本发明还公开一种除频器，其一实施例包含一N位元计数电路以及一重载控制电路。该N位元计数电路用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，从该初始值重新开始计数。该重载控制电路用来输出该重载信号以及一输出时钟，更详细地说，该重载控制电路于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，该重载控制电路还于该重载信号的电平由该第一重载电平变为该第二重载电平后，令该重载信号的电平由该第二重载电平变为该第一重载电平，从而使得该N位元计数电路重新开始计数，其中该输出时钟为该重载信号或其衍生信号，该K为不大于该N的正整数。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1显示现有的N位元可程序化计数器；
图2显示本发明的N位元计数器的一实施例；
图3显示图2的N位元计数电路的一实施例；
图4显示图2的重载信号产生电路的一实施例；
图5显示图4的至少一逻辑门的一实施例；
图6显示图2的重载信号产生电路的另一实施例；
图7显示图2的重置电路的一实施例；
图8显示图2的重置电路的另一实施例；
图9显示图2的重置电路的又一实施例；以及
图10显示本发明的N位元计数器的另一实施例。
符号说明
100 N位元可程序化计数器
110 N位元计数电路
120 重载信号产生电路
CLKIN 时钟信号
RLD 重载信号
200 N位元计数器
210 N位元计数电路
220 重载信号产生电路
230 重置电路
CLKIN 输入时钟
CNTINI 初始值
RLD 重载信号
RST 重置信号
bt0、bt1、…、bt(N-1) 初始值
bt0B、bt1B、…、bt(N-1)B 初始值的反相值
q0、q1、…、q(N-1) 计数值的N个位元
D 输入端
CK 时钟端
Q 输出端
QB 输出反相端
RB 重置端
SB 设置端
410 至少一逻辑门
420 暂存器
RLDTRG 重载触发信号
q(N-K)、q(N-K+1)、…、q(N-1) K个位元
510 第一与门(AND gate，及闸)
520 第二与门
530 反相器
RST 重置信号
610 反相器
620 或门(or gate，或闸)
PW 电源重置信号
710 暂存器
810 暂存器
CLKOUT 输出时钟
910 延迟电路
1000 N位元计数器
1010 N位元计数电路
1020 重载控制电路
具体实施方式
本发明公开一种N位元计数器以及一种除频器，能够耐受短时钟冲波(glitch)，从而避免该N位元计数器完成每轮计数的时间变动过大以及避免该除频器的输出时钟的频率误差过大。
图2显示本发明的N位元计数器的一实施例。图2的N位元计数器200包含一N位元计数电路210、一重载信号产生电路220以及一重置电路230，其中N位元计数器200为一异步计数器(asynchronous counter)，或称涟波计数器(ripple counter，纹波计数器)，该N为大于一的整数。在实施为可能的前提下，本发明的N位元计数器可以是其它类型的计数器。
请参阅图2。N位元计数电路210用来依据一输入时钟CLKIN从一初始值CNTINI(例如：图3的bt0、bt1、…、bt(N-1))开始计数，以产生由N个位元(例如：图3的q0、q1、…、q(N-1))构成的一计数值CNT；N位元计数电路210还用来于一重载信号RLD的电平由一第一重载电平(例如：低电位)变为一第二重载电平(例如：高电位)时，载入该初始值CNTINI，并于该重载信号RLD的电平由该第二重载电平回到该第一重载电平时，从该初始值CNTINI重新开始计数。于本实施例的一实作范例中，该初始值CNTINI是可控的(programmable，可编程的)，因此N位元计数器200是一可程序化计数器。
图3显示N位元计数电路210的一实施例。如图3所示，N位元计数电路210包含N个D型触发器(DFF)与2N个与非门(NAND gate，反及闸)，每个DFF包含一输入端(D)、一时钟端(CK)、一输出端(Q)、一输出反相端(QB)、一重置端(RB)、以及一设置端(SB)，连接该重置端的与非门依据该重载信号RLD以及该初始值CNTINI(bt0、bt1、…、bt(N-1))的一个位元决定该重置端的电平，连接该设置端的与非门依据该重载信号RLD以及该初始值CNTINI的反相值(bt0B、bt1B、…、bt(N-1)B)的一个位元决定该设置端的电平，当该重置端/该设置端的电平由一高电平变为一低电平时，该输出端会被强制输出低电平/高电平，此时该输入端的输入为该输出端的输出的相反电平。当该重载信号RLD的电平为该第一重载电平(例如：低电位)时，每个与非门输出该第一重载电平的相反电平(例如：高电位)，因此，N位元计数电路210依据该CLKIN的触发执行一计数操作；更详细地说，N位元计数电路210中，一DFF的输入端依据该DFF的时钟端所接收的输入时钟CLKIN的触发，将该输入端所接收的一目前输入值输出至该DFF的输出端以将该目前输入值作为一下一输出值，此时该DFF的输出反相端输出该下一输出值的反相值作为该输入端所接收的一下一输入值以及作为该DFF的后一个DFF的时钟端的触发信号。当该重载信号RLD的电平由该第一重载电平变为该第二重载电平(例如：由低电位变成高电位)时，每个与非门输出其所接收的位元的电平的相反电平作为该重置端/该设置端的电平，从而每个DFF的输入端的输入电平会按该重置端/该设置端的电平而被设定，以载入该初始值CNTINI。由于DFF与与非门的功能与操作为本领域的通常知识，冗余的说明在此省略。
请参阅图2。重载信号产生电路220用来依据该N个位元中的K个位元来决定该重载信号RLD的电平，其中该K为不大于该N的正整数；更详细地说，重载信号产生电路220于该N个位元中的K个位元的一逻辑与结果(logical conjunction)由一第一值(例如：1)变成一第二值(例如：0)时，令该重载信号RLD的电平由该第一重载电平变为该第二重载电平。该逻辑与结果是指逻辑与运算或其等效运算(例如：将该K个位元的值相乘的运算)的结果。举例来说，该K个位元为相继的(successive)K个位元，且该K小于该N，当N位元计数器200执行一递增计数操作时，该K个位元包含该N个位元的一最高有效位元(most significant bit,MSB)，而不包含该N个位元的一最低有效位元(least significant bit,LSB)；当N位元计数器200执行一递减计数操作时，该K个位元包含该N个位元的LSB，而不包含该N个位元的MSB。值得注意的是，本公开说明书所述的现有技术是依据全部N个位元产生重载信号，本发明的重载信号产生电路220可选择性地依据N个位元中的部分位元而非全部位元来产生重载信号。还值得注意的是，重载信号产生电路220是依据该逻辑与结果的变化来决定该重载信号RLD的电平，而不是依据该输入时钟CLKIN的变化来决定该重载信号RLD的电平，因此即使该输入时钟CLKIN中有短时钟冲波，重载信号产生电路220也不会错过产生该重载信号RLD的时机。
图4显示重载信号产生电路220的一实施例。如图4所示，重载信号产生电路220包含至少一逻辑门410用来依据该K个位元(例如：q(N-K)、q(N-K+1)、…、q(N-1))产生一重载触发信号RLDTRG以及一暂存器(例如：DFF)420用来输出该重载信号RLD。至少一逻辑门410的一实施例如图5所示，包含一第一与门510、一第二与门520、以及一反相器530，第一与门510用来接收该K个位元中除了LSB以外的所有位元(例如：q(N-K+1)、q(N-K+2)、…、q(N-1))，第二与门520用来接收该K个位元中的LSB(例如：q(N-K))，反相器530用来依据该第二与门520的输出产生该重载触发信号RLDTRG，其中第一与门510与第二与门520可用单一与门来实现，或者第一与门510、第二与门520与反相器530可用单一与非门来实现，或者第二与门520与反相器530可用单一与非门来实现。暂存器420包含一输入端(D)、一时钟端(CK)、一输出端(Q)、一输出反相端(QB)以及一重置端(RB)，该输入端用来接收该第二重载电平(例如：高电位)；该时钟端用来接收该重载触发信号RLDTRG；该输出端用来于该重载触发信号RLDTRG的电平由一第一触发电平(例如：低电位)变为一第二触发电平(例如：高电位)时输出该输入端的第二重载电平作为该重载信号RLD，该输出端另用来于该重置电路230的一重置信号RST的电平由一第一重置电平(例如：高电位)变为一第二重置电平(例如：低电位)时，输出该第一重载电平(例如：低电位)作为该重载信号RLD；该输出反相端用来输出该输出端的信号(亦即该重载信号RLD)的反相信号；该重置端用来接收该重置信号RST。
图6显示重载信号产生电路220的另一实施例。相较于图4，图6的重载信号产生电路220进一步包含一反相器610以及一或门620。反相器610用来输出一电源重置信号PW的反相信号，当供应N位元计数器200的电源启动时，该电源重置信号PW由一低电平(例如：低电位)变为一高电平(例如：高电位)，从而反相器610于该电源启动后，输出该低电平。或门620于该电源启动后，输出该重载信号RLD。
请参阅图2。重置电路230用来产生该重置信号RST；更详细地说，重置电路230用来于该重载信号RLD的电平由该第一重载电平变为该第二重载电平时，令该重置信号RST的电平由一第一重置电平变为一第二重置电平以重置重载信号产生电路220，从而令该重载信号RLD的电平由该第二重载电平变为该第一重载电平，并使得N位元计数电路210从该初始值CNTINI重新开始计数。
图7显示重置电路230的一实施例。如图7所示，重置电路230包含一暂存器710(例如：DFF)，该暂存器710包含一输入端(D)、一时钟端(CK)、以及一输出端(Q)，该输入端用来接收该重载信号RLD或其衍生信号(例如：该重载信号RLD的反相信号)；该时钟端用来接收该输入时钟CLKIN；该输出端用来依据该输入时钟CLKIN的触发输出该输入端所接收的信号作为该重置信号RST的前身信号(predecessor)或该重置信号RST。举例而言，当暂存器710的输入端接收该重载信号RLD的反相信号时，暂存器710的输出端输出该重置信号RST，于该重载信号RLD的电平由该第一重载电平(例如：低电位)变为该第二重载电平(例如：高电位)时，暂存器710令该重置信号RST的电平由一第一重置电平(例如：高电位)变为一第二重置电平(例如：低电位)以重置重载信号产生电路220，从而令该重载信号RLD的电平由该第二重载电平变回该第一重载电平，并结束前述重载操作。值得注意的是，该重载信号RLD/该重置信号RST可选择性地被输出作为一输出时钟CLKOUT，由于该重载信号RLD/该重置信号RST的电平变化是依据该K个位元的逻辑与结果的触发而非如现有技术般是依据该输入时钟CLKIN的触发，因此即便该输入时钟CLKIN中有短时钟冲波，该短时钟冲波只会轻微影响该K个位元的逻辑与结果的变化时间点，而不会严重影响该重载信号RLD/该重置信号RST的电平变化的周期，换言之，该输出时钟CLKOUT的频率不会大幅变化，而会大约等于该输入时钟CLKIN的频率除以“2N－CNTINI+X(当N位元计数器200执行前述递增计数操作时)或除以该初始值“CNTINI+X”(当N位元计数器200执行前述递减计数操作时)，其中除数中的“+X”视电路设计可以为+1、+2、+3、…，“+X”是基于：N位元计数电路210在该重载信号RLD的电平由该第一重载电平变为该第二重载电平后，需经过至少一个输入时钟CLKIN的周期以待该重载信号RLD的电平由该第二重载电平变回该第一重载电平后，才开始计数。
图8显示重置电路230的另一实施例。相较于图7，图8的重置电路230的暂存器810(例如：DFF)进一步包含一输出反相端(QB)以及一重置端(RB)，该输出反相端用来输出该输出端(Q)的信号的反相信号作为前述输出时钟CLKOUT，该重置端用来接收前述电源重置信号PW，以于该电源重置信号PW在该低电平时，令该重置信号RST的电平由该第一重置电平(例如：高电位)变回该第二重置电平(例如：低电位)。
值得注意的是，由于重置电路230本身及重置电路230与重载信号产生电路220之间的线路所造成的传输延迟，该重载信号RLD的电平由该第一重载电平变为该第二重载电平的一重载时间点会早于该重置信号RST的电平由该第一重置电平变为该第二重置电平的一重置时间点，且该重载时间点与该重置时间点之间的一时间差不小于一预设时间差，以确保N位元计数电路210确实载入该初始值CNTINI。上述预设时间差可通过重置电路230的设计及/或重置电路230与重载信号产生电路220之间的线路的设计来决定，或通过一额外的延迟电路来控制；举例而言，如图9所示，重置电路230可选择性地包含一延迟电路910，延迟电路910延迟该重置信号RST达一预设时间，使得该重载时间点与该重置时间点之间的该时间差不小于该预设时间差。
图10显示本发明的N位元计数器的另一实施例。图10的N位元计数器1000包含一N位元计数电路1010与一重载控制电路1020。N位元计数电路1010用来依据一输入时钟CLKIN从一初始值CNTINI开始计数，以产生由N个位元构成的一计数值CNT；N位元计数电路1010还用来于一重载信号RLD的电平由一第一重载电平变为一第二重载电平时，从该初始值CNTINI重新开始计数，其中该N为大于一的整数。重载控制电路1020用来输出该重载信号RLD；更详细地说，重载控制电路1020用来于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号RLD的电平由该第一重载电平变为该第二重载电平；重载控制电路还于该重载信号RLD的电平由该第一重载电平变为该第二重载电平达一最短时间(例如：前述预设时间差)后，令该重载信号RLD的电平由该第二重载电平变为该第一重载电平，其中该K为不大于该N的正整数。N位元计数电路1010的一实施例是前述N位元计数电路210。重载控制电路1020的一实施例是由前述重载信号产生电路220与重置电路230来实现。
值得注意的是，当重载控制电路1020包含前述重载信号产生电路220及/或该重置电路230以输出该重载信号RLD或其衍生信号(例如：该重载信号RLD的反相信号、该重置信号RST、或该重置信号RST的反相信号)作为前述输出时钟CLKOUT时，N位元计数器1000是作为一除频器。
由于本领域技术人员能够参酌图2～图9的实施例的公开来了解图10的实施例的细节与变化，亦即图2～图9的实施例的技术特征均可合理应用于图10的实施例中，重复及冗余的说明在此予以省略。值得注意的是，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
综上所述，本发明的N位元计数器以及除频器能够耐受短时钟冲波，以适时地重载该N位元计数器以及确保该除频器的输出时钟的频率的正确性。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种N位元计数器，包含：
一N位元计数电路，用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数，其中该N为大于一的整数；
一重载信号产生电路，用来输出该重载信号，该重载信号产生电路用来于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，其中该K为不大于该N的正整数；以及
一重置电路，用来产生一重置信号，该重置电路用来于该重载信号的电平由该第一重载电平变为该第二重载电平时，令该重置信号的电平由一第一重置电平变为一第二重置电平以重置该重载信号产生电路，从而令该重载信号的电平由该第二重载电平变为该第一重载电平，并使得该N位元计数电路从该初始值重新开始计数。
2.如权利要求1所述的N位元计数器，其中该重置电路还用来输出一输出时钟，该重置电路于该重载信号的电平由该第一重载电平变为该第二重载电平时，令该输出时钟的电平由一第一时钟电平变为一第二时钟电平，该输出时钟的频率小于该输入时钟的频率。
3.如权利要求1所述的N位元计数器，其中该K小于该N，该K个位元为该N个位元中的相继K个位元。
4.如权利要求3所述的N位元计数器，其中该相继K个位元包含该N个位元中一最高有效位元或一最低有效位元。
5.如权利要求1所述的N位元计数器，其中该重载信号的电平由该第一重载电平变为该第二重载电平的一重载时间点早于该重置信号的电平由该第一重置电平变为该第二重置电平的一重置时间点，且该重载时间点与该重置时间点之间的一时间差不小于一预设时间差。
6.如权利要求5所述的N位元计数器，其中该重置电路包含一延迟电路，该延迟电路延迟该重置信号达一预设时间，使得该重载时间点与该重置时间点之间的该时间差不小于该预设时间差。
7.如权利要求1所述的N位元计数器，其中该重载信号产生电路包含：
至少一逻辑门，用来依据该K个位元产生一重载触发信号；以及
一暂存器，用来于该重载触发信号由一第一触发电平变为一第二触发电平时，令该重载信号的电平由该第一重载电平变为该第二重载电平，该暂存器还用来于该重置信号的电平由该第一重置电平变为该第二重置电平时，令该重载信号的电平由该第二重载电平变为该第一重载电平。
8.如权利要求1所述的N位元计数器，其中该重置电路包含：
一暂存器，用来依据该输入时钟的触发，输出该重载信号或其衍生信号作为该重置信号。
9.一种N位元计数器，包含：
一N位元计数电路，用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数，其中该N为大于一的整数；以及
一重载控制电路，用来输出该重载信号，该重载控制电路用来于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，该重载控制电路还用来于该重载信号的电平由该第一重载电平变为该第二重载电平达一最短时间后，令该重载信号的电平由该第二重载电平变为该第一重载电平，从而使得该N位元计数电路从该初始值重新开始计数，其中该K为不大于该N的正整数。
10.一种除频器，包含：
一N位元计数电路，用来依据一输入时钟从一初始值开始计数，以产生由N个位元构成的一计数值，该N位元计数电路还用来于一重载信号的电平由一第一重载电平变为一第二重载电平时，载入该初始值以从该初始值重新开始计数；以及
一重载控制电路，用来输出该重载信号以及一输出时钟，该重载控制电路用来于该N个位元中的K个位元的一逻辑与结果由一第一值变成一第二值时，令该重载信号的电平由该第一重载电平变为该第二重载电平，该重载控制电路还用来于该重载信号的电平由该第一重载电平变为该第二重载电平后，令该重载信号的电平由该第二重载电平变为该第一重载电平，从而使得该N位元计数电路从该初始值重新开始计数，其中该K为不大于该N的正整数，
其中该输出时钟为该重载信号或其衍生信号。
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