TWI681631B

TWI681631B - N位元計數器及除頻器

Info

Publication number: TWI681631B
Application number: TW107139810A
Authority: TW
Inventors: 羅吉斯
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-11-09
Filing date: 2018-11-09
Publication date: 2020-01-01
Also published as: US10812086B2; TW202019093A; US20200153441A1

Abstract

本發明揭露了一種N位元計數器包含一N位元計數電路、一重載訊號產生電路與一重置電路。該N位元計數電路從一初始值開始計數以產生一計數值由N個位元構成，並於一重載訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數。該重載訊號產生電路於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位。該重置電路於該重載訊號之準位由該第一重載準位變為該第二重載準位時，令該重置訊號之準位由一第一重置準位變為一第二重置準位以重置該重載訊號產生電路，從而令該重載訊號之準位變為該第一重載準位，使得該N位元計數電路重新開始計數。

Description

N位元計數器及除頻器

本發明是關於N位元計數器與除頻器，尤其是關於能夠耐受短時脈衝波（glitch）的N位元計數器與除頻器。

圖1顯示一習知的N位元可程式化計數器100包含一N位元計數電路110（例如：非同步計數器）與一重載訊號產生電路120。N位元計數電路110會依據一時脈訊號CLK _IN從一預設值開始計數，以產生一計數值由N個位元構成。重載訊號產生電路120會於該N個位元皆為1時，依據該時脈訊號CLK _IN之觸發改變一重載訊號RLD之準位，從而令N位元計數電路110依據該重載訊號RLD載入該預設值並從該預設值重新開始計數。

然而，在該N個位元即將都變成1時，若前述時脈訊號CLK _IN之品質不佳而有短時脈衝波（glitch）存在於其中，N位元計數電路110中一計數單元（例如：D型正反器）可能會因為該短時脈衝波的觸發而處於亞穩態，從而N位元計數電路110無法及時輸出N個位元皆為1，這可能導致該時脈訊號CLK _IN的觸發與該N個位元皆為1的條件無法同時成立，使得重載訊號產生電路120錯過改變該重載訊號RLD之準位的時機，一旦該重載訊號RLD之準位未於該N個位元皆為1時改變， N位元計數電路110不會載入該預設值，而會從0開始計數，直到該時脈訊號CLK _IN的2 ^N個週期後（或說該計數值從N個0變為N個1後），該N位元計數電路110才有機會載入該預設值以從該預設值重新開始計數。上述問題會使得仰賴N位元可程式化計數器100之計數結果進行運作的電路（例如：將N位元可程式化計數器100之重載訊號RLD或其反相訊號作為除頻時脈的鎖相迴路）無法正常工作。

本發明之一目的在於提供一種N位元計數器與一種除頻器，能夠耐受短時脈衝波以避免先前技術的問題。

本發明揭露了一種N位元計數器，其一實施例包含一N位元計數電路、一重載訊號產生電路以及一重置電路。該N位元計數電路用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數，其中該N為大於一的整數。該重載訊號產生電路用來輸出該重載訊號，更詳細地說，該重載訊號產生電路用來於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，其中該K為不大於該N的正整數。該重置電路用來產生一重置訊號，更詳細地說，該重置電路用來於該重載訊號之準位由該第一重載準位變為該第二重載準位時，令該重置訊號之準位由一第一重置準位變為一第二重置準位以重置該重載訊號產生電路，從而令該重載訊號之準位由該第二重載準位變為該第一重載準位，並使得該N位元計數電路重新開始計數。

本發明之N位元計數器的另一實施例包含一N位元計數電路以及一重載控制電路。該N位元計數電路用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數，其中該N為大於一的整數。該重載控制電路用來輸出該重載訊號，更詳細地說，該重載控制電路於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，該重載控制電路另於該重載訊號之準位由該第一重載準位變為該第二重載準位達一最短時間後，令該重載訊號之準位由該第二重載準位變為該第一重載準位，從而使得該N位元計數電路重新開始計數，其中該K為不大於該N的正整數。

本發明另揭露一種除頻器，其一實施例包含一N位元計數電路以及一重載控制電路。該N位元計數電路用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載訊號之準位由一第一重載準位變為一第二重載準位時，從該初始值重新開始計數。該重載控制電路用來輸出該重載訊號以及一輸出時脈，更詳細地說，該重載控制電路於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，該重載控制電路另於該重載訊號之準位由該第一重載準位變為該第二重載準位後，令該重載訊號之準位由該第二重載準位變為該第一重載準位，從而使得該N位元計數電路重新開始計數，其中該輸出時脈為該重載訊號或其衍生訊號，該K為不大於該N的正整數。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本發明揭露一種N位元計數器以及一種除頻器，能夠耐受短時脈衝波（glitch），從而避免該N位元計數器完成每輪計數的時間變動過大以及避免該除頻器之輸出時脈的頻率誤差過大。

圖2顯示本發明之N位元計數器的一實施例。圖2之N位元計數器200包含一N位元計數電路210、一重載訊號產生電路220以及一重置電路230，其中N位元計數器200為一非同步計數器（asynchronous counter），或稱漣波計數器（ripple counter），該N為大於一的整數。在實施為可能的前提下，本發明之N位元計數器可以是其它類型的計數器。

請參閱圖2。N位元計數電路210用來依據一輸入時脈CLK _IN從一初始值CNT _INI（例如：圖3之bt ₀、bt ₁、…、bt _(N-1)）開始計數，以產生一計數值CNT由N個位元（例如：圖3之q ₀、q ₁、…、q _(N-1)）構成；N位元計數電路210另用來於一重載訊號RLD之準位由一第一重載準位（例如：低電位）變為一第二重載準位（例如：高電位）時，載入該初始值CNT _INI，並於該重載訊號RLD之準位由該第二重載準位回到該第一重載準位時，從該初始值CNT _INI重新開始計數。於本實施例之一實作範例中，該初始值CNT _INI是可控的（programmable），因此N位元計數器200是一可程式化計數器。

圖3顯示N位元計數電路210的一實施例。如圖3所示，N位元計數電路210包含N個D型正反器（DFF）與2N個反及閘（NAND gate），每個DFF包含一輸入端（D）、一時脈端（CK）、一輸出端（Q）、一輸出反相端（QB）、一重置端（RB）、以及一設置端（SB），連接該重置端的反及閘依據該重載訊號RLD以及該初始值CNT _INI（bt ₀、bt ₁、…、bt _(N-1)）的一個位元決定該重置端的準位，連接該設置端的反及閘依據該重載訊號RLD以及該初始值CNT _INI之反相值（bt _0B、bt _1B、…、bt _(N-1)B）的一個位元決定該設置端的準位，當該重置端/該設置端的準位由一高準位變為一低準位時，該輸出端會被強制輸出低準位/高準位，此時該輸入端的輸入為該輸出端之輸出的相反準位。當該重載訊號RLD之準位為該第一重載準位（例如：低電位）時，每該反及閘輸出該第一重載準位之相反準位（例如：高電位），因此，N位元計數電路210依據該CLK _IN之觸發執行一計數操作；更詳細地說，N位元計數電路210中，一DFF的輸入端依據該DFF的時脈端所接收之輸入時脈CLK _IN的觸發，將該輸入端所接收的一目前輸入值輸出至該DFF的輸出端以將該目前輸入值作為一下一輸出值，此時該DFF的輸出反相端輸出該下一輸出值的反相值作為該輸入端所接收的一下一輸入值以及作為該DFF之後一個DFF的時脈端的觸發訊號。當該重載訊號RLD之準位由該第一重載準位變為該第二重載準位（例如：由低電位變成高電位），每該反及閘輸出其所接收之位元的準位的相反準位作為該重置端/該設置端的準位，從而每個DFF之輸入端的輸入準位會按該重置端/該設置端的準位而被設定，以載入該初始值CNT _INI。由於DFF與反及閘之功能與操作為本領域之通常知識，冗餘之說明在此省略。

請參閱圖2。重載訊號產生電路220用來依據該N個位元中K個位元來決定該重載訊號RLD的準位，其中該K為不大於該N的正整數；更詳細地說，重載訊號產生電路220於該N個位元中K個位元的一邏輯與結果（logical conjunction）由一第一值（例如：1）變成一第二值（例如：0）時，令該重載訊號RLD之準位由該第一重載準位變為該第二重載準位。該邏輯與結果是指邏輯與運算或其等效運算（例如：將該K個位元之值相乘的運算）的結果。舉例來說，該K個位元為相繼的（successive）K個位元，且該K小於該N，當N位元計數器200執行一遞增計數操作時，該K個位元包含該N個位元之一最高有效位元（most significant bit, MSB），而不包含該N個位元之一最低有效位元（least significant bit, LSB）；當N位元計數器200執行一遞減計數操作時，該K個位元包含該N個位元之LSB，而不包含該N個位元之MSB。值得注意的是，本案說明書所述之先前技術是依據全部N個位元產生重載訊號，本發明之重載訊號產生電路220可選擇性地依據N個位元中的部分位元而非全部位元來產生重載訊號。另值得注意的是，重載訊號產生電路220是依據該邏輯與結果的變化來決定該重載訊號RLD的準位，而不是依據該輸入時脈CLK _IN的變化來決定該重載訊號RLD的準位，因此即使該輸入時脈CLK _IN中有短時脈衝波，重載訊號產生電路220也不會錯過產生該重載訊號RLD的時機。

圖4顯示重載訊號產生電路220的一實施例。如圖4所示，重載訊號產生電路220包含至少一邏輯閘410用來依據該K個位元（例如：q _(N-K)、q _(N-K+1)、…、q _(N-1)）產生一重載觸發訊號RLD _TRG以及一暫存器（例如：DFF）420用來輸出該重載訊號RLD。至少一邏輯閘410的一實施例如圖5所示，包含一第一及閘510、一第二及閘520、以及一反相器530，第一及閘510用來接收該K個位元中除了LSB以外的所有位元（例如：q _(N-K+1)、q _(N-K+2)、…、q _(N-1)），第二及閘520用來接收該K個位元中的LSB（例如：q _(N-K)），反相器530用來依據該第二及閘520的輸出產生該重載觸發訊號RLD _TRG，其中第一及閘510與第二及閘520可用單一及閘來實現，或者第一及閘510、第二及閘520與反相器530可用單一反及閘來實現，或者第二及閘520與反相器530可用單一反及閘來實現。暫存器420包含一輸入端（D）、一時脈端（CK）、一輸出端（Q）、一輸出反相端（QB）以及一重置端（RB），該輸入端用來接收該第二重載準位（例如：高電位）；該時脈端用來接收該重載觸發訊號RLD _TRG；該輸出端用來於該重載觸發訊號RLD _TRG之準位由一第一觸發準位（例如：低電位）變為一第二觸發準位（例如：高電位）時輸出該輸入端的第二重載準位作為該重載訊號RLD，該輸出端另用來於該重置電路230之一重置訊號RST的準位由一第一重置準位（例如：高電位）變為一第二重置準位（例如：低電位）時，輸出該第一重載準位（例如：低電位）作為該重載訊號RLD；該輸出反相端用來輸出該輸出端之訊號（亦即該重載訊號RLD）的反相訊號；該重置端用來接收該重置訊號RST。

圖6顯示重載訊號產生電路220的另一實施例。相較於圖4，圖6之重載訊號產生電路220進一步包含一反相器610以及一或閘620。反相器610用來輸出一電源重置訊號PW的反相訊號，當供應N位元計數器200的電源啟動時，該電源重置訊號PW由一低準位（例如：低電位）變為一高準位（例如：高電位），從而反相器610於該電源啟動後，輸出該低準位。或閘620於該電源啟動後，輸出該重載訊號RLD。

請參閱圖2。重置電路230用來產生該重置訊號RST；更詳細地說，重置電路230用來於該重載訊號RLD之準位由該第一重載準位變為該第二重載準位時，令該重置訊號RST之準位由一第一重置準位變為一第二重置準位以重置重載訊號產生電路220，從而令該重載訊號RLD之準位由該第二重載準位變為該第一重載準位，並使得N位元計數電路210從該初始值CNT _INI重新開始計數。

圖7顯示重置電路230的一實施例。如圖7所示，重置電路230包含一暫存器710（例如：DFF），該暫存器710包含一輸入端（D）、一時脈端（CK）、以及一輸出端（Q），該輸入端用來接收該重載訊號RLD或其衍生訊號（例如：該重載訊號RLD之反相訊號）；該時脈端用來接收該輸入時脈CLK _IN；該輸出端用來依據該輸入時脈CLK _IN之觸發輸出該輸入端所接收之訊號作為該重置訊號RST之前身訊號（predecessor）或該重置訊號RST。舉例而言，當暫存器710之輸入端接收該重載訊號RLD之反相訊號時，暫存器710之輸出端輸出該重置訊號RST，於該重載訊號RLD之準位由該第一重載準位（例如：低電位）變為該第二重載準位（例如：高電位）時，暫存器710令該重置訊號RST之準位由一第一重置準位（例如：高電位）變為一第二重置準位（例如：低電位）以重置重載訊號產生電路220，從而令該重載訊號RLD之準位由該第二重載準位變回該第一重載準位，並結束前述重載操作。值得注意的是，該重載訊號RLD/該重置訊號RST可選擇性地被輸出作為一輸出時脈CLK _OUT，由於該重載訊號RLD/該重置訊號RST的準位變化是依據該K個位元的邏輯與結果的觸發而非如先前技術般是依據該輸入時脈CLK _IN的觸發，因此即便該輸入時脈CLK _IN中有短時脈衝波，該短時脈衝波只會輕微影響該K個位元的邏輯與結果的變化時間點，而不會嚴重影響該重載訊號RLD/該重置訊號RST的準位變化的週期，換言之，該輸出時脈CLK _OUT之頻率不會大幅變化，而會大約等於該輸入時脈CLK _IN的頻率除以“2 ^N－CNT _INI+X（當N位元計數器200執行前述遞增計數操作時）或除以該初始值“CNT _INI+X”（當N位元計數器200執行前述遞減計數操作時），其中除數中的“+X”視電路設計可以為+1、+2、+3、…，“+X”是基於：N位元計數電路210在該重載訊號RLD之準位由該第一重載準位變為該第二重載準位後，須經過至少一個輸入時脈CLK _IN的週期以待該重載訊號RLD之準位由該第二重載準位變回該第一重載準位後，才開始計數。

圖8顯示重置電路230的另一實施例。相較於圖7，圖8之重置電路230的暫存器810（例如：DFF）進一步包含一輸出反相端（QB）以及一重置端（RB），該輸出反相端用來輸出該輸出端（Q）之訊號的反相訊號作為前述輸出時脈CLK _OUT，該重置端用來接收前述電源重置訊號PW，以於該電源重置訊號PW在該低準位時，令該重置訊號RST之準位由該第一重置準位（例如：高電位）變回該第二重置準位（例如：低電位）。

值得注意的是，由於重置電路230本身及重置電路230與重載訊號產生電路220之間的線路所造成的傳輸延遲，該重載訊號RLD之準位由該第一重載準位變為該第二重載準位的一重載時間點會早於該重置訊號RST之準位由該第一重置準位變為該第二重置準位的一重置時間點，且該重載時間點與該重置時間點之間的一時間差不小於一預設時間差，以確保N位元計數電路210確實載入該初始值CNT _INI。上述預設時間差可藉由重置電路230的設計及/或重置電路230與重載訊號產生電路220之間的線路的設計來決定，或藉由一額外的延遲電路來控制；舉例而言，如圖9所示，重置電路230可選擇性地包含一延遲電路910，延遲電路910延遲該重置訊號RST達一預設時間，使得該重載時間點與該重置時間點之間的該時間差不小於該預設時間差。

圖10顯示本發明之N位元計數器的另一實施例。圖10之N位元計數器1000包含一N位元計數電路1010與一重載控制電路1020。N位元計數電路1010用來依據一輸入時脈CLK _IN從一初始值CNT _INI開始計數，以產生一計數值CNT由N個位元構成；N位元計數電路1010另用來於一重載訊號RLD之準位由一第一重載準位變為一第二重載準位時，從該初始值CNT _INI重新開始計數，其中該N為大於一的整數。重載控制電路1020用來輸出該重載訊號RLD；更詳細地說，重載控制電路1020用來於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號RLD之準位由該第一重載準位變為該第二重載準位；重載控制電路另於該重載訊號RLD之準位由該第一重載準位變為該第二重載準位達一最短時間（例如：前述預設時間差）後，令該重載訊號RLD之準位由該第二重載準位變為該第一重載準位，其中該K為不大於該N的正整數。N位元計數電路1010的一實施例是前述N位元計數電路210。重載控制電路1020的一實施例是由前述重載訊號產生電路220與重置電路230來實現。

值得注意的是，當重載控制電路1020包含前述重載訊號產生電路220及/或該重置電路230以輸出該重載訊號RLD或其衍生訊號（例如：該重載訊號RLD之反相訊號、該重置訊號RST、或該重置訊號RST之反相訊號）作為前述輸出時脈CLK _OUT時， N位元計數器1000是作為一除頻器。

由於本領域具有通常知識者能夠參酌圖2~9之實施例的揭露來瞭解圖10之實施例的細節與變化，亦即圖2~9之實施例的技術特徵均可合理應用於圖10之實施例中，重複及冗餘之說明在此予以節略。值得注意的是，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本發明之N位元計數器以及除頻器能夠耐受短時脈衝波，以適時地重載該N位元計數器以及確保該除頻器之輸出時脈的頻率的正確性。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧N位元可程式化計數器 110‧‧‧N位元計數電路 120‧‧‧重載訊號產生電路 CLK_IN‧‧‧時脈訊號 RLD‧‧‧重載訊號 200‧‧‧N位元計數器 210‧‧‧N位元計數電路 220‧‧‧重載訊號產生電路 230‧‧‧重置電路 CLK_IN‧‧‧輸入時脈 CNT_INI‧‧‧初始值 RLD‧‧‧重載訊號 RST‧‧‧重置訊號 bt₀、bt₁、…、bt_(N-1)‧‧‧初始值 bt_0B、bt_1B、…、bt_(N-1)B‧‧‧初始值的反相值 q₀、q₁、…、q_(N-1)‧‧‧計數值的N個位元 D‧‧‧輸入端 CK‧‧‧時脈端 Q‧‧‧輸出端 QB‧‧‧輸出反相端 RB‧‧‧重置端 SB‧‧‧設置端 410‧‧‧至少一邏輯閘 420‧‧‧暫存器 RLD_TRG‧‧‧重載觸發訊號 q_(N-K)、q_(N-K+1)、…、q_(N-1)‧‧‧K個位元 510‧‧‧第一及閘 520‧‧‧第二及閘 530‧‧‧反相器 RST‧‧‧重置訊號 610‧‧‧反相器 620‧‧‧或閘 PW‧‧‧電源重置訊號 710‧‧‧暫存器 810‧‧‧暫存器 CLK_OUT‧‧‧輸出時脈 910‧‧‧延遲電路 1000‧‧‧N位元計數器 1010‧‧‧N位元計數電路 1020‧‧‧重載控制電路

［圖1］顯示習知的N位元可程式化計數器；［圖2］顯示本發明之N位元計數器的一實施例；［圖3］顯示圖2之N位元計數電路的一實施例；［圖4］顯示圖2之重載訊號產生電路的一實施例；［圖5］顯示圖4之至少一邏輯閘的一實施例；［圖6］顯示圖2之重載訊號產生電路的另一實施例；［圖7］顯示圖2之重置電路的一實施例；［圖8］顯示圖2之重置電路的另一實施例；［圖9］顯示圖2之重置電路的又一實施例；以及［圖10］顯示本發明之N位元計數器的另一實施例。

200‧‧‧N位元計數器

210‧‧‧N位元計數電路

220‧‧‧重載訊號產生電路

230‧‧‧重置電路

CLK_IN‧‧‧輸入時脈

CNT‧‧‧計數值

RLD‧‧‧重載訊號

RST‧‧‧重置訊號

Claims

一種N位元計數器，包含：一N位元計數電路，用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載（reload）訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數，其中該N為大於一的整數；一重載訊號產生電路，用來輸出該重載訊號，該重載訊號產生電路用來於該N個位元中K個位元的一邏輯與結果（logical conjunction）由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，其中該K為不大於該N的正整數；以及一重置電路，用來產生一重置訊號，該重置電路用來於該重載訊號之準位由該第一重載準位變為該第二重載準位時，令該重置訊號之準位由一第一重置準位變為一第二重置準位以重置該重載訊號產生電路，從而令該重載訊號之準位由該第二重載準位變為該第一重載準位，並使得該N位元計數電路從該初始值重新開始計數。
如申請專利範圍第1項所述之N位元計數器，其中該重置電路另用來輸出一輸出時脈，該重置電路於該重載訊號之準位由該第一重載準位變為該第二重載準位時，令該輸出時脈之準位由一第一時脈準位變為一第二時脈準位，該輸出時脈之頻率小於該輸入時脈之頻率。
如申請專利範圍第1項所述之N位元計數器，其中該K小於該N，該K個位元為該N個位元中相繼K個位元（successive K bits）。
如申請專利範圍第3項所述之N位計數器，其中該相繼K個位元包含該N個位元中一最高有效位元（most significant bit, MSB）或一最低有效位元（least significant bit, LSB）。
如申請專利範圍第1項所述之N位元計數器，其中該重載訊號之準位由該第一重載準位變為該第二重載準位之一重載時間點早於該重置訊號之準位由該第一重置準位變為該第二重置準位之一重置時間點，且該重載時間點與該重置時間點之間的一時間差不小於一預設時間差。
如申請專利範圍第5項所述之N位元計數器，其中該重置電路包含一延遲電路，該延遲電路延遲該重置訊號達一預設時間，使得該重載時間點與該重置時間點之間的該時間差不小於該預設時間差。
如申請專利範圍第1項所述之N位元計數器，其中該重載訊號產生電路包含：至少一邏輯閘，用來依據該K個位元產生一重載觸發訊號；以及一暫存器，用來於該重載觸發訊號由一第一觸發準位變為一第二觸發準位時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，該暫存器用另用來於該重置訊號之準位由該第一重置準位變為該第二重置準位時，令該重載訊號之準位由該第二重載準位變為該第一重載準位。
如申請專利範圍第1項所述之N位元計數器，其中該重置電路包含：一暫存器，用來依據該輸入時脈之觸發，輸出該重載訊號或其衍生訊號作為該重置訊號。
一種N位元計數器，包含：一N位元計數電路，用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數，其中該N為大於一的整數；以及一重載控制電路，用來輸出該重載訊號，該重載控制電路用來於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，該重載控制電路另用來於該重載訊號之準位由該第一重載準位變為該第二重載準位達一最短時間後，令該重載訊號之準位由該第二重載準位變為該第一重載準位，從而使得該N位元計數電路從該初始值重新開始計數，其中該K為不大於該N的正整數。
一種除頻器，包含：一N位元計數電路，用來依據一輸入時脈從一初始值開始計數，以產生一計數值由N個位元構成，該N位元計數電路另用來於一重載訊號之準位由一第一重載準位變為一第二重載準位時，載入該初始值以從該初始值重新開始計數；以及一重載控制電路，用來輸出該重載訊號以及一輸出時脈，該重載控制電路用來於該N個位元中K個位元的一邏輯與結果由一第一值變成一第二值時，令該重載訊號之準位由該第一重載準位變為該第二重載準位，該重載控制電路另用來於該重載訊號之準位由該第一重載準位變為該第二重載準位後，令該重載訊號之準位由該第二重載準位變為該第一重載準位，從而使得該N位元計數電路從該初始值重新開始計數，其中該K為不大於該N的正整數，其中該輸出時脈為該重載訊號或其衍生訊號。