JP2009524319A - 分周器回路 - Google Patents

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Abstract

入力クロック信号の周波数のＮ分の１（Ｎは奇数）である周波数を有する出力クロック信号を、入力クロック信号から得るための回路である。回路は、ラッチリングとして構成される複数のラッチを有する。ラッチは連続する対に配置され、各ラッチ対は、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わる第１のラッチと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方でオンに切り替わる第２のラッチとを備える。ＲＳフリップフロップは、立ち上がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか一方で受信し、かつ立ち下がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか他方で受信するように連結される。前記出力クロック信号はＲＳフリップフロップの出力に供給される。

Description

発明の詳細な説明
発明の分野
本発明は、分周器回路に関し、詳細には、必ずしもではないが、ジョンソンリング構造に基づく分周器回路に関する。
発明の背景
デジタル処理回路を機能させるためには、１つ以上のクロック信号が必要である。クロック信号は、水晶発振器によって供給される基本クロック信号から、典型的に得られる。たとえば、基本クロック信号よりも低い周波数のクロック信号を、適量で基本クロック信号を分周することによって得ることができる。多数のクロック信号が必要な回路では、分周器の集合をつなぐことによって多数のクロック信号を効率的に得ることができる。たとえば、基本周波数がｆｏであれば、周波数ｆｏ／２とｆｏ／４は、基本クロック信号を２分周回路に入力することによって、およびその回路の出力をさらに２分周回路に入力することによって、得ることができる。
図１は、ジョンソンリングに基づく典型的な６分周回路を概略的に示す。回路は、３つのＤ型フリップフロップのチェーンを含む。各フリップフロップはＤ型ラッチ対（図示せず）を含み、各ラッチ対の第１の部材は分周すべきクロック信号を受信し、各対の第２の部材は反転クロック信号を受信する。このクロック配置によって、各ラッチ対の第１の部材はクロックパルスの立ち上がりエッジでその状態を変え、各ラッチ対の第２の部材はクロックパルスの立ち下がりエッジでその状態を変え、それによって、ラッチがクロックに同期すると所定のラッチへの入力が定常状態にあることが確保される。最終フリップフロップからの反転出力が、第１のラッチへのＤ入力としてフィードバックされる。この配置によって、一連の０と１とがチェーンを通して順にクロック同期される。回路の出力は、最終フリップフロップのＱまたは／Ｑのいずれかによって供給される。
基本クロック信号周波数の奇数分周であるクロック信号を得る必要がある、すなわち、Ｎ分周回路（Ｎは奇数）が必要であるという問題が起きる。図２は、（図１の６分周回路に基づく）５分周回路を概略的に示す。その入力で、第２のおよび第３のフリップフロップの反転出力を受信するＡＮＤゲート（“＆”）を有することによって、図１の回路を修正することができる。ＡＮＤゲートの出力は、第１のフリップフロップへの入力を供給する。この構成によって、第１のフリップフロップの入力に“０”をクロック同期させる。そうでなければ、１クロックパルス早くなる。そのため、カウンタを通過する一連のパルスは、３つの“０”の後２つの“１”が続く。しかし、当然のことながら、この回路のデューティサイクルは４０％である。これでは、多くの応用に適用できない。
例示目的で、図３は、図１および図２の６分周および５分周カウンタの状態表を示す。図４は、対応する状態図を示す。
発明の要約
本発明の目的は、５０％のデューティサイクルを有する出力信号を発生することができるＮ分周カウンタ（Ｎは奇数）を提供することである。
本発明の第１の態様によれば、入力クロック信号の周波数のＮ分の１（Ｎは奇数）である周波数を有する出力クロック信号を、入力クロック信号から得るための回路であって、
ラッチリングとして構成される複数のラッチであって、該ラッチは連続する対に配置され、各ラッチ対は、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わる第１のラッチと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方でオンに切り替わる第２のラッチとを有する、複数のラッチと、
記憶素子であって、入力クロック信号の立ち上がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか一方で受信し、かつ入力クロック信号の立ち下がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか他方で受信するように連結される、記憶素子とを含み、
前記出力クロック信号は記憶素子の前記出力に供給される回路が提供される。
本発明の実施形態において、前記ラッチはＤ型ラッチである。各前記ラッチ対は、Ｄ型フリップフロップを提供する。ラッチリング中のラッチの数はＮ＋１個である。
本発明の実施形態において、ＲＳフリップフロップのセット入力は、ＡＮＤゲートの出力に連結される。ＡＮＤゲートの入力は、入力クロック信号の立ち上がりエッジまたは立ち下がりエッジによって、ともにトリガされる２つラッチのそれぞれの出力に連結される。より好適に、前記２つのラッチは、前記リング中の連続するラッチ対の第２のラッチである。記憶素子のリセット入力は、１つのラッチ対の第１のラッチの出力に連結される。
本発明の実施形態において、回路は、偶数および奇数の値を含む複数の値からＮの値をセットするようにプログラム可能である。回路は、前記ＡＮＤゲートの出力に連結される入力とラッチ対のそれぞれの出力に連結される１つ以上のさらなる入力とを有する第１のマルチプレクサを含んでもよい。回路は、前記記憶素子の出力に連結される第１の入力と１つのラッチ対の出力に連結される第２の入力とを有する第２のマルチプレクサを含んでもよい。マルチプレクサは、それらの入力に供給される信号のいずれか１つを、それらの出力に供給するように制御される。
好適に、記憶素子は、エッジトリガ装置である。より好適に、記憶素子はＲＳフリップフロップである。
本発明の第２の態様によれば、ラッチリングとして構成される複数のラッチであって、該ラッチは連続する対に配置され、各ラッチ対は、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わる第１のラッチと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方でオンに切り替わる第２のラッチとを有する、複数のラッチを用いて、入力クロック信号の周波数のＮ分の１（Ｎは奇数）である周波数を有するクロック信号を発生させる方法であって、
入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わるラッチリングからの出力を用いて記憶素子の出力をセットすることと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方で記憶素子の出力をリセットすることとを含み、
前記出力クロック信号はＲＳフリップフロップの出力に供給される方法が提供される。
発明の実施形態の詳細な説明
図５は、図２の５分周回路の状態表を示すが、ここでは、各フリップフロップ内の状態、すなわち、個々のＤ型ラッチの状態を示す。左側の欄“Ｎ”は、半分のクロックパルスに分かれる、カウントを示す。５０％デューティサイクルの出力を得るために、出力はカウント（すなわち、クロックパルス）４と０との間、およびカウント２の途中で切り替わる必要がある。適切なスイッチング信号を発生するために使用可能な状態表内でエッジを識別する必要がある。この例の目的で、第１のラッチＤ０への入力の０から１への遷移、および第２のラッチＤ０ｉへの入力の１から０への遷移を活用する。
入力クロック信号（クロック）の周波数のＮ分の１であるクロック周波数を有する出力クロック信号（ＤＩＶ＿Ｎｏｕｔ）を供給するようにプログラム可能な分周器回路を、図６に示す。この構造によれば、Ｎは２、４または５である。
図５の回路は、チェーンに配置された６つのＤ型ラッチのセットを含む。ラッチは、図１に基づいて説明したように対になって配置される。最終ラッチ（Ｄラッチ６）からの出力Ｑ２は、ＡＮＤゲート（ＡＮＤ）の一方の入力となる。ＡＮＤゲートの他方の入力には、第４のラッチ（Ｄラッチ４）の出力（Ｑ１）が供給される。ＡＮＤゲートの出力Ｑｘは、プログラマブルマルチプレクサ（ＭＵＸ１）の入力（ｃ）にフィードバックされる。マルチプレクサ（ＭＵＸ１）の他の入力（ｂ）および（ｃ）には、第４のラッチ（Ｄラッチ４）の出力（Ｑ１）と第２のラッチの出力（Ｑ０）とがそれぞれ入力される。ＲＳフリップフロップ（ＲＳＦＦ）は、そのセット入力（Ｓ）でＡＮＤゲートの出力（Ｑｘ）を受信し、そのリセット入力（Ｒ）で第１のラッチ（Ｄラッチ１）の出力（Ｑ０’）を受信する。第２のプログラマブルマルチプレクサ（ＭＵＸ２）は、第１の入力（ａ）でＲＳフリップフロップの出力Ｑを受信し、第２の入力（ｂ）で第２のラッチ（Ｄラッチ２）の出力Ｑ０を受信する。
図６の回路は、以下のように動作する。
２分周
マルチプレクサＭＵＸ１が入力（ａ）に切り替えられ、マルチプレクサＭＵＸ２が入力（ｂ）に切り替えられる。ラッチＤラッチ３〜Ｄラッチ６は出力が下がるが、ＲＳフリップフロップおよび出力ＡＮＤゲートはそのままである。回路は、効果的に２つのラッチカウンタになり、ＭＵＸ２の出力で５０％デューティサイクルを有する２分周クロック信号を供給する。
４分周
マルチプレクサＭＵＸ１が入力（ｂ）に切り替えられ、マルチプレクサＭＵＸ２が入力（ｂ）に切り替えられる。ラッチＤラッチ５とＤラッチ６は出力が下がるが、ＲＳフリップフロップおよび出力ＡＮＤゲートはそのままである。回路は、効果的に４つのラッチカウンタになり、ＭＵＸ２の出力で５０％デューティサイクルを有する４分周クロック信号を供給する。
５分周
この回路構成では、すべての構成要素の出力をオンにする。マルチプレクサＭＵＸ１が入力（ｃ）に切り替えられ、マルチプレクサＭＵＸ２が入力（ａ）に切り替えられる。この構成の状態表を、図６の表に示す。この構成は、０から１に切り替わる出力ＱｘによってＳＲフリップフロップの出力が０から１に切り替えられ、０から１に切り替わる出力Ｑ０’によってＳＲフリップフロップの出力が１から０に切り替えられるものである。前者では立ち下がりクロックパルスが発生し、後者では立ち上がりクロックパルスが発生する。Ｑ０’に基づくスイッチングによって、Ｑｘに基づくリセットと比較して、半分のクロックサイクルだけ遅延するＲＳフリップフロップのリセットが起きる。（図５の表を参照すると、ＱｘとＱ０’とはともにある状態において“０”値を有することに注目すべきである。ＳＲフリップフロップについてこれは通常禁止されているが、問題が起きないように回路のタイミングが構成されている。）
さらに、図５の状態表は、５分周回路として回路を構成する場合に、ＡＮＤゲートの出力Ｑｘ、ＲＳフリップフロップへのセットおよびリセット入力（ＳおよびＲ）、および回路の最終クロック出力（Ｏｕｔ）を示す。
当業者によって、本発明の範囲内において、上記実施形態について種々の変形例が可能であることが理解できるであろう。たとえば、Ｄ型フリップフロップを活用することを実施形態で説明したが、代わりにＪＫフリップフロップの構成を用いてもよい。
従来のジョンソンリング型６分周回路を概略的に示す。 従来のジョンソンリング型５分周回路を概略的に示す。 図１および図２の回路の状態表である。 図１および図２の回路の状態図である。 ５分周回路としてプログラムされる場合、図５の回路の状態表である。 本発明の実施形態に係るプログラム可能な２、４、あるいは５分周回路を概略的に示す。

Claims (14)

  1. 入力クロック信号の周波数のＮ分の１（Ｎは奇数）である周波数を有する出力クロック信号を、入力クロック信号から得るための回路であって、
    ラッチリングとして構成される複数のラッチであって、該ラッチは連続する対に配置され、各ラッチ対は、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わる第１のラッチと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方でオンに切り替わる第２のラッチとを有する、複数のラッチと、
    記憶素子であって、該記憶素子の出力をセットおよびリセットするセットおよびリセット入力を有し、該記憶素子は、入力クロック信号の立ち上がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか一方で受信し、かつ入力クロック信号の立ち下がりエッジでオンに切り替わるラッチリングからの出力をセットおよびリセット入力のいずれか他方で受信するように連結される、記憶素子とを含み、
    前記出力クロック信号は記憶素子の前記出力に供給されることを特徴とする回路。
  2. ラッチリング中のラッチの数はＮ＋１個であることを特徴とする請求項１に記載の回路。
  3. 前記ラッチはＤ型ラッチであることを特徴とする請求項１または２に記載の回路。
  4. 各前記ラッチ対は、Ｄ型フリップフロップを提供することを特徴とする請求項３に記載の回路。
  5. 前記記憶素子のセット入力は、ＡＮＤゲートの出力に連結されることを特徴とする請求項１〜４のいずれか１項に記載の回路。
  6. 前記ＡＮＤゲートの入力は、入力クロック信号の立ち上がりエッジまたは立ち下がりエッジによって、ともにトリガされる２つラッチのそれぞれの出力に連結されることを特徴とする請求項５に記載の回路。
  7. 前記２つのラッチは、前記リング中の連続するラッチ対の第２のラッチであることを特徴とする請求項６に記載の回路。
  8. 前記記憶素子のリセット入力は、１つのラッチ対の第１のラッチの出力に連結されることを特徴とする請求項１〜７のいずれか１項に記載の回路。
  9. 前記回路は、偶数および奇数の値を含む複数の値からＮの値をセットするようにプログラム可能であることを特徴とする請求項１〜８のいずれか１項に記載の回路。
  10. 前記回路は、前記ＡＮＤゲートの出力に連結される入力とラッチ対のそれぞれの出力に連結される１つ以上のさらなる入力とを有するマルチプレクサを含むことを特徴とする請求項５に付加されたときの請求項９に記載の回路。
  11. 前記回路は、前記記憶素子の出力に連結される第１の入力と１つのラッチ対の出力に連結される第２の入力とを有するマルチプレクサを含むことを特徴とする請求項１〜１０のいずれか１項に記載の回路。
  12. 前記記憶素子は、エッジトリガ装置であることを特徴とする請求項１〜１１のいずれか１項に記載の回路。
  13. 前記記憶素子はＲＳフリップフロップであることを特徴とする請求項１〜１２のいずれか１項に記載の回路。
  14. ラッチリングとして構成される複数のラッチであって、該ラッチは連続する対に配置され、各ラッチ対は、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わる第１のラッチと、入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか他方でオンに切り替わる第２のラッチとを有する、複数のラッチを用いて、入力クロック信号の周波数のＮ分の１（Ｎは奇数）である周波数を有するクロック信号を発生させる方法であって、
    入力クロック信号の立ち上がりまたは立ち下がりエッジのいずれか一方でオンに切り替わるラッチリングからの出力を用いて記憶素子の出力をセットすることと、入力クロック信号の立ち上がりまたは立ち下がりエッジの他方で記憶素子の出力をリセットすることとを含み、
    前記出力クロック信号は前記記憶素子の出力に供給されることを特徴とする方法。
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