CN1637940B - 用于高速数据存取的半导体存储装置 - Google Patents

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Abstract

一种具有高数据传送速度的半导体存储装置，其包括多个单元模块，每一单元模块具有多个用以储存数据的单位单元；多个区域位线感测放大模块，用以感测及放大在多个单元模块中所储存的数据；总体位线感测放大模块，用以锁存上述区域位线感测放大模块所放大的数据；以及数据传送模块，用以将上述数据从上述区域位线感测放大模块传送至上述总体位线感测放大模块。

Description

用于高速数据存取的半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其涉及能提供一减少的数据存取时间的半导体存储装置。
背景技术
通常，将一半导体存储装置分类成随机存取存储器(RAM)及只读存储器(ROM)。
上述RAM包括动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)。上述动态RAM的一单元具有一个晶体管及一个电容器，以及上述静态RAM的一单元具有四个晶体管及两个负载电阻。因为在一芯片集成及制造工艺中上述DRAM比SRAM有效率，所以上述DRAM比上述SRAM更受到广泛地使用。
现在，一中央处理单元(CPU)的操作速度比上述DRAM快很多。结果，因为上述存储装置的操作速度比上述CPU慢，所以会发生许多的问题。为了克服这些问题，已针对高速数据传送在上述存储装置中发展出几个方案。
另外一方面，为了改善上述传统半导体存储装置的操作速度的增加，上述半导体存储装置以同步于一外部时钟信号的方式来操作。因此，已发展出一以同步于上述外部时钟信号方式来操作的同步半导体存储装置(SDRAM)。
特别将在上述外部时钟信号的一个周期内实施一次数据存取操作的SDRAM称为一单倍数据速率SDRAM(SDR SDRAM)。
然而，为了使用于一高速系统中，必须进一步改良上述SDR SDRAM。因而发展出一双倍数据速率SDRAM(DDR SDRAM)。上述DDR SDRAM在上述外部时钟信号的上升沿及下降沿处实施上述数据存取的操作。亦即，上述DDR SDRAM在上述外部时钟信号的一个周期内实施两次数据存取操作。
因为上述DDR SDRAM应该在上述外部时钟信号的一个周期内实施两次数据存取操作，所以使用于上述SDR SDRAM中的数据存取方法无法使用于上述DDR SDRAM中。
如果上述外部时钟信号的一个周期为10毫微秒，则除一包括上述外部时钟信号的上升及下降沿(大约0.5毫微秒×4＝2)的操作边际外，上述DDR SDRAM只有约6毫微秒来实施上述数据存取操作。上述6毫微秒太短，而无法允许上述DDR SDRAM处理及存取两个连续数据。
图1显示一传统半导体存储装置的模块图。
如图所示，上述传统半导体存储装置包括多个存储器组(bank)10、20、30及40、多个I/O感测放大模块10a、20a、30a及40a及一数据输出缓冲器50。
每一存储器组包括多个单元模块12_1至12_n及多个位线感测放大模块14_1至14_n+1。在此，n为正整数。每一单元模块具有多个用以储存数据的单位单元。每一位线感测放大模块用以感测储存在上述单元模块中的数据及放大上述所感测的数据，藉此输出上述经放大的数据至每一I/O感测放大模块。在此，每一存储器组，例如10，耦接至每一对应I/O感测放大模块，例如10_a。
然后，从每一存储器组所输出的数据藉由每一I/O感测放大模块来放大，并且输出至上述数据输出缓冲器50。
图2是图1所示的存储器组，例如10，的模块图。
如图所示，上述存储器组10包括多个单元模块，例如12_1至12_3，每一单元模块具有多个单位单元。在此，每一单位单元具有一包含有一个电容器及一个晶体管的典型结构。每一单元模块经由一对位线BL及/BL耦接至每一位线感测放大模块，例如14_2，其用以感测及放大供应至上述位线对BL及/BL的数据。同样地，第一及第二感测放大器控制器200及300分别输出第一控制信号，例如BISH1及第二控制信号，例如BISL1，用以使上述第一及第二位线感测放大模块14_2及14_3的每一位线感测放大模块连接至每一单元模块12_1至12_3或者从每一单元模块12_1至12_3断开。
在此，为了增加芯片的集成度，每一单元模块，例如12_2耦接至两个相邻位线感测放大模块，例如14_2及14_3。同样地，每一位线感测放大模块，例如14_2，耦接至两个相邻单元模块，例如12_1及12_2。结果，如果在每一存储器组中具有N个单元模块，则需要有N+1个位线感测放大模块。在此，N为正整数。亦即，如果以前要存取在上述第一单元模块12_1中所储存的数据，则上述感测放大模块感测及放大数据，如果单元数组的一单元的数据分别具有一供应至上述位线的感测放大器(sense-amp)。然而，为了使上述存储装置能有高的表现，现在有两个单元数组12_1及12_2耦接至上述第二位线感测放大模块14_2；以及上述第二位线感测放大模块14_2藉由上述第一及第二控制信号BISH1及BISL1连接至上述第一及第二单元模块12_1及12_2或者从上述第一及第二单元模块12_1及12_2断开。
以下，参考图1及图2，详细描述上述传统半导体存储装置的操作。
首先，为了数据存取，将一地址输入至上述传统半导体存储装置；以及译码上述所输入的地址。依据上述经译码的地址，选择上述单元模块。例如：如果选择上述第二单元模块12_2，则上述第二及第三位线感测放大模块14_2及14_3被连接至上述第二单元模块12_2。
然后，为了响应上述所输入的地址，会藉由上述第二及第三位线感测放大模块14_2及14_3来感测及放大在上述第二单元模块12_2中所储存的数据；以及将上述经放大的数据输出至上述I/O感测放大模块10a。
在此，输出在每一单元模块中所储存的数据，以响应一对应于上述经译码的地址的已激活字线。如果响应一字线的单位单元的数目为1024，则上述第二及第三位线感测放大模块，例如14_2及14_3分别放大一半的数据(亦即，512个数据)。亦即，每一位线感测放大模块具有512个感测放大器。
之后，将上述经放大的数据中的一预定数目的数据输出至上述I/O感测放大模块10a。在此时，从上述每一位线感测放大模块一次所输出的数据数目依上述半导体存储装置的能力而定，亦即，上述半导体存储装置一次输出多少数据。例如：如果上述半导体存储装置具有一X16模式，则会从上述位线感测放大模块一次输出16个数据至上述I/O感测放大模块。
上述I/O感测放大模块，例如10a，将自上述位线感测放大模块所输出的数据传送至上述数据输出缓冲器50。上述数据输出缓冲器50在适当时序将上述数据输出至一外部部件。
如上所述，为了增加上述半导体存储装置的操作速度，上述半导体存储装置实施2-位或4-位预取操作。然而，对于上述2-位或4-位预取操作而言，将每一位线感测放大模块连接至上述I/O感测放大模块的数据线的数目会增加两倍或四倍；因而会增加上述半导体存储装置的芯片尺寸。此外，如果快速增加数据线的数目，则由于复数条增加数据线间的干扰，因而无法稳定地传送上述数据。
另一方面，当以更紧密方式来集成上述半导体存储装置，例如：快速增加上述半导体存储装置中所包含的单位单元的数目时，会增加在每一位线感测放大模块中所包含的感测放大器的数目。
因此，为了在一有限面积中将更多感测放大器集成于每一位线感测放大模块中，不可避免地会使每一感测放大器变小，亦即，使每一感测放大器的驱动能力变弱。结果，上述单元模块所储存的数据会以较慢速度传送至上述I/O感测放大模块。亦即，会显著地减少上述半导体存储装置的操作速度。
因此，为了保持每一感测放大器的驱动能力，以便上述数据可稳定地从上述位线感测放大模块传送至上述I/O感测放大模块及改善上述半导体存储装置的操作速度，应该要增加每一位线感测放大模块的尺寸，亦即，应该显著地增加上述半导体存储装置的整个尺寸。
发明内容
因此，本发明的一目的在于提供一种用以改善半导体存储装置内部数据传送速度的半导体存储装置，而不需增加一位线感测放大模块的尺寸。
依据本发明的一方面，提供一种具有高数据传送速度的半导体存储装置，其包括：多个单元模块，每一单元模块具有多个用以储存数据的单位单元；多个区域位线感测放大模块，用以感测及放大在上述多个单元模块所储存的数据；一总体位线感测放大模块，用以锁存上述区域位线感测放大模块所放大的数据；以及一数据传送模块，用以将上述数据从上述区域位线感测放大模块传送至上述总体位线感测放大模块。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1显示一传统半导体存储装置的模块图；
图2描述图1所示的一存储器组的模块图；
图3显示依据本发明的一半导体存储装置的模块图；
图4描述图3所示的一存储器组中一区域位线感测放大器与一总体位线感测放大器间的数据传送的模块图；
图5描述在存取图4所示的第二单元模块中所储存的数据时一区域位线感测放大器与一总体位线感测放大器间的数据传送的模块图；
图6描述在存取图4所示的第三单元模块中所储存的数据时一区域位线感测放大器与一总体位线感测放大器间的数据传送的模块图；
图7显示图3所示的半导体存储装置的操作的波形。
组件符号说明
10、20、30及40                存储器组
10a、20a、30a及40a            I/O感测放大模块
12_1-12_n                     单元模块
14_1-14_n+1                   位线感测放大模块
50                            数据输出缓冲器
100、200、300及400            单元模块
110、120、130、140及150       区域位线感测放大模块
200                           第一感测放大器控制器
300                           第二感测放大器控制器
500及600                      总体位线感测放大模块
700                           数据传送模块
700a                          第一数据总体线模块
700b                          第二数据总体线模块
1000、2000、3000及4000        存储器组
1100、2100、3100及4100        I/O感测放大模块
5000                          数据输出缓冲器
BL                            位线
/BL                           互补位线
GBIS0-GBIS2                   总体位线开关
GBIS0’-GBIS2’               总体位线互补开关
GBL                           第一总体线
/GBL                          第二总体线
GSA                           总体位线感测放大器
LBG0-LBG5                     区域至总体开关
LBG0’-LBG5’    区域至总体互补开关
LBS1             第二区域至总体开关
LBS1’           第二区域至总体互补开关
LBS2             第三区域至总体开关
LBS2’           第三区域至总体互补开关
LBS3             第四区域至总体开关
LBS3’           第四区域至总体互补开关
LBS4’           第五区域至总体互补开关
LSA              区域位线感测放大器
具体实施方式
以下，将配合所附图式来详细描述依据本发明的一半导体存储装置。
图3显示依据本发明的一半导体存储装置的模块图。
如图所示，上述半导体存储装置包括多个存储器组1000、2000、3000及4000、多个I/O感测放大模块1100、2100、3100及4100及一数据输出缓冲器5000。
每一存储器组，例如1000，包括第一至第四单元模块100、200、300及400；第一至第五区域位线感测放大模块110、120、130、140及150；第一和第二总体位线感测放大模块500及600及一数据传送模块700。其它存储器组在结构上相同于上述第一存储器组1000。
每一单元模块，例如100，具有用以储存数据的多个单位单元，以及耦接至两个相邻区域位线感测放大模块，例如110及120。每一区域位线感测放大模块，例如110，用以感测在上述单元模块中所储存的数据及放大上述所感测的数据，藉此输出上述经放大数据至每一I/0感测放大模块，例如1100。在此，每一存储器组，例如1000，耦接至每一对应I/O感测放大模块，例如1100。
上述数据输出缓冲器5000接收上述多个I/O感测放大模块所输出的数据及输出上述缓冲数据至一外部部件。
在此，为了增加芯片的集成度，每一单元模块，例如100，耦接至两个相邻区域位线感测放大模块，例如110及120。同样地，每一区域位线感测放大模块，例如120，耦接至两个相邻单元模块，例如100及200。结果，如果在每一存储器组中具有N个单元模块，则需要有N+1个区域位线感测放大模块。在此，N为正整数。参考图1，如果单元模块的数目为4，则区域位线感测放大模块的数目为5。
此外，上述区域位线感测放大模块相似于图2所示的位线感测放大模块。亦即，当激活上述第一单元模块100中的一字线时，必须将两个相邻区域位线感测放大模块，亦即110及120，耦接至上述第一单元模块100。为了将上述第一及第二区域位线感测放大模块110及120的每一区域位线感测放大模块连接至上述第一单元模块100或者从上述第一单元模块100断开，上述第一及第二区域位线感测放大模块110及120的每一区域位线感测放大模块包括一由控制信号，例如图2所示的BISH及BISL，所控制的区域位线开关。
通常，如果将地址及命令输入至上述半导体存储装置，译码上述地址及命令；然后，选择一单元模块，以响应上述已译码的地址及命令。同样地，在自动更新操作(auto-refresh operation)中，选择一未实施数据存取的单元模块。之后，输出每一单元模块中所储存的数据，以响应在上述已激活的单元模块中的一激活字线。如果响应一字线的单位单元的数目为1024，则因为两个相邻区域位线感测放大模块耦接至一单元模块，所以上述两个相邻区域位线感测放大模块分别放大上述数据的一半，亦即，512个数据。亦即，每一区域位线感测放大模块具有512个感测放大器。在此，一普通感测放大器可用以用作包含在上述区域位线感测放大模块中的每一感测放大器。
上述数据传送模块700用以将每一区域位线感测放大模块所放大的数据传送至上述第一及第二总体位线感测放大模块中的每一总体位线感测放大模块。详而言之，上述数据传送模块700包括一总体位线及多个总体位线开关。
图4描述图3所示的第一存储器组1000中一区域位线感测放大器与一总体位线感测放大器间的数据传送的模块图。特别地，将详细描述上述数据传送模块700。
如图所示，每一区域位线感测放大器，例如110，更具有一由控制信号所控制的区域位线开关，例如BISO，用以将上述单元模块，例如100，中所储存的数据传送至上述区域位线感测放大器。
每一存储器组具有上述数据传送模块700。在上述数据传送模块700中，具有第一及第二数据总体线模块700a及700b。上述第一数据总体线模块700a包括第一总体线GBL、第一至第六区域至总体开关LBG0至LBG5及第一至第三总体位线开关GBIS0至GBIS2。同样地，上述第二数据总体线模块700b包括第二总体线/GBL、第一至第六区域至总体互补(bar)开关LBG0’至LBG5’及第一至第三总体位线互补开关GBIS0’至GBIS2’。在此，可依据位线的数目、包含于一单元模块中的单位单元的数目及上述半导体存储装置的操作方法来增加总体线的数目。
参考图4，藉由上述第一至第六区域至总体开关LBG0至LBG5及上述第一至第六区域至总体互补开关LBG0’至LBG5’，将上述第一至第五区域位线感测放大模块110、120、130、140及150的每一区域位线感测放大模块连接至上述第一及第二总体线GBL及/GBL或者从上述第一及第二总体线GBL及/GBL断开。每一区域位线感测放大模块，例如110，耦接至一区域至总体开关，例如LBG0，及一区域至总体互补开关，例如LGB0’。亦即，上述区域至总体开关，例如LBG0，用以将上述区域位线感测放大模块连接至上述总体位线感测放大模块或者从上述总体位线感测放大模块断开。上述总体线开关，例如GBISO，确定上述区域位线感测放大器所放大的数据要传送至上述第一及第二总体位线感测放大模块中的哪一个。
在上述半导体存储装置中，藉由使用一对位线BL及/BL间的电压电平差来感测数据。因此，在上述数据传送模块700中，上述第一及第二总体线GBL及/GBL分别经由每一区域至总体开关，例如LBG0，及每一区域至总体互补开关，例如LBG0’，耦接至上述位线BL及互补位线/BL。
亦即，将供应至上述位线BL的数据藉由上述区域位线感测放大模块来放大，然后经由上述第一数据传送模块700a输入至上述第一或第二总体位线感测放大模块500或600。同样地，将供应至上述互补位线/BL的其它数据藉由上述区域位线感测放大模块来放大，然后经由上述第二数据传送模块700b输入至上述第一或第二总体位线感测放大模块500或600。
再者，上述第三区域位线感测放大模块130耦接至上述第二及第三区域至总体开关LBG2及LBG3以及上述第二及第三区域至总体互补开关LBG2’及LBG3’。此外，在上述数据传送模块700中，上述第二总体位线开关GBIS1用以将上述第一总体线GBL连接或断接于上述第三及第四区域至总体开关LBG2及LBG3之间。上述第二总体位线互补开关GBIS1’用以将上述第二总体线/GBL连接或断接于上述第三及第四区域至总体互补开关LBG2’及LBG3’之间。
亦即，将包含于上述第一及第二数据传送模块700a及700b中的所有开关，亦即，上述区域至总体开关、上述总体线开关、上述区域至总体互补开关及上述总体线互补开关，适当地接通及关断，以响应上述所选择的单元模块。结果，可防止数据碰撞(data collision)。
以下，参考图5及图6，将详细描述如何藉由控制上述第一及第二数据传送模块700a及700b中的开关来防止上述数据碰撞。
图5描述在存取图4所示的第二单元模块200中所储存的数据时上述区域位线感测放大器LSA与上述总体位线感测放大器GSA间的数据传送的模块图。
当选择上述第二单元模块200时，藉由上述第二区域位线感测放大模块120来放大一数据及藉由上述第三区域位线感测放大模块130来放大另一数据。然后，在上述第一数据总体线模块700a中，上述一数据经由上述第二区域至总体开关LBS1及上述第一总体位线开关GBIS0来传送；以及上述另一数据经由上述第四区域至总体开关LBS3及上述第三总体位线开关GBIS2来传送。在此时，为了防止上述数据碰撞，打开上述第三区域至总体开关LBS2及上述第二总体位线开关GBIS1。
同时，在上述第二数据总体线模块700b中，关闭上述第二及第四区域至总体互补开关LBS1’及LBS3’以及上述第一及第三总体位线开关GBIS0’及GBIS2’；以及为了防止上述数据碰撞，打开上述第三区域至总体互补开关LBS2’及上述第二总体位线互补开关GBIS1’。
图6描述在存取图4所示的第三单元模块300中所储存的数据时上述区域位线感测放大器LSA与上述总体位线感测放大器GSA间的数据传送的模块图。
当选择上述第三单元模块300时，藉由上述第三区域位线感测放大模块130来放大一数据及藉由上述第四区域位线感测放大模块140来放大另一数据。然后，在上述第一数据总体线模块700a中，上述一数据经由上述第三区域至总体开关LBS2及上述第一总体位线开关GBIS0来传送；以及上述另一数据经由上述第五区域至总体开关LBS4及上述第三总体位线开关GBIS2来传送。在此时，为了防止上述数据碰撞，打开上述第四区域至总体开关LBS3及上述第二总体位线开关GBIS1。
同时，在上述第二数据总体线模块700b中，关闭上述第三及第五区域至总体互补开关LBS2’及LBS4’以及上述第一及第三总体位线开关GBIS0’及GBIS2’；以及为了防止上述数据碰撞，打开上述第四区域至总体互补开关LBS3’及上述第二总体位线互补开关GBIS1’。
图7显示图3所示的半导体存储装置的操作的波形。
如图所示，描述在上述第二单元模块200及上述第三单元模块300中实施上述数据存取操作时会激活哪一个开关。
首先，在上述第二单元模块200中实施上述数据存取的期间中，具有三个步骤。在第一期间PCG中，预充电上述位线。然后，在第二期间中，接通一区域位线开关，亦即BIS1，以将上述第二单元模块200中所储存的数据传送至上述第二及第三区域位线感测放大模块(LSA)120及130。最后，在第三期间中，接通上述第一及第四区域至总体开关LBG1及LBG3以及上述第一及第三总体位线开关GBIS0及GBIS3，以将上述第二及三区域位线感测放大模块120及130所放大的数据传送至上述第一及第二总体位线感测放大模块500及600。虽然未显示，但是同样接通上述第二总体位模块700b中第一及第四区域至总体互补开关LBG1’及LBG3’以及第一及第三总体位线互补开关GBIS0’及GBIS3’。
同样地，当在上述第三单元模块300中实施上述数据存取操作时，接通一区域位线开关，亦即BIS2，以在一预充电操作后的第二期间中将上述第三单元模块200中所储存的数据传送至上述第三及第四区域位线感测放大模块(LSA)130及140。在第三期间中，接通上述第三及第五区域至总体开关LBG2及LBG4以及上述第一及第三总体位线开关GBIS0及GBIS3，以将上述第三及第四区域位线感测放大模块120及140所放大的数据传送至上述第一及第二总体位线感测放大模块500及600。虽然未显示，但是同样会接通第三及第五区域至总体互补开关LBG2’及LBG4’以及第一及第三总体位线互补开关GBIS0’及GBIS3’。
如以上所述，依据本发明的半导体存储装置包括在一区域位线感测放大模块与一I/O感测放大模块间的一总体位线感测放大模块。再者，依据本发明的半导体存储装置包括在上述区域位线感测放大模块与上述总体位线感测放大模块间的一数据传送模块。因此，本发明可改善在上述半导体存储装置中的数据传送的速度。
在习知技术中，为了改善上述数据传送的速度，而增加包含在上述区域位线感测放大模块中的每一感测放大器的驱动能力。然而，在本发明中，虽然包含于上述区域位线感测放大模块中的感测放大器不具有大的驱动能力，但是由于具有上述总体位线感测放大模块，所以可改善上述数据传送的速度。
因此，上述半导体存储装置可改善上述数据传送的速度，而不会显著地增加电路尺寸。此外，可更加简化用以将数据从上述区域位线感测放大模块传送至上述I/O感测放大模块的数据线；然后，可减少上述数据线所占据的面积。
结果，本发明可藉由在上述传统半导体存储装置中加入上述总体位线感测放大模块及上述数据传送模块，来显著地改善上述数据传送的速度。
本专利申请包含有关于2003年12月29日在韩国专利局所提出的韩国专利申请第2003-98456号的主题，在此以提及方式并入上述专利申请的整个内容。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (7)

1.一种具有高的数据传送速度的半导体存储装置，包括：
多个单元模块，每一单元模块具有多个用以储存数据的单位单元；
多个区域位线感测放大模块，用以感测及放大在该多个单元模块中所储存的数据；
总体位线感测放大模块，用以锁存该区域位线感测放大模块所放大的数据；以及
数据传送模块，用以将该数据从该区域位线感测放大模块传送至该总体位线感测放大模块。
2.如权利要求1所述的半导体存储装置，其中每一单元模块耦接至两个相邻区域位线感测放大模块。
3.如权利要求2所述的半导体存储装置，其中该区域位线感测放大模块接收从两个相邻单元模块所输出的数据。
4.如权利要求3所述的半导体存储装置，其中如果上述单元模块的数目为N，则上述区域位线感测放大模块的数目为N+1，其中N为一正整数。
5.如权利要求4所述的半导体存储装置，其中当在一单元模块中实施一数据存取操作时，将一数据输入至该两个相邻区域位线感测放大模块中的一个区域位线感测放大模块，以及将另一数据输入至该两个相邻区域位线感测放大模块中的另一区域位线感测放大模块。
6.如权利要求5所述的半导体存储装置，其中该总体位线感测放大模块包括：
第一总体位线感测放大模块，用以锁存上述的一数据；以及
第二总体位线感测放大模块，用以锁存上述的另一数据。
7.如权利要求6所述的半导体存储装置，其中该数据传送模块包括：
第一数据传送模块，用以传送自该单元模块所输出的第一电压电平；
第二数据传送模块，用以传送自该单元模块所输出的第二电压电平；
其中该数据基于该第一与第二电压电平的电压电平差来确定。
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