KR100305025B1 - 프리차지 동작이 개선된 싱크디램 - Google Patents

Abstract

본 발명은 프리차지동작의 개선을 통해 고속화를 더욱 향상시킨 싱크디램에 관한 것으로, 본 발명에 의한 싱크디램은, 제1셀어레이블록과, 제2셀어레이블록과, 상기 제1셀어레이블록과 제2셀어레이블록에 공통으로 연결되는 한쌍의 비트라인과, 상기 제1셀어레이블록 측에 가까이 연결되어 제1분리제어신호의 입력에 응답하여 동작하는 제1분리트랜지스터부와, 제2셀어레이블록 측에 가까이 연결되어 제2분리제어신호의 입력에 응답하여 동작하는 제2분리트랜지스터부와, 상기 제1셀어레이블록과 제1분리트랜지스터부와의 사이의 비트라인상에 형성되어 제1프리차지신호의 입력에 응답하여 동작하는 제1프리차지수단과, 상기 제2셀어레이블록과 제2분리트랜지스터부와의 사이의 비트라인상에 형성되어 제2프리차지신호의 입력에 응답하여 동작하는 제2프리차지수단과, 상기 제1분리트랜지스터부와 제2분리트랜지스터부 사이의 비트라인상에 형성되는 센스앰프를 구비하여, 프리차지동작을 읽기 동작과 동시에 수행하여 고속화를 더욱 향상시키는 효과가 있다.

Description

프리차지 동작이 개선된 싱크디램

본 발명은 초고속 메모리(memory)인 싱크디램(Synchronous DRAM)에 관한 것으로, 특히 프리차지(precharge)동작의 개선을 통해 고속화를 더욱 향상시킨 싱크디램에 관한 것이다.

반도체 메모리장치의 고속화가 급속히 이루어지고 있다. 종래의 디램(DRAM)은 특히 고속화에 있어서 한계가 있어 클럭에 동기되어 동작하는 동기식 디램인 싱크디램이 고속 메모리를 대표하고 있는 추세이다.

이 싱크디램에서는 읽기 동작을 수행한 후 새로운 로우 액티브(row active) 동작명령의 입력전에 읽기(read) 동작을 수행했던 셀 어레이 블록(cell arrat block)의 프리차지를 위해 별도의 시간을 할당하였으며, 그 시간만큼 싱크디램의 동작 사이클(cycle) 시간이 늦어져 고속동작에 문제점이 발생하였다.

이를 상세히 살피면 다음과 같다.

도 1은 종래의 싱크디램의 셀어레이 회로도이고, 도 2는 도 1의 블록제어신호의 흐름을 설명한 블록도이며, 도 3은 도 1의 로우 어드레스신호의 흐름을 설명한 블록도이다. 그리고 도 4는 도 2의 actctl블록의 상세회로도이고, 도 5는 도 2의 sendly블록의 상세회로도이며, 도 6은 도 2의 blocntrl블록의 상세회로도이다. 그리고 도 1의 리드 동작 타이밍도가 도 7에 도시되어 있다.

먼저, 도 7을 참조하면, 도 1과 같은 셀어레이 구조를 가지는 종래의 싱크디램은 그 명령(command)체계가 액티브(active)모드에 관련된 ACT, 리드동작에 관련된 Read 그리고 프리차지에 관련된 PCG로 구성되어 있다.

회로구성은 도 1에 간략하게 도시된 바와 같이, 메모리셀(memory cell)과, 센스앰프(sense amplifier) S/A와, 비트라인 및 그 상보 비트라인 bl 및 blb와, 워드라인 wl과, 데이터버스라인 db, dbb 등으로 구성된 공유형 센스앰프(shared S/A) 구조를 갖는 셀어레이 블록으로 이루어져 있다.

이와 같은 구성에서 도 7과 같이 ACT명령이 입력되기 전의 각 노드들의 상태를 살핀다. 먼저, wl, yi는 로직(logic) "low"로 된다. 그리고 비트라인 프리차지신호 blp, 분리트랜지스터 제어신호인 bish, bisl은 로직 "high"로 된다. 그리고 비트라인 bl 및 blb와, bl-s 및 blb-s와, 센스앰프 구동신호 rto 및 sb는 임의의 기준전위(즉, 도 1에서는 vblp)로 된다. 그리고 데이터버스라인 db, dbb는 임의의 일정한 전위레벨로 대기(stand-by)상태로 있게 된다. 이와 같은 상태를 프리차지(precharge)상태라고 한다.

이때 만일 ACT명령이 입력되면, 하나의 워드라인 wl이 로직 "high"로 천이하도록 회로로직을 구성하여 셀 캐패시터(cell capacitor)에 저장된 전위를 비트라인 bl에 전달하여 비트라인 bl의 전위를 약간 상승시키거나, 또는 약간 낮추는 동작을 행한다. 다음으로 vblp로 프리차지되어 있는 rto 및 sb를 로직 "high" 및 "low"의 전위레벨로 천이시키고 비트라인 bl의 전위변화와 blb의 전위를 비교하여, bl의 전위가 셀 캐패시터의 전위에 의해 약간 상승된 경우는, bl의 전위를 rto의 전위레벨로, blb를 sb의 전위레벨로 천이하도록 한다. 반면에 bl의 전위가 셀 캐패시터의 전위에 의해 약간 낮아진 경우는, bl의 전위를 sb의 전위레벨로, blb의 전위를 rto의 전위레벨로 천이하도록 한다. 이와 같은 동작을 센스앰프의 센싱(sensing)동작이라고 한다.

한편 ACT명령이 실행되는 중에 워드라인 wl이 선택된 블록은 센스앰프 S/A를 공유하는 다른 블록과 전기적으로 분리를 해야하며, 이것은 bish, bisl의 신호를 이용하여 이루어진다. 예를 들어 도 1에서 BLOCK#0 내의 워드라인 wl이 선택된 경우 bish는 로직 "high"를 유지하고 bisl은 로직 "low"로 천이시켜 BLOCK#1의 비트라인 BL, BLB를 센스앰프 S/A로부터 분리시킨다.

만일 읽기 명령인 Read명령이 입력되면, yi를 로직 "high"레벨로 천이시켜 ACT명령에 의해 센싱된 비트라인 bl, blb의 데이터를 데이터버스라인인 db, dbb에 전달하는 동작을 수행한다.

그런다음 프리차지명령인 PCG가 입력되면, ACT때 변화된 레벨들을 프리차지상태로 천이시키는 동작을 수행한다.

도 2는 도 1의 셀어레이블록을 제어하는 신호들에 대한 블록다이아그램이다. 도 2에서 actctl 블록은 도 4에 그 상세회로가 예시되어 있으며, ACT 명령이 입력되면 bnkact가 로직 "high" 펄스로 되어 rowctl의 신호를 로직 "high"레벨 상태로 천이시키며, PCG 명령이 입력되면 bnkact가 로직 "low" 펄스로 되어 rowctl의 신호를 로직 "low"레벨 상태로 천이시킨다.

도 2의 snd신호는 rowctl신호를 일정시간 지연시킨 신호이며, 이것의 회로구성은 도 5와 같다. 도 5에서 dly블록은 입력단인 predly를 레벨은 같게 하면서 시간지연시켜 출력단인 postdly로 신호 전달해주도록 로직을 구성한다. snd신호가 로직 "high"레벨로 천이하면, rto 및 sb는 로직 "high" 및 "low"로 천이하며 이때 센싱동작이 시작된다.

도 2에서의 ACT명령 입력시 선택된 wl이 BLOCK#0에 있으면 BLOCK#0신호가 로직 "high"레벨로 되고, 만일 선택된 워드라인 wl이 BLOCK#1에 있으면 BLOCK#1신호가 로직 "high"레벨로 천이한다.

도 2의 blocntrl회로의 예시는 도 6에 도시되어 있으며, ACT명령이 입력된 경우 BLOCK#0 또는 BLOCK#1신호가 로직 "high"레벨로 되어 bisl 또는 bish가 로직 "low"레벨로 천이하게 된다. 그리고 blp는 로직 "low"레벨로 천이시킨다.

이 상태는 Read 명령이 수행되는 동안 계속 유지를 하며, PCG명령이 입력되는 경우 rowctl이 로직 "low"레벨로 되어 snd신호를 로직 "low"레벨로 만들고, BLOCK#0 및 BLOCK#1신호들이 로직 "low"레벨로 되어 bish, bisl, blp를 모두 로직 "high"레벨로 만든다. blp가 로직 "high"레벨 상태로 됨으로써, bl/blb, bl-s/blb-s, rto, sb는 vblp전위 레벨로 천이하게 된다.

도 3은 워드라인 wl신호를 제어하기 위한 어드레스 신호들의 흐름에 대한 블록다이아그램이다. ACT 명령이 입력되는 경우, ax01, ax<2:n> 신호들중에 일부가 로직 "high"레벨로 천이하여 wl을 로직 "high"레벨로 천이하도록 로직이 꾸며지며, 반면에 PCG명령이 입력되면 rowctl이 로직 "low"레벨로 되어 워드라인 wl을 로직 "low"레벨로 천이하도록 로직이 꾸며진다.

이와 같이 도 1의 구조를 가지는 종래의 싱크디램의 경우, Read 명령이 수행되는 동안 워드라인 wl과 bisl, bish, bl/blb, blp 등 신호 레벨이 ACT명령에 의해 천이된 레벨을 그대로 유지하고 있으며, 이로 인해 별도의 PCG명령의 입력에 의해 이 상태를 프리차지상태로 환원시켜 주어야 했었다. 그래서 싱크디램에서는 별도의 프리차지 시간이 필요하였으며, 그 시간 만큼 싱크디램의 동작 사이클 시간이 늦어져 고속동작에 장애가 되었다.

따라서 본 발명은 상기 문제점을 해결하기 위해 창안된 것으로서, 별도의 프리차지 동작시간이 제거되어 동작 사이클 시간을 고속화한 싱크디램을 제공함을 그 목적으로 한다.

본 발명의 다른 목적은 별도의 프리차지 명령 없이도 내부적으로 프리차지가 수행되는 싱크디램을 제공함에 있다.

도 1은 종래의 싱크디램의 셀어레이 회로도,

도 2는 도 1의 블록제어신호의 흐름을 설명한 블록도,

도 3은 도 1의 로우 어드레스신호의 흐름을 설명한 블록도,

도 4는 도 2의 actctl블록의 상세회로도,

도 5는 도 2의 sendly블록의 상세회로도,

도 6은 도 2의 blocntrl블록의 상세회로도,

도 7은 도 1의 리드 동작 타이밍도,

도 8은 본 발명에 의한 싱크디램의 셀어레이 회로도,

도 9는 도 8의 블록제어신호의 흐름을 설명한 블록도,

도 10은 도 9의 actctl블록의 상세회로도,

도 11은 도 9의 sendly블록의 상세회로도,

도 12는 도 9의 blocntrl블록의 상세회로도,

도 13은 도 8의 리드 동작 타이밍도.

< 도면의 주요 부호에 대한 설명 >

Block#0 :제 1셀어레이블럭 Block#1 :제 2셀어레이블럭

ISO#0 :제 1분리트랜지스터부 ISO#1 :제 2분리트랜지스터부

PRE#0 :제 1프리차지수단 PRE#1 :제 2프리차지수단

S/A : 센스앰프

상기 목적을 달성하기 위한 본 발명에 의한 싱크디램은, 제1셀어레이블록과, 제2셀어레이블록과, 상기 제1셀어레이블록과 제2셀어레이블록에 공통으로 연결되는 한쌍의 비트라인과, 상기 제1셀어레이블록 측에 가까이 연결되어 제1분리제어신호의 입력에 응답하여 동작하는 제1분리트랜지스터부와, 제2셀어레이블록 측에 가까이 연결되어 제2분리제어신호의 입력에 응답하여 동작하는 제2분리트랜지스터부와, 상기 제1셀어레이블록과 제1분리트랜지스터부와의 사이의 비트라인상에 형성되어 제1프리차지신호의 입력에 응답하여 동작하는 제1프리차지수단과, 상기 제2셀어레이블록과 제2분리트랜지스터부와의 사이의 비트라인상에 형성되어 제2프리차지신호의 입력에 응답하여 동작하는 제2프리차지수단과, 상기 제1분리트랜지스터부와 제2분리트랜지스터부 사이의 비트라인상에 형성되는 센스앰프를 구비하는 싱크디램임을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 8은 본 발명에 의한 싱크디램의 셀어레이 회로도이다. 그 구성상 특징은, 제1셀어레이블록 Block#0과, 제2셀어레이블록 Block#1과, 상기 제1셀어레이블록 Block#0과 제2셀어레이블록 Block#1에 공통으로 연결되는 한쌍의 비트라인 bl 및 blb와, 상기 제1셀어레이블록 Block#0 측에 가까이 연결되어 bish신호의 입력에 응답하여 동작하는 제1분리트랜지스터부 ISO#0과, 제2셀어레이블록 Block#1 측에 가까이 연결되어 bisl신호의 입력에 응답하여 동작하는 제2분리트랜지스터부 ISO#1과, 상기 제1셀어레이블록 Block#0과 제1분리트랜지스터부 ISO#0과의 사이의 비트라인상에 형성되어 blp#0신호의 입력에 응답하여 동작하는 제1프리차지수단 PRE#0과, 상기 제2셀어레이블록 Block#1과 제2분리트랜지스터부 ISO#1과의 사이의 비트라인상에 형성되어 blp#1신호의 입력에 응답하여 동작하는 제2프리차지수단 PRE#1과, 상기 제1분리트랜지스터부 ISO#0과 제2분리트랜지스터부 ISO#1 사이의 비트라인상에 형성되는 센스앰프 S/A로 이루어진다.

상기 구성을 참조하면, 본 발명에 의한 싱크디램은 각 셀어레이블록 Block#0과 Block#1이 각각 자체의 프리차지회로 PRE#0, PRE#1을 소유하게 되며, 이들 프리차지회로 PRE#0, PRE#1은 각각 별도의 프리차지 제어신호인 blp#0과 blp#1에 의해 제어동작된다. 이와 같은 구성을 통해 본 발명에 의한 싱크디램은 읽기 동작 및 프리차지동작이 동시수행가능하게 되는 것이며, 이에 대한 상세설명은 계속해서 이루어질 것이다.

도 9는 도 8의 내부적인 프리차지(Internal precharge)를 수행하기 위한 블록제어신호의 흐름을 설명한 블록도이다. 도 9를 전술한 도 2의 구성과 비교하면, actctl블록과 sendly블록의 입력으로 read신호가 각각 새로이 공급됨을 알 수 있다. 본 발명을 구현하기 위해서는 이와 같이 read명령이 공급되어야 한다.

도 9에서 read신호는 Read명령이 입력될 때 H 레벨로 천이(transition)하는 신호이며, Read명령의 수행이 완료되면 로직 "low"레벨로 천이한다. 그리고 이 신호를 이용하여, actctl블록을 통해 rowctl신호가 제어되고, sendly블록을 통해 snd신호가 제어되며, blocntrl블록을 통해 bish, blp, blp#0, blp#1 신호를 제어하게 된다.

도 10은 도 9의 actctl블록의 상세회로도이다. 그 구성을 보면, 점선블록 10-1과 같이 read명령에 제어되는 수단이 새로이 추가구성되었다. 그래서 Read명령이 입력되어 read신호가 로직 "high"레벨로 되어 rowctl을 로직 "low"레벨로 만들며, 이로부터 전술한 도 3의 흐름구성에 따라 워드라인 wl은 로직 "low"레벨로 천이된다.

도 11은 도 9의 sendly블록의 상세회로도이다. 그 구성에서도, 점선블록 11-1과 같이 read명령에 제어되는 수단이 새로이 추가구성됨을 알 수 있다. 도 9의 sensdly 블록의 예시를 보여주며, Read명령의 입력으로 인해 rctctl이 로직 "low"레벨로 천이한 후, Read명령이 완결되어 read신호가 로직 "low"레벨로 천이하는 순간 snd신호를 로직 "low" 레벨로 천이시킨다. 그리고 snd가 로직 "low"레벨로 되면 blp가 로직 "high"레벨로 되어 rto, sb, bl-s/bib-s를 기준전위 vblp레벨로 천이시킨다.

도 12는 도 8의 blocntrl블록의 상세회로도이다. Read명령 수행중의 bl/blb, bish, bisl의 레벨을 제어하기 위해 새로이 구현된 회로이다. 그 구성을 참조하면 제1분리제어신호 bish 발생부에 새로이 Block#0과 read신호에 의해 제어되는 수단 12-1이 추가되었고, 제2분리제어신호 bisl 발생부에 새로이 Block#1과 read신호에 의해 제어되는 수단 12-2가 추가되었다. 그리고 비트라인 프리차지신호 blp를 이용하여 제1 셀어레이블록 프리차지신호 blp#0 발생부 12-3과, 제2 셀어레이블록 프리차지신호 blp#1 발생부 12-3이 새로이 구현되었다. 이와 같은 구성을 통해 예를 들어 선택된 wl이 Block#0에 있는 경우 ACT명령이 입력되면 bisl은 로직 "low"레벨, bish는 로직 "high"레벨로 천이하고, 이때 blp#0, blp#1, blp신호는 로직 "low"레벨로 천이한다. 그리고 Read명령이 입력되면 bish는 로직 "low"레벨로 천이하는 반면, blp#0신호는 로직 "high"레벨로 천이하여 Block#0를 센스앰프 S/A와 분리하여 Block#0의 비트라인 bl/blb를 vblp레벨로 천이시킨다.

도 13은 도 8의 리드(read) 동작 타이밍도이다. 도 13에서 13-1번 영역은, 워드라인 wl이 로직 "high"로 되어 셀 트랜지스터를 액티브시키고, 셀캐패시터와 비트라인의 차지셰어링(charge sharing) 후 센스앰프 S/A에서 센싱을 하는 시간을 나타내는 구간이다. 그리고 13-2번 영역은 분리제어신호인 bish, bisl로 선택된 어레이블록을 센스앰프 S/A와 분리하고, 워드라인 wl을 로직 "low"로 오프시킨 후, 내부적으로 프리차지하는 구간을 나타낸다. 그리고 13-3번 영역은 리드동작이 완료된 후, 센스앰프 S/A와 S/A 노드들을 내부적으로 프리차지하는 구간이다. 한편 13-4번 영역은 버스트리드(burst read) 동작이 수행되는 구간이다.

도 13에 도시된 방법에 의해 별도의 프리차지 명령의 입력 없이도 내부적인 프리차지를 수행함으로써 고속을 요구하는 싱크디램에서의 명령의 사이클 시간을 단축시킬 수 있다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은, 별도의 프리차지 명령 없이도 내부적으로 프리차지가 수행되어 별도의 프리차지 동작시간이 제거되고 동작 사이클 시간을 고속화하는 효과가 있다.

Claims (1)

1. 싱크디램에 있어서,

   제1셀어레이블록과,

   제2셀어레이블록과,

   상기 제1셀어레이블록과 제2셀어레이블록에 공통으로 연결되는 한쌍의 비트라인과,

   상기 제1셀어레이블록 측에 가까이 연결되어 제1분리제어신호의 입력에 응답하여 동작하는 제1분리트랜지스터부와,

   제2셀어레이블록 측에 가까이 연결되어 제2분리제어신호의 입력에 응답하여 동작하는 제2분리트랜지스터부와,

   상기 제1셀어레이블록과 제1분리트랜지스터부와의 사이의 비트라인상에 형성되어 제1프리차지신호의 입력에 응답하여 동작하는 제1프리차지수단과,

   상기 제2셀어레이블록과 제2분리트랜지스터부와의 사이의 비트라인상에 형성되어 제2프리차지신호의 입력에 응답하여 동작하는 제2프리차지수단과,

   상기 제1분리트랜지스터부와 제2분리트랜지스터부 사이의 비트라인상에 형성되는 센스앰프를 구비하여,

   프리차지동작과 읽기 동작을 동시에 수행함을 특징으로 하는 싱크디램.