JP2005004954A - レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法 - Google Patents

レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法 Download PDF

Info

Publication number
JP2005004954A
JP2005004954A JP2004171416A JP2004171416A JP2005004954A JP 2005004954 A JP2005004954 A JP 2005004954A JP 2004171416 A JP2004171416 A JP 2004171416A JP 2004171416 A JP2004171416 A JP 2004171416A JP 2005004954 A JP2005004954 A JP 2005004954A
Authority
JP
Japan
Prior art keywords
signal
latency
memory device
signals
sampling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004171416A
Other languages
English (en)
Other versions
JP4477425B2 (ja
Inventor
Sang-Bo Lee
李相普
Ho-Young Song
宋鎬永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2003-0036747A external-priority patent/KR100532441B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005004954A publication Critical patent/JP2005004954A/ja
Application granted granted Critical
Publication of JP4477425B2 publication Critical patent/JP4477425B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

【課題】レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法を提供する。
【解決手段】メモリセルアレイ、メモリセルアレイからデータを受信し、レイテンシ信号に応答してメモリセルアレイから受信されたデータを出力する出力バッファ及びＣＡＳレイテンシと読出し信号に応答してレイテンシ信号を発生させるレイテンシ回路を備える半導体メモリ装置である。前記レイテンシ回路は複数のトランスファ信号と複数のトランスファ信号のそれぞれに対応するサンプリングクロック信号とを発生させるクロック信号発生回路及び複数のサンプリングクロック信号のうち少なくとも１つに応答して読出し信号を保存し、読出し信号を保存するのに使われたサンプリングクロック信号に対応するトランスファ信号に応答してレイテンシ信号を発生させるレイテンシ信号発生器を含む。
【選択図】図４Ｂ

Description

本発明は半導体装置に係り、特に半導体メモリ装置から出力データが決まったクロックサイクル後に出力されうるように制御するレイテンシ回路とこれを利用したデータ出力制御方法とに関する。
図１は従来の技術によるメモリ装置１００を示すブロック図である。これを参照すれば、メモリ装置１００はメモリセルアレイ１１０、クロック同期回路部１２０、読出し命令経路部１３０、データ出力バッファ１４０、モードレジスタ１５０及びレイテンシ回路１６０を備える。
メモリ装置１００の概略的な動作を記述すれば次の通りである。
データＤＡＴＡはメモリセルアレイ１１０に書き込まれ、メモリセルアレイ１１０から読出されて外部に出力される。読出し命令ＲＥＡＤＣＭＤがメモリ装置１００に印加されると、データＤＡＴＡは外部から受信されたアドレスＡＤＤＲＥＳＳに応じてメモリセルアレイ１１０から読出される。バッファ１１６は外部のアドレスＡＤＤＲＥＳＳを受信して一時的に保存する。ローデコーダ１１２はバッファ１１６に保存されたアドレスを受信し、そのアドレスからメモリセルアレイ１１０のローアドレスをデコーディングする。カラムデコーダ１１４はバッファ１１６に保存されたアドレスを受信し、そのアドレスからメモリセルアレイ１１０のカラムアドレスをデコーディングする。メモリセルアレイ１１０はロー及びカラムアドレスにより指定されたメモリセルのデータＤＡＴＡを出力する。データ出力バッファ１４０はメモリセルアレイ１１０から出力されるデータＤＡＴＡを受信し、受信されたデータＤＡＴＡをレイテンシ回路１６０から出力されるレイテンシ信号ＬＡＴＥＮＣＹとデータ出力クロック信号ＣＬＫＤＱとに基づいて出力する。
クロック同期回路部１２０は外部クロック信号ＥＣＬＫに応答してデータ出力クロック信号ＣＬＫＤＱを発生させる。外部クロック信号ＥＣＬＫはメモリ装置１００のほとんどの命令に対する基準クロック信号となる。すなわち、ほとんどの命令は外部クロック信号ＥＣＬＫに同期してメモリ装置１００に印加される。
図１に図示されるように、クロック同期回路部１２０は遅延同期ループ（ＤＬＬ：ＤｅｌａｙＬｏｃｋｅｄ Ｌｏｏｐ）回路である。ＤＬＬ回路１２０は可変遅延器１２２、複製データ出力バッファ１２４及び位相検出器１２６を含む。ＤＬＬ回路１２０は外部クロック信号ＥＣＬＫに対して位相が進んだデータ出力クロック信号ＣＬＫＤＱを発生させる。すなわち、データ出力クロック信号ＣＬＫＤＱは外部クロック信号ＥＣＬＫと同じ周波数を有するが、データ出力クロック信号ＣＬＫＤＱのパルスは外部クロック信号ＥＣＬＫのパルスよりデータ出力時間ｔＳＡＣほど進む。データ出力時間ｔＳＡＣはデータ出力バッファ１４０がデータを出力するまでにかかる時間である。従って、ＤＬＬ回路１２０はデータ出力バッファ１４０から出力されるデータＤＯＵＴを外部クロック信号ＥＣＬＫに同期させる。
読出し命令経路部１３０は読出し命令ＲＥＡＤ ＣＭＤと外部クロック信号ＥＣＬＫとを受信する。内部クロック発生器１３２は外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫから内部クロック信号ＰＣＬＫを発生させる。特に、内部クロック信号ＰＣＬＫは外部クロック信号ＥＣＬＫがバッファリングされた信号である。従って、内部クロック信号ＰＣＬＫは外部クロック信号ＥＣＬＫと同じ周波数を有するが、外部クロック信号ＥＣＬＫから所定時間遅延する。内部クロック信号ＰＣＬＫのスイングレベルはＣＭＯＳレベルＶＳＳ−ＶＣＣである。内部クロック信号ＰＣＬＫはメモリ装置１００内でデータ感知増幅器（図示せず）及びデータマルチプレクサ（図示せず）のように周辺回路を制御するのに使われる。読出し命令バッファ１３４は内部クロック信号ＰＣＬＫに同期した読出し命令ＲＥＡＤＣＭＤを入力する。そして、内部読出し信号ＰＲＥＡＤを出力する。内部読出し信号ＰＲＥＡＤはレイテンシ回路１６０に提供される。
メモリ装置１００はさまざまな動作モードを有する。モードレジスタ１５０はメモリ装置１００に印加されたモードレジスタセット（ＭＲＳ：Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）命令ＭＲＳ ＣＭＤを保存する。ＭＲＳ命令ＭＲＳ ＣＭＤはメモリ装置１００のモードを示す。ＣＡＳレイテンシ情報はＭＲＳ命令ＭＲＳＣＭＤにより決定される。ＣＡＳレイテンシ情報はデータがメモリ装置１００により出力されるまでの読出し命令またはカラムアドレスの受信間に発生する外部クロック信号ＥＣＬＫのクロックサイクル数であるＣＡＳレイテンシモードを示す。すなわち、データは読出し命令を受信した後、クロックサイクルのＣＡＳレイテンシ数で前記メモリ装置から出力される（カラムアドレスは読出し命令と共にアサートされる）。
レイテンシ回路１６０はモードレジスタ１５０からＣＡＳレイテンシ情報を受信し、データ出力バッファ１４０が所望のＣＡＳレイテンシＣＬｉに応じて適切な時点でイネーブルされてデータを出力するようにレイテンシ信号ＬＡＴＥＮＣＹを発生させる。すなわち、データ出力バッファ１４０はレイテンシ信号ＬＡＴＥＮＣＹがイネーブルされている間にデータ出力クロック信号ＣＬＫＤＱに応答して、保存されたデータを出力する。
図２は従来のレイテンシ回路１６０を示す図面である。図２に図示されたように、レイテンシ回路１６０は、直列連結された第１、第２及び第３Ｄフリップフロップ２１５、２１６、２１７を含む。それぞれのＤフリップフロップは各フリップフロップのクロック入力に応じてデータ出力クロック信号ＣＬＫＤＱを受信する。内部読出し信号ＰＲＥＡＤは第１Ｄフリップフロップ２１５のＤ入力に提供される。各第１〜第３Ｄフリップフロップ２１５、２２５及び２３５の内部読出し信号ＰＲＥＡＤ及びＱ出力はそれぞれ第１〜第４スイッチ（ＳＷ）２１０、２２０、２３０、２４０に連結される。第１〜第４スイッチ２１０、２２０、２３０、２４０はＣＡＳレイテンシ情報からデコーディングされたＣＡＳレイテンシインジケータＣＬ１、ＣＬ２、ＣＬ３及びＣＬ４によりそれぞれ制御される。すなわち、ＣＡＳレイテンシ情報はＣＡＳレイテンシモードを示すＮビットである。Ｎビットは簡単な論理デコーダ（図示せず）によりデコーディングされ、各ＣＡＳレイテンシモードに関連付けられたＣＡＳレイテンシインジケータＣＬ１〜ＣＬ４を発生させる。例えば、活性化されたＣＡＳレイテンシモードに対するＣＡＳレイテンシインジケータはロジックハイになり、他のＣＡＳレイテンシインジケータはロジックローとなる。第１〜４スイッチ２１０、２２０、２３０及び２４０の出力はレイテンシ信号ＬＡＴＥＮＣＹとなる。各動作について述べれば、ＣＡＳレイテンシモードのうち１つだけがロジックハイになり、従って第１〜第４スイッチ２１０、２２０、２３０及び２４０のうち１つだけがレイテンシ信号を出力信号として伝達する。例えば、ＣＡＳレイテンシが１ならば、ＣＬ１はロジックハイであり、第１スイッチ２１０をターンオンさせる。この時、他のＣＡＳレイテンシインジケータＣＬ２、ＣＬ３及びＣＬ４はロジックローとなる。それにより、内部読出し信号は第１スイッチ２１０を介してレイテンシ信号として伝えられる。ＣＡＳレイテンシが２（すなわち、ＣＬが２）ならば、ＣＬ２はロジックハイになり、ＣＬ１、ＣＬ３、及びＣＬ４はロジックローとなる。従って、内部読出し信号ＰＲＥＡＤは第１Ｄフリップフロップ２１５と第２スイッチ２２０とを介してレイテンシ信号として伝えられる。第１Ｄフリップフロップ２１５がデータ出力クロック信号ＣＬＫＤＱによりトリガされ、内部読出し信号ＰＲＥＡＤを１クロックサイクルほど遅延させてレイテンシ信号として出力する。ＣＡＳレイテンシが３または４である時の動作は前述のＣＡＳレイテンシが２である時の場合と同様であるので、これに関する説明は省略する。また、４より大きいＣＡＳレイテンシの場合にもＤフリップフロップ及びスイッチを追加することにより調節されうることが分かるであろう。
図３ＡはＣＡＳレイテンシが１である時の読出し動作を示すタイミング図である。クロックサイクルＣ０で、読出し命令３１０が入力されると、読出し命令経路部１３０により内部読出し信号ＰＲＥＡＤが内部遅延時間ｔＲＥＡＤ後に発生する。レイテンシ信号ＬＡＴＥＮＣＹは図２で説明したように内部読出し信号ＰＲＥＡＤに応答してイネーブルされる。図３Ａを参照すれば、ＤＬＬ回路１２０はデータ出力クロック信号ＣＬＫＤＱの立上がりエッジが外部クロック信号ＥＣＬＫの立上がりエッジよりｔＳＡＣタイミング間隔ほど進むようにデータ出力クロック信号ＣＬＫＤＱを発生させる。この時、時間間隔ｔＳＡＣはデータ出力バッファ１４０からのデータ出力のイネーブルと実際のメモリ装置１００からのデータ出力との間の遅延時間である。図１を参照すれば、データ出力バッファ１４０はレイテンシ信号がイネーブルされる時にだけ、データ出力クロック信号ＣＬＫＤＱによりトリガされる時にデータを出力する。この例では、ＣＡＳレイテンシが１に設定されたので、レイテンシ信号はデータ出力クロック信号ＣＬＫＤＱの受信前にイネーブルされる。その結果、読出し命令３１０が受信されると、外部クロック信号ＥＣＬＫのクロックパルス（Ｃ０）に続く外部クロック信号ＥＣＬＫの第１クロックパルスＣ１に同期してデータがメモリ装置１００から出力される。時間遅延ｔＲＥＡＤ及びｔＳＡＣは現在のプロセス技術に従って設定される内部遅延時間である。このような遅延を最小化することによって、データ出力信号ＣＬＫＤＱの受信前にレイテンシ信号をイネーブルさせるタイミングマージンを向上させることができる。動作周波数が増加すると（例えば、外部クロック信号ＥＣＬＫの周波数が増加すると）、外部クロック信号ＥＣＬＫのクロックパルス間の間隔が狭まる。これはレイテンシ信号を提供するためのタイミングマージンを減少させる。従って、所定の動作周波数以上では、レイテンシ信号がデータ出力信号ＣＬＫＤＱ後にイネーブルされ、前記データは所望のＣＡＳレイテンシから出力されない。従って、データ読出し動作時にエラーが発生するようになる。
図３ＢはＣＡＳレイテンシが２である時のデータ読出しが正常に動作するように十分に低い周波数で動作する他の例を図示したタイミング図である。一方、図３Ｃはメモリ装置１００が高い周波数で動作し、データ読出し動作にエラーが発生した例を図示したタイミング図である。この例で図示されたように、ｔＲＥＡＤ＋ｔＳＡＣは外部クロック信号ＥＣＬＫの間隔ｔＣＣより大きく、内部読出し信号ＰＲＥＡＤはデータ出力クロック信号ＣＬＫＤＱのパルスＣＤＱ１の立上がりエッジより遅く発生する。従って、レイテンシ信号は、所望のＣＡＳレイテンシに対するデータ出力クロック信号ＣＬＫＤＱのパルスＣＤＱ４より遅くイネーブルされる。図３Ｃの例では、所望のＣＡＳレイテンシは４であり、図３Ｃに図示されたように実際に出力されるデータはＣＡＳレイテンシ４ではなくＣＡＳレイテンシ５に関わるデータとなる。従って、データ読出し動作のエラーが発生する。
よって、本発明が解決しようとする技術的課題は、半導体メモリ装置の動作速度を改善するレイテンシ回路を含む半導体メモリ装置を提供することである。
本発明が解決しようとする他の技術的課題は、半導体メモリ装置の動作速度を改善するレイテンシ回路を利用した半導体メモリ装置のデータ出力制御方法を提供することである。
前記技術的課題を解決するための本発明の一面による半導体メモリ装置は、データが読出されるメモリセルアレイを含み、読出しデータは出力バッファに保存され、前記出力データはメモリ装置の所望のＣＡＳレイテンシに応じて発生したレイテンシ信号に基づく。前記メモリ装置は前記メモリ装置が高周波数で動作しても前記メモリ装置の所定のＣＡＳレイテンシでデータ読出しにエラーがなく動作させるレイテンシ回路を含む。
さらに望ましくは、前記レイテンシ回路は１つ以上のトランスファ信号を１つ以上のサンプリング信号と連関させ、前記サンプリング信号は前記関連付けられるサンプリング信号と関連付けられたトランスファ信号との間に所定のタイミング関係を発生させる所定のＣＡＳレイテンシに基づく。読出し情報は１つ以上のサンプリング信号に応じてレイテンシ回路に保存され、前記レイテンシ信号は前記読出し情報を保存するのに使われるサンプリング信号に関連付けられたトランスファ信号に基づいて発生する。
本発明によるレイテンシ回路の配列及び駆動方法は、メモリ装置のメモリセルアレイが読出される時の時点を指示して示し、前記第１ポインタに応答して前記レイテンシ信号を発生させる時の時点を指示したり示したりする。本発明は前記所定のＣＡＳレイテンシに基づいた前記第１及び第２ポインタ間の関係を確立し、前記所定のＣＡＳレイテンシによる読出し動作を達成させる。
本発明によれば、半導体メモリ装置が高速動作してもレイテンシ信号発生のためのロジック処理時間が延長されない。従って、半導体メモリ装置の動作速度が向上されうる。
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
図４Ａは本発明によるメモリ装置の一実施形態を示した図面である。図４Ａを参照すれば、メモリ装置４００はメモリセルアレイ１１０、クロック同期回路部１２０、読出し命令経路部１３０、データ出力バッファ１４０、モードレジスタ１５０、及びレイテンシ回路５００を含む。従来技術の説明に使われた従来のメモリ装置１００と本発明のメモリ装置４００との間で同様の構成要素には同じ参照符号が使われている。従って、同じ参照符号に関わる説明は省略する。
図４Ｂはレイテンシ回路５００の一実施形態をさらに具体的に示した図面である。図４Ｂを参照すれば、レイテンシ回路５００はデータ出力クロックＣＬＫＤＱ、マスタークロック信号ＰＣＬＫＤ、内部読出し信号ＰＲＥＡＤ及びＣＡＳレイテンシ情報に基づいたレイテンシ信号を発生させるレイテンシ信号発生器５０２を含む。レイテンシ回路５００の複製読出し命令経路部４６０はクロック同期回路部１２０で複製データ出力バッファ１２４により発生するデータ出力クロック信号ＣＬＫＤＱがバッファリングされた信号に基づいたマスタークロック信号ＰＣＬＫＤを発生させる。また、レイテンシ回路５００は複製データ出力バッファ１２４をクロック同期回路部１２０と共有するように図示される。複製読出し命令経路部４６０及びレイテンシ信号発生器５０２の動作は次のレイテンシ回路５００の第二実施形態でさらに具体的に説明されうる。
図４Ｃはレイテンシ回路５００の第二実施形態を示した図面である。第二実施形態では、レイテンシ回路５００は複製データ出力バッファ１２４または複製読出し命令経路部４６０を含まない。代わりに、図４Ｃに図示されたように、このような構成要素はレイテンシ回路５００の外部に存在する。
次に、複製読出し命令経路部４６０及びレイテンシ信号発生器５０２について説明する。
複製読出し命令経路部４６０は複製データ出力バッファ１２４からデータ出力クロック信号ＣＬＫＤＱがバッファリングされた信号を受信する複製内部クロック発生器４６２を含む。複製データ出力バッファ１２４はデータ出力バッファ１４０の出力遅延を複製する。従って、バッファリングされたクロック信号ＣＬＫＦはデータ出力クロック信号ＣＬＫＤＱが遅延された信号である。複製内部クロック生成器４６２は内部クロック発生器１３２の複製であり、複製内部クロック信号ＰＣＬＫＲを発生させる。マスタークロック発生器７００は内部クロック信号ＰＣＬＫ及び複製内部クロック信号ＰＣＬＫＲを受信してマスタークロック信号ＰＣＬＫＤを発生させる。
図７はマスタークロック発生器７００の一実施形態を示した図面である。図７を参照すれば、インバータ７０４は複製内部クロック信号ＰＣＬＫＲを受信する。インバータ７０４の出力はＰＭＯＳトランジスタ７０６の動作を制御する。ＰＭＯＳトランジスタ７０６は電源供給電圧ＶＣＣと基準電圧またはグラウンド電圧ＶＳＳとの間でＮＭＯＳトランジスタ７０８と直列に連結される。ＭＭＯＳトランジスタ７０８の動作はリセット信号ＲＥＳＥＴにより制御される。イネーブル信号はＰＭＯＳトランジスタ７０６及びＮＭＯＳトランジスタ７０８と連結されたノードから発生する。前記イネーブル信号はラッチ７２０によりラッチされる。ラッチ７２０はループ状に接続されたインバータ７２２及び７２４を含み、イネーブル信号ノードＥＮと連結される。ＡＮＤゲート７１０はイネーブル信号ＥＮ及び遅延された内部クロック信号ＰＣＬＫ２を受信する。遅延部７０２は内部クロック信号ＰＣＬＫを受信して遅延させ、遅延された内部クロック信号ＰＣＬＫ２を発生させる。前記遅延区間は複製内部クロック信号ＰＣＬＫＲに基づいたイネーブル信号を発生させるためのタイミング周期とほとんど同一である。ＡＮＤゲート７１０の出力はマスタークロック信号ＰＣＬＫＤになる。
図８はマスタークロック信号発生器７００の動作を示したタイミング図である。図８を参照すれば、リセット信号ＲＥＳＥＴがイネーブルされると、ＮＭＯＳトランジスタ７０８はイネーブル信号をロジックローに遷移させる。その結果、ＡＮＤゲート７１０はロジックローマスタークロック信号ＰＣＬＫＤを発生させる。リセット信号ＲＥＳＥＴがそれ以上イネーブルされなければ、複製内部クロック信号ＰＣＬＫＲはイネーブル信号の状態を前記複製内部クロック信号ＰＣＬＫＲの立上がりエッジで前記イネーブル信号がロジックハイ状態に遷移するように制御する。その結果、ＡＮＤゲート７１０は遅延された内部クロック信号ＰＣＬＫ２をマスタークロック信号ＰＣＬＫＤに出力する。複製内部クロック信号ＰＬＫＣＲはＤＬＬ回路１２０の出力から発生する。その結果、複製内部クロック信号ＰＣＬＫＲにはメモリ装置の周波数性能を低下させるいくつかのジッタが生じる。マスタークロック信号ＰＣＬＫＤをイネーブルするのに複製内部クロック信号ＰＣＬＫＲを使用し、このようなジッタのない内部クロック信号ＰＣＬＫの遅延された信号をマスタークロック信号ＰＣＬＫＤに出力することにより、マスタークロック発生器７００はジッタのないマスタークロック信号ＰＣＬＫＤを発生する。また、内部クロック信号ＰＣＬＫはメモリ装置４００内の多くの周辺回路の内部クロック信号に使われるために、内部クロック信号ＰＣＬＫは多くロードされる。一方、マスタークロック信号ＰＣＬＫＤはそのようにローディングされず、従って次に説明されるようにレイテンシ回路５００のクロック信号として使われうる。
図５はレイテンシ信号発生器５０２の一実施形態を示した図面である。図５を参照すれば、レイテンシ信号発生器５０２は第１〜第４サンプリング信号Ｓ１〜Ｓ４を発生させるサンプリング信号発生器５１０を含む。一実施形態で、第１〜第４サンプリング信号Ｓ１〜Ｓ４はそれぞれ第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４になる。従って一実施形態では、サンプリング信号発生器５１０はサンプリングクロック信号発生器になり、マスタークロック信号ＰＣＫＬＤに基づいてサンプリングクロック信号を発生させる。これと同様に、トランスファ信号発生器５５０はデータ出力クロック信号ＣＬＫＤＱに基づいて第１〜第４トランスファ信号Ｔ１〜Ｔ４を発生させる。サンプリングクロック信号発生器５１０及びトランスファ信号発生器５５０は図６に図示されたようにそれぞれ第１及び第２リングシフトレジスタ５２０及び５６０を含む。
図６を参照すれば、第１〜第４Ｄフリップフロップ５２１〜５２４は直列に連結される。第１〜第４ＡＮＤゲート５２５〜５２８の１つの入力はそれぞれ第１〜第４Ｄフリップフロップ５２１〜５２４のＱ出力に連結される。第１〜第４ＡＮＤゲート５２５〜５２８の他の１つの入力にはサンプリングクロック信号発生器５１０の場合にはマスタークロック信号ＰＣＬＫＤが入力され、トランスファ信号発生器５５０の場合にはデータ出力クロック信号ＣＬＫＤＱが入力される。図６に図示されたように、第４、すなわち最後のＤフリップフロップ５２４のＱ出力は第１Ｄフリップフロップ５２１のＤ入力に出力される。第１〜第４ＡＮＤゲート５２５〜５２８の出力はサンプリングクロック信号発生器５１０の場合には、第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４に供給され、トランスファ信号発生器５５０の場合には、第１〜第４トランスファ信号Ｔ１〜Ｔ４に供給される。また、第１〜第４Ｄフリップフロップ５２１〜５２４のリセット入力部にはリセット信号ＲＥＳＥＴが入力される。第１Ｄフリップフロップ５２１はセット可能なＤフリップフロップであり、第２〜第４Ｄフリップフロップ５２２〜５２４はリセット可能なＤフリップフロップである。リセット信号ＲＥＳＥＴはシフトレジスタのプリセッティングを可能にし、第１ＤフリップフロップをＳＥＴ（ロジックハイ状態）にし、他のＤフリップフロップをＲＥＳＥＴ（ロジックロー状態）にする。
受信されたクロック信号の立上がりエッジでロジックハイ信号が第１Ｄフリップフロップ５２１にローディングされ、前記パルスはそれぞれのクロック信号パルスが受信される時に第２〜第４Ｄフリップフロップ５２２〜５２４に伝えられる。従って、ロジックハイ信号が第１〜第４Ｄフリップフロップ５２１〜５２４のうち１つに入力されると、前記第１〜第４ＡＮＤゲート５２５〜５２８のうち対応する１つは受信されたクロック信号に同期してロジックハイパルスを出力する。このような動作過程は図９（Ａ）、図９（Ｄ）及び図９（Ｅ）〜図９（Ｍ）に図示されている。図９（Ａ）はリセット信号ＲＥＳＥＴを示し、図９（Ｄ）及び図９（Ｅ）はデータ出力クロック信号ＣＬＫＤＱ及びマスタークロック信号ＰＣＬＫＤをそれぞれ示す。図９（Ｆ）〜図９（Ｉ）は第１〜第４トランスファ信号Ｔ１〜Ｔ４を示し、図９（Ｊ）〜図９（Ｍ）は第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４を示す。
図５を参照すれば、レイテンシ信号発生器５０２は読出し情報保存部５３０をさらに含む。読出し情報保存部５３０は第１〜第４ラッチ５３１〜５３４を含む。第１〜第４ラッチ５３１〜５３４のクロック入力で第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４をそれぞれ受信し、前記ラッチのラッチ入力で内部読出し信号ＰＲＥＡＤを受信し、前記ラッチのリセット入力にはリセット信号ＲＥＳＥＴが連結され、前記ラッチのそれぞれは第１〜第４出力信号ＬＳ１〜ＬＳ４を発生する。それぞれのラッチは各受信されたサンプリングクロック信号の立上がりエッジで内部読出し信号ＰＲＥＡＤをラッチする。このような動作は図９（Ｎ）〜図９（Ｒ）に図示される。
図９（Ｎ）は内部読出し信号ＰＲＥＡＤを示し、図９（Ｏ）〜図９（Ｒ）は出力信号ＬＳ１〜ＬＳ４を示す。図９（Ｎ）〜図９（Ｒ）に図示されたように、図９（Ｌ）に図示された第３サンプリングクロックＳＣＬＫ３がロジックハイに遷移するときに、ＰＲＥＡＤ信号がロジックハイならば、第３ラッチ５３３はロジックハイＰＲＥＡＤ信号をラッチしてロジックハイ出力信号ＬＳ３を発生する。
再び図５を参照すれば、第１〜第４出力信号ＬＳ１〜ＬＳ４は第１〜第４スイッチ５３５〜５３８によりそれぞれ受信される。前記スイッチの出力はそれぞれ出力ラッチ５３９に連結される。第１〜第４スイッチ５３５〜５３８はスイッチにより受信されたトランスファ信号の状態によってそれぞれ受信した第１〜第４出力信号ＬＳ１〜ＬＳ４を出力ラッチ５３９に伝達する。このような動作は次に具体的に説明する。例えば、第３スイッチ５３７が図９（Ｑ）に図示されたように第３出力信号ＬＳ３がロジックハイである時にロジックハイトランスファ信号を受信すると、前記ロジックハイ出力信号ＬＳ３はラッチ５３９に伝えられ、図９（Ｓ）に図示されたようにロジックハイレイテンシ信号が発生する。第１〜第４ラッチ５３１〜５３４のように出力ラッチ５３９のリセット入力にはリセット信号ＲＥＳＥＴが連結され、リセット信号ＲＥＳＥＴがイネーブルされると出力ラッチの状態はゼロにリセットされる。
また、図５を参照すれば、レイテンシ信号発生器５０２はマッピング部５４０をさらに含む。マッピング部５４０は第１〜第４マルチプレクサ（ＭＵＸ）５４１〜５４４を含み、前記マルチプレクサは４入力対１出力を有するマルチプレクサである。前記第１〜第４マルチプレクサ５４１〜５４４はそれぞれ第１〜第４トランスファ信号Ｔ１〜Ｔ４を受信し、読出し情報保存部５３０での第１〜第４スイッチ５３５〜５３８のうち１つに対応する前記第１〜第４トランスファ信号Ｔ１〜Ｔ４のうち１つを出力する。前記第１〜第４マルチプレクサ５４１〜５４４のそれぞれによる選択はＣＡＳレイテンシ情報により制御され、次に具体的に説明される。
図５に図示されたレイテンシ信号発生器５０２は前記レイテンシ信号発生器５０２を構成する４つのＤフリップフロップ、ラッチ、スイッチ、マルチプレクサで見られるように４つのＣＡＳレイテンシモードを支援する。しかし、本発明は４つのＣＡＳレイテンシモードだけに限定されず、前記レイテンシ回路５００を構成するＤフリップフロップ、ラッチ、スイッチ及びマルチプレクサの数を増加させたり減少させたりして、さらに多くのあるいはさらに少ないＣＡＳレイテンシモードを支援することができる。
図１０Ａは支援される４つのＣＡＳレイテンシモードがモード２〜５である第１〜第４マルチプレクサの一実施形態を示す図面である。図１０Ａに図示されたように、第１〜第４マルチプレクサ５４１〜５４４のそれぞれは第１〜第４トランスファ信号Ｔ１〜Ｔ４のうち１つを出力トランスファ信号ＴＣＬＫ１〜ＴＣＬＫ４にそれぞれマッピングする。一方、ＣＡＳレイテンシ情報を形成するＮビットは、図１０Ａに図示されたように第１〜第４マルチプレクサ５４１〜５４４の選択信号に使われうる。一方、図１０Ａに図示されたように、第１〜第４マルチプレクサ５４１〜５４４のそれぞれのゲートは該当するＣＡＳレイテンシインジケータＣＬ２〜ＣＬ５により制御される。ＣＡＳレイテンシインジケータは背景技術で説明したように、ＣＡＳレイテンシ情報からデコーディングされる。それぞれのゲートは対応するＣＡＳレイテンシインジケータに基づいて前記トランスファ信号Ｔ１〜Ｔ４のうち１つを選択してトランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４として伝達する。図１０Ｂは図１０Ａに図示された例示的なマルチプレクサに関わる第１〜第４トランスファ信号Ｔ１〜Ｔ４を第１〜第４出力トランスファ信号ＴＣＬＫ１〜ＴＣＬＫ４にマッピングしたときの関係を示した図面である。
図４Ａ〜図４Ｃ及び図５、図６、図７、図１０Ａ及び図１０Ｂのうち１つに図示された本発明の一実施形態によるメモリ装置の高周波数動作が図９（Ａ）〜図９（Ｔ）に示される。図９（Ａ）はリセット信号ＲＥＳＥＴを示す。リセット信号ＲＥＳＥＴがイネーブルされると、リセット信号ＲＥＳＥＴはＤＬＬ回路１２０、読出し命令経路部１３０、マスタークロック発生器７００及びレイテンシ回路５００をリセットさせる。その結果、図９（Ｄ）〜図９（Ｍ）に図示されたように、データ出力クロック信号ＣＬＫＤＱ、マスタークロック信号ＰＣＬＫＤ、第１〜第４トランスファ信号Ｔ１〜Ｔ４、第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４及びレイテンシ信号はロジックローまたはゼロ状態にリセットされる。
図９（Ｂ）は外部クロック信号ＥＣＬＫを示す。外部クロック信号ＥＣＬＫのパルスは、外部クロック信号ＥＣＬＫとデータ出力クロック信号ＣＬＫＤＱ及びマスタークロック信号ＰＣＬＫＤとの関係の理解を容易にするためにその順序に従って１、２、３と表示した。図９（Ｄ）に示されたように、第１内部遅延区間ｔＲＳ１が過ぎた後、ＤＬＬ回路１２０は出力クロック信号ＣＬＫＤＱの発生を開始する。図９（Ｅ）に示されたように、第２内部遅延区間ｔＲＳ２が過ぎると、マスタークロック発生器７００はマスタークロック信号ＰＣＬＫＤの発生を開始する。前述のように、出力データクロック信号ＣＬＫＤＱは外部クロック信号ＥＣＬＫよりｔＳＡＣ時間間隔ほど進む。出力データクロック信号ＣＬＫＤＱのクロックパルスは前記クロック信号パルスと外部クロック信号ＥＣＬＫのクロック信号パルスとの関係を示すために１、２、３などの数で表示した。マスタークロック発生器７００は、出力データクロック信号ＣＬＫＤＱが発生した後、ｔＳＡＣ＋ｔＲＥＡＤと同じ時間区間後にマスタークロック信号ＰＣＬＫＤの発生を開始する。時間区間ｔＳＡＣは前述の通りである。時間区間ｔＲＥＡＤは読出し命令バッファ１３４による読出し命令の受信と内部読出し信号ＰＲＥＡＤの発生との間のタイミング区間である。図９（Ｅ）に図示されたマスタークロック信号ＰＣＬＫＤのパルスは前記マスタークロック信号パルスとデータ出力クロック信号ＣＬＫＤＱ及び外部クロック信号ＥＣＬＫのクロック信号パルスとの対応関係を示すために１、２、３の数で表示した。従って、リセット動作がこのようなクロック信号間のタイミング関係を適切に設定させるということが分かる。
図９（Ｆ）〜図９（Ｉ）に図示されたように、トランスファ信号発生器５５０が出力データクロック信号ＣＬＫＤＱのクロック信号パルスの受信を開始すると、第１〜第４トランスファ信号Ｔ１〜Ｔ４のパルスが発生する。図９（Ｆ）〜図９（Ｉ）で示されたように、各トランスファ信号は外部クロック信号ＥＣＬＫの周波数を支援するＣＡＳレイテンシモードの最大数で割った値と同じである。すなわち、トランスファ信号の周波数は第２リングシフトレジスタ５６０内のＤフリップフロップの数により決定されることが分かる。
図９（Ｅ）に対応する図９（Ｊ）〜図９（Ｍ）はマスタークロック発生器７００がマスタークロック信号ＰＣＬＫＤのパルスの発生を開始するときに、第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４がサンプリングクロック信号発生器５１０により発生されることを示す。トランスファ信号と同様に、サンプリングクロック信号の周波数は外部クロック信号ＥＣＬＫの周波数を支援するＣＡＳレイテンシモードの最大数で割った値と同じである。すなわち、第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４の周波数は第１リングシフトレジスタ５２０内のＤフリップフロップの数により決定される。
前述の本発明の一実施形態の動作は、本発明の一実施形態で支援される４つの可能なＣＡＳレイテンシモード２〜５いずれにも関わる説明である。図９（Ｆ）〜図９（Ｉ）はＣＡＳレイテンシモードが４つであるときに、第１〜第４トランスファ信号Ｔ１〜Ｔ４が第１〜第４出力トランスファ信号ＴＣＬＫ１〜ＴＣＬＫ４にマッピングされたことを示す。また、９Ｏ〜９ＴはＣＡＳレイテンシモードが４であり、図９（Ｃ）に図示されたようにメモリ装置４００が読出し命令を受信する時の出力信号ＬＳ１〜ＬＳ４、レイテンシ信号、及びメモリ装置４００でのデータ出力を示す。
図９（Ｃ）に図示されたように、上記の動作例では、読出し命令信号は外部クロック信号ＥＣＬＫのクロック信号パルス３がロジックハイに遷移する時に受信される。従って、図９（Ｎ）に図示されたように、内部読出し信号ＰＲＥＡＤは読出し命令経路部１３０によりｔＲＥＡＤの内部遅延後に発生する。
図９（Ｆ）〜図９（Ｉ）に示されたように、ＣＡＳレイテンシが４であるときに、第１〜第４トランスファ信号Ｔ１〜Ｔ４はマッピング部５４０により第２、第３、第４及び第１出力信号ＴＣＬＫ２、ＴＣＬＫ３、ＴＣＬＫ４及びＴＣＬＫ１にマッピングされる。すなわち、第１〜第４スイッチ５３５〜５３８はそれぞれ第４、第１、第２及び第３トランスファ信号Ｔ１〜Ｔ４を受信する。従って、図９（Ｎ）に図示されたように内部読出し信号ＰＲＥＡＤがロジックハイに遷移されると、第３サンプリングクロック信号ＳＣＬＫ３は第３ラッチ５３３にロジックハイのＰＲＥＡＤ信号をラッチする。他のラッチはロジックローのＰＲＥＡＤ信号をラッチする。従って、第３ラッチ５３３からの第３出力信号ＬＳ３だけが図９（Ｏ）〜図９（Ｒ）に図示されたようにロジックハイの状態を有することになる。
したがって、第２トランスファ信号Ｔ２がロジックハイに遷移されるときに、第３スイッチ５３７はロジックハイ信号を出力ラッチ５３９に出力し、出力ラッチ５３９は図９（Ｓ）に図示されたようにロジックハイレイテンシ信号を出力する。出力データクロック信号ＣＬＫＤＱのパルス７から出力データクロック信号ＣＬＫＤＱがハイに遷移するときに、レイテンシ信号がロジックハイであるために、図９（Ｂ）に図示されたように外部クロック信号ＥＣＬＫのパルス７の立上がりエッジで、メモリ装置４００は図９（Ｔ）に図示されたように出力データＤ１を出力する。従って、外部クロック信号ＥＣＬＫのパルス３間に受信された読出し命令と外部クロック信号ＥＣＬＫのパルス７でメモリ装置４００から出力されたデータとを介し、ＣＡＳレイテンシ４は図９（Ｂ）に図示された高周波数動作が可能である。前記の実施形態では、単一データワードが出力されるが、本発明は前記の実施形態に限定されない。すなわち、読出し命令の長さを長くすることにより、出力されるデータワードの数を増加させることができる。
マッピング部５４０はトランスファ信号をＣＡＳレイテンシに基づいたサンプリングクロック信号と選択的に関連付けて、前記サンプリング信号とトランスファ信号との間に所定のタイミング関係を発生させる。前記関係は読出し命令の受信とメモリ装置４００からのデータ出力との間のタイミング間隔を制御する。すなわち、前記関係は内部読出し信号ＰＲＥＡＤの受信とレイテンシ信号の発生との間のタイミング間隔を制御する。この時、サンプリングクロック信号は第１〜第４ラッチ５３１〜５３４を作動させ、読出し命令が受信される時点を指定する。また、トランスファ信号とサンプリングクロック信号との関連付けはいつレイテンシ信号が発生せねばならないかを示す第２ポインタとして機能する。このような構成要素の配置及び駆動方法によって高周波数動作で読出し動作時にエラーが発生することを防止できる。
図１１は本発明によるレイテンシ信号発生器５０２の第二実施形態を示した図面である。図１１を参照すれば、第二実施形態によるレイテンシ信号発生器５０２は、図５の第一実施形態でのレイテンシ信号発生器と比較してマッピング部５４０がなく、新しいマッピング部１１００が追加されたことを除けば第一実施形態と同様である。また、説明を簡単にするためにリセット信号を除去した。これに基づいて、説明を簡単にするのために図１１と図５の実施形態の相違点だけを説明する。
マッピング部５４０が除去されたために、トランスファ信号発生器５５０により発生したトランスファ信号Ｔ１〜Ｔ４はそれぞれ第１〜第４トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４として直接第１〜第４スイッチ５３４〜５３８に入力される。従って本第二実施形態では、トランスファ信号発生器５５０はトランスファクロック信号発生器となる。
マッピング部１１００は第１〜第４サンプリング信号Ｓ１〜Ｓ４を第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４として第１〜第４ラッチ５３１〜５３４にマッピングさせる。マッピング部１１００は第１〜第４マルチプレクサ１１２１〜１１２４を含む。前記マルチプレクサは図１３Ａに図示されたように、４入力対１出力の構造を有するマルチプレクサである。第１〜第４マルチプレクサ１１２１〜１１２４はそれぞれ第１〜第４サンプリング信号Ｓ１〜Ｓ４を受信し、読出し命令保存部５３０の第１〜第４ラッチ５３１〜５３４に対応する第１〜第４サンプリング信号Ｓ１〜Ｓ４のうち１つを選択して出力する。第１〜第４マルチプレクサ１１２１〜１１２４のそれぞれによる前記選択は図１３Ａに図示されたＣＡＳレイテンシ情報により制御される。
図１１に図示されたレイテンシ信号発生器５０２はレイテンシ信号発生器５０２を構成する回路内に４つのＤフリップフロップ、４ラッチ、４つのスイッチ、４つのマルチプレクサを介した４つのＣＡＳレイテンシモードを支援する。しかし、本発明は４ＣＡＳレイテンシモードに限定されず、レイテンシ信号発生器５０２内のＤフリップフロップ、ラッチ、スイッチ及びマルチプレクサの数を増加させたり減少させたりして、ＣＡＳレイテンシモードの数をさらに大きくしたりさらに小さくしたりすることができる。
図１３Ａは支援される４つのＣＡＳレイテンシモードがモード２〜５である時の第１〜第４マルチプレクサ１１２１〜１１２４を示した図面である。図１３Ａに図示されたように、第１〜第４マルチプレクサ１１２１〜１１２４のそれぞれは第１〜第４サンプリング信号Ｓ１〜Ｓ４のうち１つをサンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４にそれぞれマッピングさせる。この時、ＣＡＳレイテンシ情報を構成するＮビットは図１０Ａに図示された第１〜第４マルチプレクサ１１２１〜１１２４の選択信号として使われうる。一方、図１０Ａに図示されたように、第１〜第４マルチプレクサ１１２１〜１１２４のそれぞれのゲートは対応するＣＡＳレイテンシインジケータＣＬ２〜ＣＬ５によって制御される。前記ＣＡＳレイテンシインジケータは発明の背景で説明したようにＣＡＳレイテンシ情報からデコーディングされる。それぞれのゲートは対応するＣＡＳレイテンシインジケータに基づいてサンプリング信号Ｓ１〜Ｓ４のうち１つを選択してサンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４として伝達する。図１３Ｂは図１３Ａに図示された例示的なマルチプレクサによる第１〜第４サンプリング信号Ｓ１〜Ｓ４と第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４とのマッピング関係を示す。
図１２（Ａ）〜図１２（Ｓ）は図４Ａ〜図４Ｃ、図１１、図６、図７、図１３Ａ及び図１３Ｂのうち１つに図示された実施形態によるメモリ装置の高周波数動作を示す。図１２（Ａ）〜図１２（Ｓ）は図９（Ｂ）〜図９（Ｅ）、図９（Ｎ）、図９（Ｆ）〜図９（Ｍ）及び図９（Ｏ）〜図９（Ｔ）に対応する。従って、図１２（Ａ）〜図１２（Ｓ）は説明の簡略化のために具体的な説明を省略する。
図１４は本発明によるレイテンシ信号発生器５０２のさらに他の実施形態を示した図面である。図１４を参照すれば、第三実施形態によるレイテンシ信号発生器５０２はサンプリングクロック信号発生器１４１０及びトランスファクロック信号発生器１４２０を含む。サンプリングクロック信号発生器１４１０はＣＡＳレイテンシ情報に基づいて第１〜第４サンプリングクロックＳＣＬＫ１〜ＳＣＬＫ４を発生させ、トランスファクロック信号発生器１４２０はＣＡＳレイテンシ情報に基づいて第１〜第４トランスファクロックＴＣＬＫ１〜ＴＣＬＫ４を発生させる。発生したサンプリングクロックとトランスファクロック信号は図５の一実施形態で説明されたように読出し情報保存部５３０に提供される。従って、以下ではサンプリングクロック信号発生器１４１０とトランスファクロック信号発生器１４２０とだけを説明する。また、図１１の第二実施形態で説明されたように、説明の単純化のためにリセット信号を省略した。
サンプリングクロック信号発生器１４１０及びトランスファクロック信号発生器１４２０は図１５に図示された制御ロジックで構成されたリングシフタを含み、対応するクロック信号を選択的に発生させる。図１５に図示されたように、第１〜第４Ｄフリップフロップ（ＦＦ）１４３１〜１４３４は第１及び第２Ｄフリップフロップ間、第２及び第３Ｄフリップフロップ間、及び第３及び第４Ｄフリップフロップ間にそれぞれ配置された第１〜第３制御ロジック部１４４１〜１４４３と直列に連結される。
第１〜第３制御ロジック部１４４１〜１４４３のそれぞれは前に配置されたＤフリップフロップのＱ出力を受信して反転させるインバータ１４５１を含む。ＮＯＲゲート１４５３は前記インバータからの出力とＣＡＳレイテンシ情報から公知の技術でデコーディングされた対応するＣＡＳレイテンシインジケータとを受信する。図１５を参照すれば、第２〜第４ＣＡＳレイテンシモードに対するＣＡＳレイテンシインジケータＣＬ２〜ＣＬ４はそれぞれ第１〜第３制御ロジック部１４４１〜１４４３内のＮＯＲゲート１４５３の入力に提供される。ＮＯＲゲートの出力は後に配置されたＤフリップフロップのＤ入力に提供される。第１〜第４Ｄフリップフロップ１４３１〜１４３４のクロック入力部はサンプリングクロック信号発生器１４１０の場合にはマスタークロック信号ＰＣＬＫＤを受信し、トランスファクロック信号発生器１４２０の場合にはデータ出力クロック信号ＣＬＫＤＱを受信する。
第１〜第４Ｄフリップフロップ１４３１〜１４３４のＱ出力は第１〜第４スイッチ１４６１〜１４６４により受信される。第１〜第４スイッチ１４６１〜１４６４は第１〜第４Ｄフリップフロップ１４３１〜１４３４のＱ出力を各スイッチに対応して受信された第２〜第５ＣＡＳレイテンシモードに対するＣＡＳレイテンシインジケータＣＬ２〜ＣＬ５に基づいて選択し、第１Ｄフリップフロップ１４３１のＤ入力に出力する。第１〜第４ＤフリップフロップのＤ出力はサンプリングクロック信号発生器１４１０の場合には第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４になり、トランスファクロック信号発生器１４２０の場合には第１〜第４トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４となる。そして、第１〜第４Ｄフリップフロップ１４３１〜１４３４のリセット入力部（図示せず）はリセット信号を受信する。第１〜第４Ｄフリップフロップ１４３１〜１４３４はリセット可能なＤフリップフロップである。前記リセット信号は第１〜第４Ｄフリップフロップがリセット（ロジックロー状態）されるように前記シフトレジスタのプリセッティングをイネーブルする。本発明の属する技術分野における公知技術である付加的な制御ロジックが第１Ｄフリップフロップ１４３１のＤ入力部に連結され、第１Ｄフリップフロップ１４３１にロジック「１」（ロジックハイ状態）をローディングする。
ロジックハイ信号が受信されたクロック信号ＰＣＬＫＤまたはＣＬＫＤＱの立上がりエッジで第１Ｄフリップフロップ１４３１にローディングされ、このパルス信号はそれぞれのクロック信号パルスが受信されるときに、ＣＡＳレイテンシ情報によって第２〜第４Ｄフリップフロップ１４３２〜１４３４に伝えられる。ロジックハイ信号が第１〜第４Ｄフリップフロップ１４３１〜１４３４のうち対応する１つに到達すると、対応するサンプリングクロック信号／トランスファクロック信号が活性化される。
第１〜第３制御ロジック部１４４１〜１４４３がロジックローのＣＡＳレイテンシインジケータを受信すると、第１〜第３制御ロジック部１４４１〜１４４３は以前に位置するＤフリップフロップからのＱ出力を次に位置するＤフリップフロップのＤ入力に伝達する。第１〜第３制御ロジック部１４４１〜１４４３がロジックハイのＣＡＳレイテンシインジケータを受信すると、第１〜第３制御ロジック部１４４１〜１４４３は以前のＤフリップフロップのＱ出力に関係なくロジックロー状態の出力を次に位置するＤフリップフロップに出力する。
第１Ｄフリップフロップ１４３１にローディングされたロジックハイ状態はＣＡＳレイテンシ情報に基づいて第１〜第４Ｄフリップフロップ１４３１〜１４３４により選択的に構成されたリングシフトレジスタ内でだけ隣接するポジションに伝えられる。従って、ＣＡＳレイテンシ情報は活性化されたサンプリングクロック信号とトランスファクロック信号の数を制御する。
例えば、ＣＡＳレイテンシ情報がＣＡＳレイテンシモードが４ということを示せば、ＣＡＳレイテンシインジケータＣＬ２及びＣＬ３はロジックローとなる。従って、第１Ｄフリップフロップ１４３１にローディングされたロジックハイ状態は受信されたクロック信号ＰＣＬＫＤ／ＣＬＫＤＱに同期して第２Ｄフリップフロップ１４３２に伝えられ、その次に第３Ｄフリップフロップ１４３３に伝えられる。しかし、第３制御ロジック部１４４３がロジックハイのＣＡＳレイテンシインジケータＣＬ４を受信するために前記ロジックハイ状態は第３制御ロジック部１４４３により第３制御ロジック部１４４３から第４Ｄフリップフロップ１４３４に伝えられない。その結果、第１〜第３サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ３及び第１〜第３トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ３は活性化されるが、第４サンプリングクロック信号ＳＣＬＫ４または第４トランスファクロック信号ＴＣＬＫ４は活性化されない。
このような動作が図１７（Ａ）、図１７（Ｃ）、図１７（Ｄ）及び図１７（Ｆ）〜図１７（Ｍ）に図示される。図１７（Ａ）は外部クロック信号ＥＣＬＫを示し、図１７（Ｃ）、図１７（Ｄ）は前記外部クロック信号ＥＣＬＫから発生したデータ出力クロック信号ＣＬＫＤＱ及びマスタークロック信号ＰＣＬＫＤを示す。図１７（Ｆ）及び図１７（Ｉ）は第１〜第４トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４を示し、図１７（Ｊ）〜図１７（Ｍ）はＣＡＳレイテンシモードが４である時の第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４を示す。
前述の通り、ＣＡＳレイテンシインジケータＣＬ２〜ＣＬ５はまた、第１〜第４スイッチ１４６１〜１４６４の動作をそれぞれ制御する。第１〜第４スイッチ１４６１〜１４６４がロジックハイのＣＡＳレイテンシインジケータを受信すると、第１〜第４スイッチ１４６１〜１４６４はそれぞれ第１〜第４Ｄフリップフロップ１４３１〜１４３４から受信されたＱ出力を第１Ｄフリップフロップ１４３１のＤ入力に連結させる。例えば、ＣＡＳレイテンシ情報が４のＣＡＳレイテンシモードを示せば、ＣＡＳレイテンシインジケータＣＬ４はロジックハイ状態になり、第３スイッチ１４６３だけがオンになる。従って、第３Ｄフリップフロップ１４３３のＱ出力を第１Ｄフリップフロップ１４３１のＤ入力に連結させる。前述の通り、第１Ｄフリップフロップ１４３１にローディングされたロジックハイ状態はＣＡＳレイテンシモードが４である時は第３Ｄフリップフロップ１４３３に伝えられる。従って、第１〜第４スイッチ１４６１〜１４６４及び第１〜第３制御ロジック部１４４１〜１４４３はＣＡＳレイテンシ情報による長さを有するリングシフタを選択的に構成する制御ロジックを構成する。
図１６はＣＡＳレイテンシモード２〜５について、第１〜第４トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４及び第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４のうちいかなるものが各ＣＡＳレイテンシモードに対して活性化されているかという関係を示す。
そして、図４Ａ、図４Ｂまたは図４Ｃ及び図１４、図１５に図示された本発明の実施形態によるメモリ装置の高周波数動作が図１７（Ａ）〜図１７（Ｓ）を参照して説明される。図１７（Ａ）は外部クロック信号ＥＣＬＫを示す。外部クロック信号ＥＣＬＫのパルスは外部クロック信号ＥＣＬＫとデータ出力クロック信号ＣＬＫＤＱ及びマスタークロック信号ＰＣＬＫＤとの関係の理解のために１、２、３などの順序で表示した。前述の通り、図１７（Ｃ）に図示された出力データクロック信号の外部クロック信号ＥＣＬＫよりｔＳＡＣ時間間隔ほど位相が進む。出力データクロック信号ＣＬＫＤＱのクロックパルスも前記出力データクロック信号のクロックパルスと外部クロック信号ＥＣＬＫのクロック信号パルスとの関係の理解のために１、２、３などの順序で表示した。また前述の通り、マスタークロック発生器７００は図１７（Ｄ）に図示されたように出力データクロック信号ＣＬＫＤＱが発生した後、ｔＳＡＣ＋ｔＲＥＡＤ時間区間後にマスタークロック信号ＰＣＬＫＤの発生を開始する。図１７（Ｂ）及び図１７（Ｅ）を参照すれば、読出し命令を受信した後でｔＲＥＡＤ時間区間後に内部読出し命令ＰＲＥＡＤが発生する。図１７（Ｄ）に図示されたマスタークロック信号ＰＣＬＫＤのパルスは前記マスタークロック信号のパルスとデータ出力クロック信号ＣＬＫＤＱのクロック信号パルス及び外部クロック信号ＥＣＬＫのクロック信号パルスとの対応関係を示すように１、２、３などで表示した。前述の本発明の実施形態による説明からリセット動作が前記クロック信号間のタイミング関係を適切に設定させるということが分かる。
図１７（Ｃ）に対応する図１７（Ｆ）〜図１７（Ｈ）を参照すれば、トランスファクロック信号発生器１４２０が出力データクロック信号ＣＬＫＤＱのクロック信号パルスを受信し始めると、第１〜第３トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ３のパルスが発生する。図１７（Ｉ）に図示されて前述の通り、ＣＡＳレイテンシが４であるために、トランスファクロック信号発生器１４２０は第４トランスファクロック信号ＴＣＬＫ４を活性化させない。図１７（Ｆ）〜図１７（Ｈ）を参照すれば、活性化された第１〜第３トランスファクロック信号は外部クロック信号ＥＣＬＫの周波数をＣＡＳレイテンシモードより小さな数で割った値と同じである。すなわち、トランスファクロック信号の周波数はトランスファクロック信号発生器１４２０内の制御ロジックによりＣＡＳレイテンシモードに基づいて構成されたリングシフトレジスタの長さにより決定される。
図１７（Ｄ）に対応する図１７（Ｊ）〜図１７（Ｌ）を参照すれば、第１〜第３サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ３はマスタークロック信号ＰＣＬＫＤのパルスに同期してサンプリングクロック信号発生器１４１０により発生する。図１７（Ｍ）に図示されて前述の通り、ＣＡＳレイテンシが４であるために、サンプリングクロック信号発生器１４１０は第４サンプリングクロック信号ＳＣＬＫ４を活性化させない。トランスファクロック信号と同様に、サンプリングクロック信号の周波数は外部クロック信号ＥＣＬＫの周波数をＣＡＳレイテンシモードより小さな数で割った値と同じである。すなわち、活性化された第１〜第３サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ３の周波数はサンプリングクロック信号発生器１４１０内の制御ロジックによりＣＡＳレイテンシモードに基づいて構成されたリングシフトレジスタの長さにより決定される。
図１７（Ｎ）〜図１７（Ｓ）はＣＡＳレイテンシモードが４であり、図１７（Ｂ）に図示されたようにメモリ装置４００が読出し命令を受信するときに、出力信号ＬＳ１〜ＬＳ４、レイテンシ信号、及びメモリ装置４００から出力されるデータを示す。
図１７（Ｂ）を参照すれば、動作方法の実施形態で、外部クロック信号ＥＣＬＫのクロック信号パルスゼロがロジックハイに遷移する時に読出し命令信号が受信される。従って図１７（Ｅ）を参照すれば、内部読出し信号ＰＲＥＡＤは読出し命令経路部１３０によりｔＲＥＡＤだけの内部遅延後に発生する。図１７（Ｅ）に図示されたように、内部読出し信号ＰＲＥＡＤがロジックハイに遷移すると、第１サンプリングクロック信号ＳＣＬＫ１は第１ラッチ５３１にロジックハイのＰＲＥＡＤ信号をラッチさせる。他のラッチはロジックローのＰＲＥＡＤ信号をラッチする。従って、第１ラッチ５３１からの第１出力信号ＬＳ１だけが図１７（Ｎ）〜図１７（Ｑ）に示されたようにロジックハイ状態を有する。
そして、第１トランスファクロック信号ＴＣＬＫ１がロジックハイに遷移すると、第１スイッチ５３５はロジックハイ信号を出力ラッチ５３９に出力し、出力ラッチ５３９は図１７（Ｒ）に図示されたようにロジックハイのレイテンシ信号を出力する。出力データクロック信号ＣＬＫＤＱのパルス４で出力データクロック信号ＣＬＫＤＱがロジックハイに遷移する時にレイテンシ信号がロジックハイであるために、図９（Ｓ）に図示されたようにメモリ装置４００は図９（Ａ）に図示された外部クロック信号ＥＣＬＫのパルス４の立上がりエッジでデータＤ０を出力する。従って、ＣＡＳレイテンシ４に対する図１７（Ａ）の高周波数動作が可能である。前記実施形態では単一データワードが出力されるが、本発明は前記実施形態に限定されることはない。すなわち、読出し命令の長さを長くし、出力されるデータワードの数を増加させられる。
図１８及び図１９はＣＡＳレイテンシモードがそれぞれ３及び５である時の図１７のタイミング図に対応するタイミング図を示す。図１８及び図１９のタイミング図は図１７のタイミング図に関する説明から容易に理解できるので、図１８及び図１９に図示されたタイミング図の具体的な説明は省略する。
図１４に図示されたレイテンシ信号発生器５０２はレイテンシ信号発生器５０２を構成する回路内に４つのＤフリップフロップ、４つのラッチ、４つのスイッチとマルチプレクサを介して４ＣＡＳレイテンシモードを支援している。しかし、本発明は４ ＣＡＳレイテンシモードの支援だけに限定されるのではなく、レイテンシ回路５００を構成するＤフリップフロップ、ラッチ、スイッチ及びマルチプレクサの数を増加させたり減少させさせたりして、さらに大きいあるいはさらに小さいＣＡＳレイテンシモードを支援することができる。
従って、サンプリングクロック信号発生器１４１０及びトランスファクロック信号発生器１４２０はＣＡＳレイテンシに基づいてサンプリングクロック信号とトランスファクロック信号とを選択的に活性化させ、前記活性化されたサンプリングクロック信号とトランスファクロック信号間の周波数を制御してサンプリングクロック信号とトランスファクロック信号との間の適切なタイミング関係を設定する。このような関係は読出し命令の受信とメモリ装置４００からのデータ出力との間のタイミング区間を制御する。すなわち、このような関係は、内部読出し信号ＰＲＥＡＤの受信とレイテンシ信号の発生との間のタイミング区間を制御する。前述の実施形態で、サンプリングクロック信号は第１〜第４ラッチ５３１〜５３４をトリガして読出し命令を受信する時点を指定する。トランスファクロック信号とサンプリングクロック信号との関連付けはレイテンシ信号がいつ発生せなければならないかを知らせる第２のポインタとなる。このような回路構成及び駆動方法によって高周波数動作でエラーのない読出し動作が可能になる。
本発明は図面に図示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、当業者であればそれにから多様な変形及び均等な他の実施形態が可能であるという点が理解されるであろう。従って、本発明の技術的範囲は特許請求の範囲の記載に基づいて定められるものである。
本発明によるメモリ装置を使用すれば、コンピュータ、デジタルカメラ、ＭＰ３プレーヤ、メモリカードなどメモリ装置が使われる電子装備に適用されうる。
従来のメモリ装置を示すブロック図である。 従来のレイテンシ回路を示した図面である。 図１のメモリ装置でＣＡＳレイテンシが１である時の読出し動作を示すタイミング図である。 図１のメモリ装置でＣＡＳレイテンシが２である時の読出し動作を示すタイミング図である。 図１のメモリ装置でＣＡＳレイテンシが４である時の読出し動作を示すタイミング図である。 本発明によるメモリ装置の実施形態を示した図面である。 本発明によるメモリ装置の実施形態を示した図面である。 本発明によるメモリ装置の実施形態を示した図面である。 図４Ａ〜図４Ｃのレイテンシ信号発生器の一実施形態を示した図面である。 図５のサンプルクロック信号発生器及びトランスファ信号発生器の一実施形態を示した図面である。 図４Ａ〜図４Ｃのマスタークロック発生器の一実施形態を示した図面である。 図７のマスタークロック発生器の動作を示したタイミング図である。 （Ａ）〜（Ｔ）は図５に図示されたレイテンシ信号発生器を有する図４Ａ、図４Ｂまたは図４Ｃのメモリ装置により発生または受信される信号の波形を示す図面である。 図５でのマルチプレクサの一実施形態を示す図面である。 Ａに図示された例示的なマルチプレクサについてトランスファ信号と出力トランスファクロック信号とのマッピング関係を図示した図面である。 図４Ａ〜図４Ｃのレイテンシ信号発生器の他の実施形態を示した図面である。 （Ａ）〜（Ｓ）は図１１に図示されたレイテンシ信号発生器を有する図４Ａ、図４Ｂまたは図４Ｃのメモリ装置により発生または受信された信号の波形を示す図面である。 図１１でのマルチプレクサの一実施形態を示す図面である。 図１３Ａに図示された例示的なマルチプレクサについてサンプリング信号と出力サンプリングクロック信号とのマッピング関係を図示した図面である。 図４Ａ〜図４Ｃのレイテンシ信号発生器のさらに他の実施形態を示した図面である。 図１４でのサンプルクロック信号発生器とトランスファ信号発生器の一実施形態を示した図面である。 図１５の実施形態でそれぞれのＣＡＳレイテンシモードで活性化される第１〜第４トランスファクロック信号ＴＣＬＫ１〜ＴＣＬＫ４及び第１〜第４サンプリングクロック信号ＳＣＬＫ１〜ＳＣＬＫ４を示したＣＡＳレイテンシモード２〜５に関わる表を示した図面である。 （Ａ）〜（Ｓ）はＣＡＳレイテンシモードが４である時に図１４に図示されたレイテンシ信号発生器を有する図４Ａ、図４Ｂまたは図４Ｃのメモリ装置により発生または受信された信号の波形を示した図面である。 ＣＡＳレイテンシモードが３である時の図１７に図示された波形を示した図面である。 ＣＡＳレイテンシモードが５である時の図１７に図示された波形を示した図面である。
符号の説明
１１０ メモリセルアレイ
１１２ ローデコーダ
１１４ カラムデコーダ
１１６ バッファ
１２０ ＤＬＬ回路
１２２ 可変遅延器
１２４ 複製データ出力バッファ
１２６ 位相検出器
１３０ 読出し命令経路部
１３２ 内部クロック発生器
１３４ 読出し命令バッファ
１５０ モードレジスタ
４００ メモリ装置
４６０ 複製読出し命令経路部
４６２ 複製内部クロック発生器
５００ レイテンシ回路
５０２ レイテンシ回路発生器
７００ マスタークロック発生器
ＡＤＤＲＥＳＳ アドレス
ＣＬｉ ＣＡＳレイテンシ
ＣＬＫＦ クロック信号
ＣＬＫＤＱ データ出力クロック信号
ＤＡＴＡ データ
ＤＯＵＴ 出力されるデータ
ＥＣＬＫ 外部クロック信号
ＬＡＴＥＮＣＹ レイテンシ信号
ＭＲＳ ＣＭＤ ＭＲＳ命令
ＰＣＬＫＲ 内部クロック信号
ＰＲＥＡＤ 内部読出し信号
ＲＥＡＤ ＣＭＤ 読出し命令
ＲＥＳＥＴ リセット信号

Claims (39)

  1. メモリセルアレイと、
    前記メモリセルアレイからデータを受信し、レイテンシ信号に応答して前記データを出力する出力バッファと、
    ＣＡＳレイテンシ情報に応答して複数のトランスファ信号を複数のサンプリングクロック信号と選択的に関連付けることにより、前記関連付けられたサンプリングクロック信号とトランスファ信号との間に所望のタイミング関係を作り出し、前記複数のサンプリングクロック信号のうち少なくとも１つに応答して読出し情報を保存し、前記読出し情報を保存するのに使われた前記サンプリングクロック信号と関連付けられた前記トランスファ信号に応答して前記レイテンシ信号を発生させるレイテンシ回路とを含むことを特徴とするメモリ装置。
  2. 前記レイテンシ回路は、
    前記複数のサンプリング信号を前記複数のトランスファ信号に選択的にマッピングするマッピング部と、
    前記複数のトランスファ信号にマッピングされた前記複数のサンプリング信号に応答して前記レイテンシ信号を発生させる信号発生器とを含むことを特徴とする請求項１に記載のメモリ装置。
  3. 前記レイテンシ回路は、
    第１信号に応答して前記複数のトランスファ信号を発生させるトランスファ信号発生器と、
    第２信号に応答して前記複数のサンプリング信号を発生させるサンプリング信号発生器とを含むことを特徴とする請求項１に記載のメモリ装置。
  4. 前記メモリ装置は、
    外部クロック信号に応答し、前記外部クロック信号と同じ周波数を有し、前記外部クロック信号に対して前記出力バッファからデータを出力するのにかかる時間分の時間差を有する前記第１信号を発生させる第１内部信号発生器をさらに含むことを特徴とする請求項３に記載のメモリ装置。
  5. 前記メモリ装置は、
    前記第１信号に応答し、前記外部クロック信号と同じ周波数を有し、前記第１信号に対して前記出力バッファからデータを出力するのにかかる時間と前記読出し信号が発生するのにかかる時間とを加えた分の時間差を有する前記第２信号を発生させる第２内部信号発生器をさらに含むことを特徴とする請求項４に記載のメモリ装置。
  6. 前記メモリ装置は、
    前記第１信号によりクロックされる第１リングシフトレジスタを含み、前記第１リングシフトレジスタの各ポジションは複数のトランスファ信号のうち１つになるトランスファ信号発生器と、
    前記第２信号によりクロックされる第２リングシフトレジスタを含み、前記第２リングシフトレジスタの各ポジションは複数のサンプリング信号のうち１つになるサンプリング信号発生器とを含むことを特徴とする請求項５に記載のメモリ装置。
  7. 前記第１信号はデータ出力クロック信号であり、前記メモリ装置は、
    前記データクロック信号に応答して内部クロック信号を発生させる内部クロック信号発生器をさらに含み、
    前記第２信号発生器は前記内部クロック信号に応答してマスタークロック信号を前記第２信号として発生させることを特徴とする請求項６に記載のメモリ装置。
  8. 前記複数のサンプリング信号及び前記複数のトランスファ信号の周波数は前記外部信号の周波数をレイテンシ回路により支援されるＣＡＳレイテンシモードの最大数で割った値と実質的に同じであることを特徴とする請求項６に記載のメモリ装置。
  9. 前記第２内部信号発生器は前記第１信号よりもジッタが少ない前記第２信号を発生させることを特徴とする請求項５に記載のメモリ装置。
  10. 前記第１内部信号発生器はＤＬＬ回路を利用して前記第１信号を発生させることを特徴とする請求項５に記載のメモリ装置。
  11. 前記複数のサンプリング信号と前記複数のトランスファ信号の周波数は前記外部信号の周波数を前記レイテンシ回路により支援されるＣＡＳレイテンシモードの最大数で割った値と実質的に同じであることを特徴とする請求項３に記載のメモリ装置。
  12. 前記レイテンシ回路は、
    複数のラッチと、前記複数のラッチの各々と関連付けられたスイッチとを含み、
    前記複数のラッチの各々は対応するサンプリング信号によりクロックされ、前記読出し情報をラッチングし、
    前記各スイッチは対応するトランスファ信号に応答して前記関連付けられたラッチから出力を選択的に出力させることを特徴とする請求項１に記載のメモリ装置。
  13. 前記レイテンシ回路は、
    前記スイッチからの出力をラッチするレイテンシラッチをさらに含み、
    前記レイテンシラッチの出力はレイテンシ信号であることを特徴とする請求項１２に記載のメモリ装置。
  14. 前記ラッチの数は前記レイテンシ回路により支援されるＣＡＳレイテンシモードの最大数と同じであることを特徴とする請求項１２に記載のメモリ装置。
  15. 前記レイテンシ回路は前記複数のサンプリング信号のうち１つ以上を選択的に活性化させ、前記複数のサンプリング信号を前記複数のトランスファ信号と選択的に関連付けることを特徴とする請求項１に記載のメモリ装置。
  16. 前記レイテンシ回路は、
    前記ＣＡＳレイテンシ情報に基づいた所定数の活性化サンプリング信号を選択的に発生させるサンプリング信号発生器をさらに含むことを特徴とする請求項１５に記載のメモリ装置。
  17. 前記サンプリング信号発生器は、
    クロック信号によりクロックされるリングシフタと、前記リングシフタと相互に関連付けられた制御ロジック部とを含み、
    前記リングシフタの各ポジションはサンプリング信号になり、
    前記制御ロジック部は前記ＣＡＳレイテンシ情報に応答して前記リングシフタの１つ以上のポジションを選択的に活性化させ、前記関連付けられたサンプリング信号を選択的に活性化させることを特徴とする請求項１６に記載のメモリ装置。
  18. 前記レイテンシ回路は前記複数のトランスファ信号のうち１つ以上を選択的に活性化させ、前記トランスファ信号のうち１つ以上を前記１つ以上のサンプリング信号と選択的に関連付けることを特徴とする請求項１に記載のメモリ装置。
  19. 前記レイテンシ回路は、
    前記ＣＡＳレイテンシ情報に基づいた所定数の活性化トランスファ信号を選択的に発生させるトランスファ信号発生器をさらに含むことを特徴とする請求項１８に記載のメモリ装置。
  20. 前記トランスファ信号発生器は、
    クロック信号によりクロックされるリングシフタと、前記リングシフタと相互に関連付けられた制御ロジック部とを含み、
    前記リングシフタの各ポジションはトランスファ信号になり、
    前記制御ロジック部は前記ＣＡＳレイテンシ情報に応答して前記リングシフタの１つ以上のポジションを選択的に活性化させ、前記関連付けられたトランスファ信号を選択的に活性化させることを特徴とする請求項１９に記載のメモリ装置。
  21. 前記レイテンシ回路は前記複数のサンプリング信号のうち１つ以上と前記複数のトランスファ信号のうち１つ以上とを選択的に活性化させ、前記サンプリング信号のうち１つ以上を前記１つ以上のトランスファ信号と選択的に関連付けることを特徴とする請求項１に記載のメモリ装置。
  22. 前記レイテンシ回路は、
    前記ＣＡＳレイテンシ情報に基づいた所定の第１個数の活性化サンプリング信号を選択的に発生させるサンプリング信号発生器と、
    前記ＣＡＳレイテンシ情報に基づいた所定の第２個数の活性化トランスファ信号を選択的に発生させるトランスファ信号発生器とをさらに含むことを特徴とする請求項２１に記載のメモリ装置。
  23. 前記第１及び第２個数は同数であることを特徴とする請求項２２に記載のメモリ装置。
  24. 前記トランスファ信号発生器は、
    第１信号によりクロックされる第１リングシフタと、前記第１リングシフタと相互に関連付けられた第１制御ロジック部とを含み、前記第１リングシフタの各ポジションはトランスファ信号になり、前記第１制御ロジック部は前記ＣＡＳレイテンシ情報に応答して前記第１リングシフタの１つ以上のポジションを選択的に活性化させ、関連するトランスファ信号を選択的に活性化させ、
    前記サンプリング信号発生器は、
    第２信号によりクロックされる第２リングシフタと、前記第２リングシフタと相互に関連付けられた第２制御ロジック部とを含み、前記第２リングシフタの各ポジションはサンプリング信号になり、前記第２制御ロジック部は前記ＣＡＳレイテンシ情報に応答して前記第２リングシフタの１つ以上のポジションを選択的に活性化させ、前記関連付けられたサンプリング信号を選択的に活性化させることを特徴とする請求項２２に記載のメモリ装置。
  25. 前記第１制御ロジック部は前記第１リングシフタのループ長を制御し、
    前記第２制御ロジック部は前記第２リングシフタのループ長を制御することを特徴とする請求項２４に記載のメモリ装置。
  26. 前記トランスファ信号発生器は、
    第１信号によりクロックされる第１リングシフタ、及び前記第１リングシフタと相互に関連付けられた第１制御ロジック部を含み、前記第１制御ロジック部は前記ＣＡＳレイテンシ情報に応答して活性化されたトランスファ信号を発生させる第１リングシフタループに含まれる前記第１リングシフタの前記第１シフトループの所定の第１個数のステージを選択的に制御し、
    前記サンプリング信号発生器は、
    第２信号によりクロックされる第２リングシフタ、及び前記第２リングシフタと相互に関連付けられた第２制御ロジック部を含み、前記第２制御ロジック部は前記ＣＡＳレイテンシ情報に応答して活性化されたサンプリング信号を発生させる第２リングシフタループに含まれる前記第２リングシフタの前記第２シフトループの所定の第２個数のステージを選択的に制御することを特徴とする請求項２４に記載のメモリ装置。
  27. 前記メモリ装置は、
    外部クロック信号に応答し、前記外部クロック信号と同じ周波数を有し、前記外部クロック信号に対して前記出力バッファからデータを出力するのにかかる時間分の差を有する前記第１信号を発生させる第１内部信号発生器をさらに含むことを特徴とする請求項２４に記載のメモリ装置。
  28. 前記メモリ装置は、
    前記第１信号に応答し、前記外部クロック信号と同じ周波数を有し、前記第１信号に対して前記出力バッファからデータを出力するのにかかる時間と前記読出し信号が発生するのにかかる時間とを加えた分の時間差を有する前記第２信号を発生させる第２内部信号発生器をさらに含むことを特徴とする請求項２７に記載のメモリ装置。
  29. 複数のサンプリング信号及び複数のトランスファ信号に応答してレイテンシ信号発生させる信号発生器と、
    ＣＡＳレイテンシ情報に応答して複数の基準信号を前記信号発生器にマッピングさせて前記複数のサンプリング信号としてマッピングするマッピング部とを含むことを特徴とするレイテンシ回路。
  30. メモリ装置からのデータ出力を制御するレイテンシ信号を発生させるレイテンシ回路において、
    読出し情報受信時間を示す第１ポインタと前記第１ポインタに応答してレイテンシ信号を生成する時期を示す第２ポインタとの間の関係を発生させるポインタ発生回路と、
    前記第１及び第２ポインタに応答して前記レイテンシ信号を発生させる信号発生回路とを含むことを特徴とするレイテンシ回路。
  31. 前記ポインタ発生回路はＣＡＳレイテンシ情報に応答して前記関係を発生させることを特徴とする請求項３０に記載のレイテンシ回路。
  32. 前記ポインタ発生回路は複数の第１ポインタのうち１つ以上を選択的に活性化させる第１ポインタ発生回路を含むことを特徴とする請求項３０に記載のレイテンシ回路。
  33. 前記ポインタ発生回路は複数の第２ポインタのうち１つ以上を選択的に活性化させる第２ポインタ発生回路を含むことを特徴とする請求項３０に記載のレイテンシ回路。
  34. 前記ポインタ発生回路は、
    複数の第１ポインタのうち１つ以上を選択的に活性化させる第１ポインタ発生回路と、
    複数の第２ポインタのうち１つ以上を選択的に活性化させる第２ポインタ発生回路を含むことを特徴とする請求項３０に記載のレイテンシ回路。
  35. 前記ポインタ発生回路は、
    前記複数の第１ポインタのうちＣＡＳレイテンシ情報に基づいた所定の第１個数の第１ポインタを選択的に活性化させる第１ポインタ発生回路と、
    前記複数の第２ポインタのうちＣＡＳレイテンシ情報に基づいた所定の第２個数の第２ポインタを選択的に活性化させる第２ポインタ発生回路とを含むことを特徴とする請求項３４に記載のレイテンシ回路。
  36. 前記第１及び第２個数は同数であることを特徴とする請求項３５に記載のレイテンシ回路。
  37. メモリセルアレイと、
    前記メモリセルアレイからデータを受信し、レイテンシ信号に応答して前記データを出力する出力バッファと、
    ＣＡＳレイテンシ情報に応答して複数のサンプリング信号のうち第１個数のサンプリング信号と複数のトランスファ信号のうち第２個数のトランスファ信号とを選択的に活性化させ、前記第１個数の活性化されたサンプリング信号と前記第２個数の活性化されたトランスファ信号との間に所望のタイミング関係を作り出し、前記第１個数の活性化されたサンプリング信号のうち少なくとも１つに応答して読出し情報を保存し、前記読出し情報を保存するのに使われた前記活性化されたサンプリング信号と関連付けられた活性化されたトランスファ信号に応答してレイテンシ信号を発生させるレイテンシ回路とを含むことを特徴とするメモリ装置。
  38. メモリ装置からのデータ出力を制御するレイテンシ信号を発生させる方法において、
    読出し情報を受信する時間を示す第１ポインタと前記第１ポインタに応答してレイテンシ信号を発生させる時期を示す第２ポインタとの間の関係を発生させる段階と、
    前記第１及び第２ポインタに応答して前記レイテンシ信号を発生させる段階とを含むことを特徴とする方法。
  39. メモリ装置からのデータ出力を制御する方法において、
    バッファで出力されるデータを保存する段階と、
    レイテンシ信号に応答して前記バッファから前記データを出力する段階と、
    ＣＡＳレイテンシ情報に応答して複数のサンプリング信号のうち第１個数のサンプリング信号と複数のトランスファ信号のうち第２個数のトランスファ信号とを選択的に活性化させ、前記第１個数の活性化されたサンプリング信号と前記第２個数の活性化されたトランスファ信号との間に所望のタイミング関係を発生させる段階と、
    前記第１個数の活性化されたサンプリング信号のうち少なくとも１つに応答して読出し情報を保存する段階と、
    前記読出し情報を保存するのに使われた前記活性化されたサンプリング信号と関連付けられた活性化されたトランスファ信号に応答してレイテンシ信号を発生させる段階とを含むことを特徴とする方法。
JP2004171416A 2003-06-09 2004-06-09 レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法 Expired - Fee Related JP4477425B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0036747A KR100532441B1 (ko) 2003-06-09 2003-06-09 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법
US10/727,579 US6944091B2 (en) 2002-07-10 2003-12-05 Latency control circuit and method of latency control

Publications (2)

Publication Number Publication Date
JP2005004954A true JP2005004954A (ja) 2005-01-06
JP4477425B2 JP4477425B2 (ja) 2010-06-09

Family

ID=33302337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004171416A Expired - Fee Related JP4477425B2 (ja) 2003-06-09 2004-06-09 レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法

Country Status (4)

Country Link
US (2) US6944091B2 (ja)
EP (1) EP1486982B1 (ja)
JP (1) JP4477425B2 (ja)
CN (1) CN100568385C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313616A (ja) * 2005-05-03 2006-11-16 Samsung Electronics Co Ltd 半導体メモリ装置及びその装置のデータストローブ信号発生方法
JP2007102936A (ja) * 2005-10-05 2007-04-19 Elpida Memory Inc 半導体記憶装置
US7212449B2 (en) 2005-09-29 2007-05-01 Hynix Semiconductor Inc. Data output device of semiconductor memory device
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307900B2 (en) * 2004-11-30 2007-12-11 Intel Corporation Method and apparatus for optimizing strobe to clock relationship
KR100625296B1 (ko) * 2004-12-30 2006-09-19 주식회사 하이닉스반도체 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법
US7332950B2 (en) * 2005-06-14 2008-02-19 Micron Technology, Inc. DLL measure initialization circuit for high frequency operation
KR100609621B1 (ko) * 2005-07-19 2006-08-08 삼성전자주식회사 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치
KR100703976B1 (ko) * 2005-08-29 2007-04-06 삼성전자주식회사 동기식 메모리 장치
KR100665232B1 (ko) * 2005-12-26 2007-01-09 삼성전자주식회사 동기식 반도체 메모리 장치
US8422331B2 (en) * 2006-09-29 2013-04-16 Hynix Semiconductor Inc. Data output control circuit and data output control method
KR100818099B1 (ko) * 2006-09-29 2008-03-31 주식회사 하이닉스반도체 데이터 출력 제어 회로 및 데이터 출력 제어 방법
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
KR101625635B1 (ko) * 2009-03-30 2016-05-31 삼성전자주식회사 전류 소모를 줄일 수 있는 클럭 신호 발생 회로, 및 이를 포함하는 반도체 장치
KR101047002B1 (ko) * 2009-06-26 2011-07-06 주식회사 하이닉스반도체 데이터버퍼 제어회로 및 반도체 메모리 장치
KR101045087B1 (ko) * 2009-09-04 2011-06-29 주식회사 하이닉스반도체 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법
KR20110040538A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 레이턴시 회로 및 이를 포함하는 반도체 장치
KR101110819B1 (ko) * 2009-11-30 2012-03-13 주식회사 하이닉스반도체 반도체 메모리의 동작 타이밍 제어 장치 및 그 방법
KR101103066B1 (ko) * 2010-02-26 2012-01-06 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 지연 회로
KR101143488B1 (ko) * 2010-11-17 2012-05-14 에스케이하이닉스 주식회사 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치
EP2748223B1 (en) 2011-08-22 2018-10-31 Dow Global Technologies LLC Toughener and toughened epoxy adhesive
KR20130032505A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 반도체 시스템
US9171600B2 (en) 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN103680592B (zh) * 2013-12-05 2017-03-01 中国科学院微电子研究所 一种延时单元电路及地址信号变化检测电路
CN103916102B (zh) * 2014-03-10 2016-07-06 北京时代民芯科技有限公司 一种fpga内嵌全数字低功耗时钟产生电路
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
US10082963B2 (en) * 2016-04-18 2018-09-25 Super Micro Computer, Inc. Low capacity latency storage enclosure with expander
WO2018190859A1 (en) * 2017-04-14 2018-10-18 Hewlett-Packard Development Company, L.P. Delay elements for activation signals
US10699768B2 (en) * 2018-08-16 2020-06-30 Micron Technology, Inc. Apparatuses and methods for command signal delay

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
WO1995022206A1 (en) * 1994-02-15 1995-08-17 Rambus, Inc. Delay-locked loop
KR100303775B1 (ko) * 1998-10-28 2001-09-24 박종섭 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
US6615307B1 (en) * 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
KR100425472B1 (ko) * 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
DE10208715B4 (de) * 2002-02-28 2004-05-06 Infineon Technologies Ag Latenz-Zeitschalter für ein S-DRAM
KR100486250B1 (ko) * 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313616A (ja) * 2005-05-03 2006-11-16 Samsung Electronics Co Ltd 半導体メモリ装置及びその装置のデータストローブ信号発生方法
US7212449B2 (en) 2005-09-29 2007-05-01 Hynix Semiconductor Inc. Data output device of semiconductor memory device
JP2007102936A (ja) * 2005-10-05 2007-04-19 Elpida Memory Inc 半導体記憶装置
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
US7499370B2 (en) 2006-09-06 2009-03-03 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device

Also Published As

Publication number Publication date
CN100568385C (zh) 2009-12-09
EP1486982A2 (en) 2004-12-15
CN1574087A (zh) 2005-02-02
US20050254337A1 (en) 2005-11-17
US20040081013A1 (en) 2004-04-29
US7065003B2 (en) 2006-06-20
US6944091B2 (en) 2005-09-13
EP1486982A3 (en) 2005-04-20
EP1486982B1 (en) 2012-08-08
JP4477425B2 (ja) 2010-06-09

Similar Documents

Publication Publication Date Title
JP4477425B2 (ja) レイテンシ回路を備える半導体メモリ装置及びそのデータ出力制御方法
US6333893B1 (en) Method and apparatus for crossing clock domain boundaries
US5933379A (en) Method and circuit for testing a semiconductor memory device operating at high frequency
US7751261B2 (en) Method and apparatus for controlling read latency of high-speed DRAM
US10210918B2 (en) Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US7546497B2 (en) Semiconductor memory device and data write and read method thereof
US6707759B2 (en) Latency control circuit and method of latency control
US7298667B2 (en) Latency control circuit and method of latency control
US7675810B2 (en) Semiconductor memory device
US7102361B2 (en) Delay lock circuit having self-calibrating loop
CN110827875B (zh) 具有时序调整机构的电子装置
US7613069B2 (en) Address latch circuit of semiconductor memory device
JP2010092589A (ja) パイプラッチ回路を有するメモリ素子のデータ伝達方法
US12073914B2 (en) Memory device, a memory system and an operating method of the memory device
US7379376B2 (en) Internal address generator
US20050105376A1 (en) Data output control circuit
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
JP3898609B2 (ja) 半導体集積回路
JP3846765B2 (ja) プログラマブル遅延ライン
US20020073363A1 (en) Data processing system
KR20050076285A (ko) 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
JP2000200481A (ja) 半導体装置におけるパイプカウンタ信号発生装置
KR100575003B1 (ko) 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법
JP2004152348A (ja) 信号生成回路
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090424

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100209

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees