KR100575003B1 - 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법 - Google Patents

레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법 Download PDF

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Abstract

레이턴시 회로를 구비하는 반도체 메모리 장치 및 그 데이터 출력 제어 방법이 개시된다. 본 발명의 반도체 메모리 장치는 메모리셀 어레이, 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호에 응답하여 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼, 및 카스 레이턴시 및 독출 신호에 응답하여 레이턴시 신호를 발생하는 레이턴시 회로를 구비한다. 또한, 레이턴시 회로는 복수의 트랜스퍼 신호들과 복수의 트랜스퍼 신호들의 각각에 대응하는 샘플링 클럭 신호들을 발생하는 클럭 신호 발생회로 및 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하여 복수의 샘플링 클럭 신호들 중의 적어도 하나에 응답하여 지연 독출 신호를 저장하고, 지연 독출 신호를 저장하는데 사용된 샘플링 클럭 신호에 대응하는 트랜스퍼 신호에 응답하여 레이턴시 신호를 발생하는 레이턴시 신호 발생기를 구비한다.

Description

레이턴시 회로를 구비하는 반도체 메모리 장치 및 그 데이터 출력 제어 방법{Semiconductor memory device having latency circuit and Data output control method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 종래의 레이턴시 회로를 나타낸 도면이다.
도 3(a)는 도 1의 메모리 장치에서 CAS 레이턴시가 1일 때의 판독 동작을 나타내는 타이밍도이다.
도 3(b)는 도 1의 메모리 장치에서 CAS 레이턴시가 2일 때의 판독 동작을 나타내는 타이밍도이다.
도 3(c)는 도 1의 메모리 장치에서 CAS 레이턴시가 4일 때의 판독 동작을 나타내는 타이밍도이다.
도 4(a) 내지 도 4(c)는 본 발명에 따른 메모리 장치의 실시예들을 나타낸 도면이다.
도 5는 도 4(a) 내지 도 4(c)의 레이턴시 신호 발생기의 일 실시예를 나타낸 도면이다.
도 6은 도 5의 샘플 클록 신호 발생기 및 트랜스퍼 신호 발생기의 일 실시예를 나타낸 도면이다.
도 7은 도 4(a) 내지 도 4(c)의 마스터 클록 발생기의 일 실시예를 나타낸 도면이다.
도 8은 도 7의 마스터 클록 발생기의 동작을 나타낸 타이밍도이다.
도 9는 도 5에 도시된 레이턴시 신호 발생기를 갖는 도 4(a), 도 4(b)B 또는 도 4(c)의 메모리 장치에 의해 발생 또는 수신되는 신호들의 파형을 나타내는 도면이다.
도 10(a)는 도 5에서의 멀티플렉서의 일 실시예를 나타내는 도면이다.
도 10(b)는 도 10(a)에 도시된 예시적인 멀티플렉서에 대해서 트랜스퍼 신호와 출력 트랜스퍼 클록 신호와의 매핑관계를 도시한 도면이다.
도 11은 도 4(a) 내지 4(c)의 레이턴시 신호 발생기의 다른 실시예를 나타낸 도면이다.
도 12는 도 11에 도시된 레이턴시 신호 발생기를 갖는 도 4(a), 4(b) 또는 4(c)의 메모리 장치에 의해 발생 또는 수신된 신호들의 파형을 나타내는 도면이다.
도 13(a)은 도 11에서의 멀티플렉서의 일 실시예를 나타내는 도면이다.
도 13(b)는 도 13(a)에 도시된 예시적인 멀티플렉서에 대해서 샘플링 신호와 출력 샘플링 클록 신호와의 매핑관계를 도시한 도면이다.
도 14는 도 4(a) 내지 4(c)의 레이턴시 신호 발생기의 또 다른 실시에를 나타낸 도면이다.
도 15는 도 14에서의 샘플 클록 신호 발생기와 트랜스퍼 신호 발생기의 일 실시예를 나타낸 도면이다.
도 16은 도 15의 실시예에서 각각의 CAS 레이턴시 모드에서 활성화되는 제1 내지 제4 트랜스퍼 클록 신호(TCLK1-TCLK4) 및 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)를 나타낸 CAS 레이턴시 모드 2-5에 대한 표를 나타낸 도면이다.
도 17는 CAS 레이턴시 모드가 4일 때 도 14에 도시된 레이턴시 신호 발생기를 갖는 도 4(a), 4(b) 또는 4(c)의 메모리 장치에 의해 발생 또는 수신된 신호들의 파형을 나타낸 도면이다.
도 18 및 19는 CAS 레이턴시 모드가 3 과 5일 때의 도 17에 도시된 파형을 각각 나타낸 도면이다.
도 20은 본 발명의 다른 일 실시예에 따른 레이턴시 회로를 나타내는 블록도이다.
도 21a는 도 20에 도시된 트랜스퍼 신호 발생기의 일 구현예를 나타내는 회로도이다.
도 21b는 카스 레이턴시가 6인 경우에 도 21a의 트랜스퍼 신호 발생기로부터 발생되는 트랜스퍼 신호들의 파형도이다.
도 22은 도 20에 도시된 레이턴시 회로를 내장하는 반도체 메모리 장치의 동작을 설명하기 위한 신호 파형도이다.
도 23은 본 발명의 다른 일 실시예에 따른 레이턴시 회로(800)를 나타내는 블록도이다.
도 24는 도 23의 트랜스퍼 신호 발생기의 일 구현예를 나타내는 회로도이다.
도 25는 도 23에 도시된 레이턴시 회로를 내장하는 반도체 메모리 장치의 동작을 설명하기 위한 신호 파형도이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 반도체 메모리 장치에서 출력 데이터가 정해진 클록 싸이클 후에 출력될 수 있도록 제어해주는 레이턴시(latency) 회로와 이를 이용한 데이터 출력 제어 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다. 이를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 클록 동기 회로부(120), 독출 명령 경로부(130), 데이터 출력 버퍼(140), 모드 레지스터(mode register)(150) 및 레이턴시 회로(160)를 구비한다.
메모리 장치(100)의 개략적인 동작을 기술하면 다음과 같다.
데이터(DATA)는 메모리 셀 어레이(110)에 기입되고, 메모리 셀 어레이(110)로부터 독출되어 외부로 출력된다. 독출 명령(READ CMD)이 메모리 장치(100)에 인가되면, 데이터(DATA)는 외부로부터 수신된 어드레스(ADDRESS)에 따라 메모리셀 어레이(110)로부터 독출된다. 버퍼(116)는 외부의 어드레스(ADDRESS)를 수신하여 일시적으로 저장한다. 로우 디코더(112)는 버퍼(116)에 저장된 어드레스를 수신하여 그 어드레스로부터 메모리 셀 어레이(110)의 로우 어드레스(row address)를 디코딩 한다. 칼럼 디코더(114)는 버퍼(116)에 저장된 어드레스를 수신하여 그 어드레스로부터 메모리 셀 어레이(110)의 칼럼 어드레스(column address)를 디코딩한다. 메모리 셀 어레이(110)는 로우 및 칼럼 어드레스에 의해 지정된 메모리셀의 데이터(DATA)를 출력한다. 데이터 출력 버퍼(140)는 메모리셀 어레이(110)로부터 출력되는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 레이턴시 회로(160)에서 출력되는 레이턴시 신호(LATENCY)와 데이터 출력 클록 신호(CLKDQ)에 따라 출력한다.
클록 동기 회로부(120)은 외부 클록 신호(ECLK)에 응답하여 데이터 출력 클록 신호(CLKDQ)를 발생한다. 외부 클록 신호(ECLK)는 메모리 장치(100)의 대부분의 명령에 대한 기준 클록 신호가 된다. 즉, 대부분의 명령은 외부 클록 신호(ECLK)에 동기되어 메모리 장치(100)에 인가된다.
도 1에 도시되듯이, 클록 동기 회로부(120)은 지연동기 루프(delay locked loop, DLL) 회로이다. DLL 회로(120)는 가변 지연기(122), 복제 데이터 출력 버퍼 (124) 및 위상 검출기(126)를 포함한다. DLL 회로(120)는 외부 클록 신호(ECLK)에 비하여 위상이 앞서는(leading) 데이터 출력 클록 신호(CLKDQ)를 발생한다. 즉, 데이터 출력 클록 신호(CLKDQ)는 외부 클록 신호(ECLK)와 동일한 주파수를 가지지만, 데이터 출력 클록 신호(CLKDQS)의 펄스들은 외부 클록 신호(ECLK)의 펄스들보다 데이터 출력 시간(tSAC)만큼 앞선다. 데이터 출력 시간(tSAC)은 데이터 출력 버퍼(140)가 데이터를 출력하기까지 소요되는 시간이다. 따라서, DLL 회로(120)는 데이터 출력 버퍼(140)에서 출력되는 데이터(DOUT)가 외부 클록 신호(ECLK)에 동기되도록 한다.
독출 명령 경로부(130)은 독출 명령(READ CMD)과 외부 클록 신호(ECLK)를 수신한다. 내부 클록 발생기(132)는 외부 클록 신호(ECLK)를 수신하여 외부 클록 신호(ECLK)로부터 내부 클록 신호(PCLK)를 발생한다. 특히, 내부 클록 신호(PCLK)는 외부 클록 신호(ECLK)의 버퍼링된 신호이다. 그러므로, 내부 클록 신호(PCLK)는 외부 클록 신호(ECLK)와 동일한 주파수를 가지나, 외부 클록 신호(ECLK)로부터 소정 시간 지연된다. 내부 클록 신호(PCLK)의 스윙 레벨은 CMOS 레벨(VSS-VCC)이다. 내부 클록 신호(PCLK)는 메모리 장치(100) 내에서 데이터 감지 증폭기(미도시), 데이터 멀티플렉서(미도시) 등과 같이 주변 회로들을 제어하는데 사용된다. 독출 명령 버퍼(134)는 내부 클록 신호(PCLK)에 동기된 독출 명령(READ CMD)을 입력한다. 그리고, 내부 독출 신호(PREAD)를 출력한다. 내부 독출 신호(PREAD)는 레이턴시 회로(160)에 제공된다.
메모리 장치(100)는 여러 동작 모드를 가진다. 모드 레지스터(150)는 메모리 장치(100)에 인가된 모드 레지스터 셋(mode register set, MRS) 명령(MRS CMD)을 저장한다. MRS 명령(MRS CMD)은 메모리 장치(100)의 모드를 나타낸다. CAS 레이턴시 정보는 MRS 명령(MRS CMD)에 의해 결정된다. CAS 레이턴시 정보는 데이터가 메모리 장치(100)에 의해 출력될 때까지의 판독 명령 또는 칼럼 어드레스의 수신 사이에 발생하는 외부 클록 신호 (ECLK)의 클록 사이클의 수(Number)인 CAS 레이턴시 모드를 나타낸다. 즉, 데이터는 판독 명령을 수신한 후 클록 사이클의 CAS 레이턴시 수에서 상기 메모리 장치로부터 출력된다(칼럼 어드레스는 판독 명령과 같이 주장된다).
레이턴시 회로(160)는 모드 레지스터(150)로부터 CAS 레이턴시 정보를 수신하고, 데이터 출력 버퍼(140)가 CAS 레이턴시(CLi)에 따라 적절한 시점에 인에이블되어 데이터를 출력하도록 레이턴시 신호(LATENCY)를 발생한다. 좀 더 구체적으로, 데이터 출력 버퍼(140)는 레이턴시 신호(LATENCY)가 인에이블되어 있는 동안에 데이터 출력 클록 신호(CLKDQ)에 응답하여 저장된 데이터를 출력한다.
도 2는 종래의 레이턴시 회로(160)를 나타내는 도면이다. 도 2에 도시된 바와 같이, 레이턴시 회로(160)는, 직렬로 연결된 제1, 제2 및 제3 D 플립플롭들(215, 216, 217)을 포함한다. 각각의 D 플립플롭들은 각 플립플롭의 클록 입력을 통해 데이터 출력 클록 신호(CLKDQ)를 수신한다. 내부 판독 신호(PREAD)는 제1 D 플립플롭(215)의 D 입력으로 제공된다. 각 제1 내지 제3 D 플립플롭(215, 225 및 235)의 내부 판독 신호(PREAD) 및 Q 출력은 각각 제1 내지 제4 스위치들(210, 220, 230, 240)으로 연결된다. 제1 내지 제4 스위치들(210, 220, 230, 240)은 CAS 레이턴시 정보로부터 디코딩된 CAS 레이턴시 인디케이터 (CL1, CL2, CL3, 및 CL4) 에 의해 각각 제어된다. 즉, CAS 레이턴시 정보는 CAS 레이턴시 모드를 나타내는 N 비트이다. N 비트는 간단한 논리 디코더(미도시)에 의해 디코딩되어 각 CAS 레이턴시 모드에 관련된 CAS 레이턴시 인디케이터(CL1-CL4)를 발생한다. 예를 들어, 활성화된 CAS 레이턴시 모드에 대한 CAS 레이턴시 인디케이터는 로직 하이가 되고, 다른 CAS 레이턴시 인디케이터는 로직 로우가 된다. 제1-4 스위치들(210, 220, 230, 및 240)은 레이턴시 신호가 된다. 각 동작을 살펴보면, CAS 레이턴시 모드들 중에서 단 하나만이 로직 하이가 되고, 따라서, 제1 내지 제4 스위치들(210, 220, 230 및 240) 중 단 하나만이 레이턴시 신호를 출력 신호로 전달하게 된다. 예를 들어, CAS 레이턴시가 1이면, LC1은 로직 하이이고, 제1 스위치(210)를 턴 온시킨다. 이때, 다른 CAS 레이턴시 인디케이터(CL2, CL3, 및 CL4)는 로직 로우가 된다. 그러면, 내부 판독 신호는 제1 스위치(210)를 통해 레이턴시 신호로 전달된다. CAS 레이턴시가 2 (즉, CL이 2)이면, CL2는 로직 하이가 되고, CL1, CL3, 및 CL4는 로직 로우가 된다. 따라서, 내부 판독 신호(PREAD)는 제1 D 플립플롭(215)와 제2 스위치(220)를 통해 레이턴시 신호로 전달된다. 제1 D 플립플롭(215)가 데이터 출력 클록 신호(CLKDQ)에 의해 트리거되고, 내부 판독 신호(PREAD)를 한 클록 사이클만큼 지연시켜 레이턴시 신호로 출력한다. CAS 레이턴시가 3 또는 4일 때의 동작은 상술한 CAS 레이턴시가 2일 때의 경우와 유사하고, 이에 대한 설명은 생략한다. 또한, 4보다 큰 CAS 레이턴시의 경우에도 D 플립플롭 및 스위치의 추가로 인해 조절될 수 있음을 알 수 있다.
도 3(a)는 CAS 레이턴시가 1 일 때의 판독 동작을 나타내는 타이밍도이다. 클록 사이클 C0에서, 판독 명령(310)이 입력되면, 판독 명령 경로부(130)에 의해 내부 판독 신호(PREAD)가 내부 지연 시간(tREAD) 후에 발생된다. 레이턴시 신호는 도 2에서 설명된 바와 같이 내부 판독 신호(PREAD)에 응답하여 인에이블된다. 도 3(a)를 참조하면, DLL회로(120)는 데이터 출력 클록 신호(CLKDQ)의 상승 에지(rising edge)가 외부 클록 신호(ECLK)의 상승 에지보다 tSAC 타이밍 간격 만큼 우선되도록 데이터 출력 클록 신호(CLKDQ)를 발생한다. 이때, 타임 간격 tSAC는 데이터 출력 버퍼(140)로부터의 데이터 출력 인에이블과 실제 메모리 장치(100)로부 터의 데이터 출력 사이의 지연 시간이다. 도 1을 참조하면, 데이터 출력 버퍼(140)는 레이턴시 신호가 인에이블 될 때에만, 데이터 출력 클록 신호(CLKDQ)에 의해 트리거링 될 때 데이터를 출력한다. 이 예에서, CAS 레이턴시가 1로 설정되었기 때문에, 레이턴시 신호는 데이터 출력 클록 신호(CLKDQ)의 수신 전에 인에이블된다. 그 결과, 판독 명령(310)이 수신되면, 외부 클록 신호(ECLK)의 클록 펄스(C0)에 뒤 따라오는 외부 클록 신호(ECLK)의 제1 클록 펄스(C1)에 동기되어 데이터가 메모리 장치(100)로부터 출력된다. 타임 지연(tREAD 및 tSAC)은 현재의 프로세스 기술에 따라 설정되는 내부 지연 시간이다. 이러한 지연들을 최소화하는 것은 데이터 출력 신호(CLKDQ)의 수신 전에 레이턴시 신호가 인에이블되게 하는 타이밍 마진을 향상시킬 수 있다. 동작 주파수가 증가하면(예를 들어, 외부 클록 신호(ECLK)의 주파수가 증가하면), 외부 클록 신호(ECLK)의 클록 펄스들 사이의 간격이 감소한다. 이것은 레이턴시 신호를 제공하기 위한 타이밍 마진을 감소시킨다. 따라서, 소정 동작 주파수 이상에서는, 레이턴시 신호가 데이터 출력 신호(CLKDQ) 뒤에 인에이블되고, 상기 데이터는 원하는 CAS 레이턴시에서 출력되지 않는다. 따라서, 데이터 판독 동작 시 에러가 발생하게 된다.
도 3(b)는 CAS 레이턴시가 2 일 때의 데이터 판독이 정상적으로 동작하도록 충분히 낮은 주파수에서 동작하는 다른 예를 도시한 타이밍도이다. 그러나, 도 3(c)는 메모리 장치(100)가 고 주파수에서 동작하여, 데이터 판독 동작에 에러가 발생한 예를 도시한 타이밍도이다. 이 예에서 도시된 바와 같이, tREAD + tSAC 는 외부 클록 신호(ECLK)의 간격 tCC 보다 커서 내부 판독 신호(PREAD)는 데이터 출력 클록 신호(CLKDQ)의 펄스 (CDQ1)의 상승 에지보다 늦게 발생한다. 따라서, 레이턴시 신호는, 원하는 CAS 레이턴시에 대한 데이터 출력 클록 신호(CLKDQ)의 펄스(CDQ4) 보다 늦게 인에이블 된다. 도 3(c)의 예에서, 원하는 CAS 레이턴시는 4이고, 도 3(c)에 도시된 바와 같이 실제 출력되는 데이터는 CAS 레이턴시 4가 아닌 CAS 레이턴시 5에 대한 데이터가 된다. 따라서, 데이터 판독 동작의 에러가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 동작속도를 개선하는 레이턴시 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 메모리 장치의 동작속도를 개선하는 레이턴시 회로를 이용한 반도체 메모리 장치의 데이터 출력 제어 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리셀 어레이; 상기 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호에 응답하여 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼; 및 카스 레이턴시 및 독출 신호에 응답하여 상기 레이턴시 신호를 발생하는 레이턴시 회로를 구비하며, 상기 레이턴시 회로는 복수의 트랜스퍼 신호들과 상기 복수의 트랜스퍼 신호들의 각각에 대응하는 샘플링 클럭 신호들을 발생하는 클럭 신호 발생회로; 및 상기 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하여 상기 복수의 샘플링 클럭 신호들 중의 적어도 하나에 응답하여 상기 지연 독출 신호를 저장하고, 상기 지연 독출 신호를 저장하는데 사용된 샘플링 클럭 신호에 대응하는 트랜스퍼 신호에 응답하여 상기 레이턴시 신호를 발생하는 레이턴시 신호 발생기를 포함한다.
바람직하게는, 상기 레이턴시 신호 발생기는, 상기 독출 신호를 입력받고 내부 클록 신호에 동기하여 상기 독출 신호를 래치하여 지연 독출 신호를 출력하는 직렬로 연결된 하나 이상의 플립플롭들;
상기 지연 독출 신호를 래치하는 복수의 래치들; 상기 복수의 래치들의 입력에 연결되며, 상기 복수의 샘플링 클럭 신호들 각각에 응답하여 온(on)되어 상기 지연 독출 신호를 상기 복수의 래치들에 입력시키는 제1 스위치들; 및 상기 복수의 래치들의 출력에 연결되며, 상기 복수의 트랜스퍼 신호들 각각에 응답하여 온(on)되어 상기 복수의 래치들에 래치된 신호들을 상기 레이턴시 신호로서 출력시키는 제2 스위치들을 포함하며, 상기 독출 신호는 상기 플립플롭의 개수에 대응되는 클록 주기만큼 지연되어 상기 복수의 래치들에서 래치되며, 상기 복수의 샘플링 클록 신호와 상기 복수의 트랜스퍼 신호는 상기 카스 레이턴시-1 의 주기를 갖는다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 메모리셀 어레이; 상기 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호 및 데이터 출력 클럭 신호에 응답하여 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼; 외부 클럭 신호에 응답하여 상기 데이터 출력 클럭 신호를 발생하는 지연 동기 루프 회로; 외부 독출 명령에 응답하여 내부 독출 신호를 발생하는 독출 신호 발생기; 및 상기 내부 독출 신호, 상기 데이터 출력 클럭 신호 및 카스 레이턴시에 응답하여 상기 레이턴시 신호를 발생하는 레이턴시 회로를 구비하며, 상기 레이턴시 회로는
상호 위상이 다른 복수의 트랜스퍼 신호들을 발생하는 트랜스퍼 신호 발생기; 상기 복수의 트랜스퍼 신호들의 각각에 일대일로 매핑되는 복수의 샘플링 클럭 신호들을 발생하는 샘플링 클럭 신호 발생기; 및 상기 내부 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하고, 상기 복수의 샘플링 클럭 신호들에 응답하여 상기 지연 독출 신호를 래치하고, 상기 복수의 트랜스퍼 신호들에 응답하여 상기 래치된 지연 독출 신호를 상기 레이턴시 신호로 출력하는 레이턴시 신호 발생기를 포함한다.
바람직하게는, 상기 레이턴시 신호 발생기는, 상기 내부 독출 신호를 입력받고 내부 클록 신호에 동기하여 상기 내부 독출 신호를 래치하여 지연 독출 신호를 출력하는 직렬로 연결된 하나 이상의 플립플롭들; 상기 지연 독출 신호를 래치하는 복수의 래치들; 상기 복수의 래치들의 입력에 연결되며, 상기 복수의 샘플링 클럭 신호들 각각에 응답하여 온(on)되어 상기 지연 독출 신호를 상기 복수의 래치들에 입력시키는 제1 스위치들; 및 상기 복수의 래치들의 출력에 연결되며, 상기 복수의 트랜스퍼 신호들 각각에 응답하여 온(on)되어 상기 복수의 래치들에 래치된 신호들을 상기 레이턴시 신호로서 출력시키는 제2 스위치들을 포함하며, 상기 독출 신호는 상기 플립플롭의 개수에 대응되는 클록 주기만큼 지연되어 상기 복수의 래치들 에서 래치되며, 상기 복수의 샘플링 클록 신호와 상기 복수의 트랜스퍼 신호는 상기 카스 레이턴시-1 의 주기를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4(a)는 본 발명에 따른 메모리 장치의 일 실시예를 나타낸 도면이다. 도 4(a)를 참조하면, 메모리 장치(400)는 메모리셀 어레이(110), 클록 동기 회로부(120), 판독 명령 경로부(130), 데이터 출력 버퍼(140), 모드 레지스터(150), 및 레이턴시 회로(500)를 포함한다. 종래 기술의 설명에 사용된 종래의 메모리 장치(100)와 본 발명의 메모리 장치(400) 사이에는 유사한 참조번호가 사용되었다. 따라서, 동일한 참조 번호에 대한 설명은 생략될 수 있다.
도 4(b)는 레이턴시 회로(500)의 일 실시예를 더욱 구체적으로 나타낸 도면이다. 도 4(b)를 참조하면, 레이턴시 회로(500)는 데이터 출력 클록(CLKDQ), 마스터 클록 신호(PCLKD), 내부 판독 신호(PREAD) 및 CAS 레이턴시 정보에 기초한 레이턴시 신호를 발생하는 레이턴시 신호 발생기(502)를 포함한다. 레이턴시 회로(500)의 복제 판독 명령 경로부(460)은 클록 동기 회로부(120)에서 복제 데이터 출력 버퍼(124)에 의해 발생되는 데이터 출력 클록 신호(CLKDQ)의 버퍼링 된 신호에 기초한 마스터 클록 신호(PCLKD)를 발생한다. 또한, 레이턴시 회로(500)는 복제 데이터 출력 버퍼(124)를 클록 동기 회로부(120)과 공유하는 것으로 도시된다. 복제 판독 명령 경로부(460) 및 레이턴시 신호 발생기(502)의 동작은 아래의 레이 턴시 회로(500)의 두 번째 실시예를 통해 더욱 구체적으로 설명될 것이다.
도 4(c)는 레이턴시 회로(500)의 두 번째 실시예를 나타낸 도면이다. 두 번째 실시예에서, 레이턴시 회로(500)는 복제 데이터 출력 버퍼(124) 또는 복제 판독 명령 경로부(460)을 포함하지 않는다. 대신에, 도 4(c)에 도시된 바와 같이, 이러한 구성요소들은 레이턴시 회로(500)의 외부에 존재한다.
한편, 복제 판독 명령 경로부(460) 및 레이턴시 신호 발생기(502)가 설명된다.
복제 판독 명령 경로부(460)은 복제 데이터 출력 버퍼(124)로부터 데이터 출력 클록 신호(CLKDQ)의 버리링된 신호를 수신하는 복제 내부 클록 발생기(462)를 포함한다. 복제 데이터 출력 버퍼(124)는 데이터 출력 버퍼(140)의 출력 지연을 복제한다. 따라서, 버퍼링된 클록 신호(CLKF)는 데이터 출력 클록 신호(CLKDQ)의 지연된 신호이다. 복제 내부 클록 생싱기(462)는 내부 클록 발생기(12)의 복제이며, 복제 내부 클록 신호(PCLKR)를 발생한다. 마스터 클록 발생기(700)는 내부 클록 신호(PCLK) 및 복제 내부 클록 신호(PCLKR)를 ttls하고 마스터 클록 신호(PCLKD)를 발생한다.
도 7은 마스터 클록 발생기(700)의 일 실시예를 나타낸 도면이다. 도7을 참조하면, 인버터(704)는 복제 내부 클록 신호(PCLKR)를 수신한다. 인버터(704)의 출력은 PMOS 트랜지스터(706)동작을 제어한다. 상기 PMOS 트랜지스터(706)는 전원 공급 전압(VCC)와 기준 또는 그라운드 전압(VSS) 사이에서 NMOS 트랜지스터(708)와 직렬로 연결된다. MMOS 트랜지스터(708)의 동작은 리셋 신호에 의해 제 어된다. 인에이블 신호는 PMOS 트랜지스터(706) 및 NMOS 트랜지스터(708)와 연결된 노드에서 발생된다. 상기 인에이블 신호는 래치(720)에 의해 래치되며, 상기 래치(720)는 인버터(722 및 724)를 포함하는 루프 형태로 구성되며, 인에이블 신호 노드(EN)와 연결된다. AND 게이트(710)는 인에이블 신호 및 지연된 내부 클록 신호(PCLK2)를 수신한다. 지연부(702)는 내부 클록 신호(PCLK)를 수신하고 지연시켜 지연된 내부 클록 신호(PCLK2)를 발생한다. 상기 지연 구간은 복제 내부 클록 신호(PCLKR)에 기초한 인에이블 신호를 발생하기 위한 타이밍 주기와 대체로 동일하다. AND 게이트(710)의 출력은 마스터 클록 신호(PCLKD)가 된다.
도 8은 마스터 클록 신호 발생기(700)의 동작을 나타낸 타이밍도이다. 도 8을 참조하면, 리셋 신호가 인에이블 되면, NMOS 트랜지스터(708)는 인에이블 신호를 로직 로우로 천이시킨다. 그 결과, AND 게이트(710)는 로직 로우 마스터 클록 신호(PCLKD)를 발생한다. 리셋 신호가 더 이상 인에이블 되지 않으면, 복제 내부 클록 신호(PCLKR)는 인에이블 신호의 상태를 상기 복제 내부 클록 신호(PCLKR)의 상승 에지에서 상기 인에이블 신호가 로직 하이 상태로 천이하도록 제어한다. 그 결과, AND 게이트(710)는 지연된 내부 클록 신호(PCLK2)를 마스터 클록 신호(PCLKD)로 출력한다. 복제 내부 클록 신호(PLKCR)는 DLL 회로(120)의 출력으로부터 발생된다. 그 결과, 복제 내부 클록 신호(PCLKR)는 메모리 장치의 주파수 성능을 감소시키는 몇몇 지터들이 생긴다. 마스터 클록 신호 (PCLKD)를 인에이블 하는데 복제 내부 클록 신호(PCLKR)를 사용하고, 이러한 지터들이 없는 내부 클록 신호(PCLK)의 지연된 신호를 마스터 클록 신호(PCLKD)로 출력함으로써, 마스터 클 록 발생기(700)는 지터가 없는 마스터 클록 신호(PCLKD)를 발생한다. 또한, 내부 클록 신호(PCLK)는 메모리 장치(400) 내의 많은 주변 회로의 내부 클록 신호로 사용되기 때문에, 내부 클록 신호(PCLK)는 많은 로드를 겪는다. 반면에, 마스터 클록 신호(PCLKD)는 그렇게 로딩되지 않고, 따라서. 다음에 설명할 내용과 같이 레이턴시 회로(500)의 클록 신호로 사용될 수 있다.
도 5는 레이턴시 신호 발생기(502)의 일 실시예를 나타낸 도면이다. 도 5를 참조하면, 래이텐시 신호 발생기(502)는 제1 내지 제4 샘플링 신호(S1-S4)를 발생하는 샘플링 신호 발생기(510)을 포함한다. 일 실시예에서, 제1 내지 제4 샘플링 신호(S1-S4)는 각각 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)가 된다. 따라서, 일 실시예에서, 샘플링 신호 발생기(510)는 샘플링 클록 신호 발생기가 되어, 마스터 클록 신호(PCKLD)에 기초하여 샘플링 클록 신호를 발생한다. 이와 유사하게, 트랜스퍼 신호 발생기(550)는 데이터 출력 클록 신호(CLKDQ)에 기초한 제1 내지 제4 트랜스퍼 신호(T1-T4)를 발생한다. 샘플링 클록 신호 발생기(510) 및 트랜스퍼 신호 발생기(550)는 도 6에 도시된 바와 같이 각각 제1 및 제2 링 쉬프트 레지스터(520 및 560)를 포함한다.
도 6을 참조하면, 제1 내지 제4 D 플립플롭(521-524)들은 직렬로 연결된다. 제1 내지 제4 AND 게이트들(525-528)의 하나의 입력들은 각각 제1 내지 제4 D 플립플롭(521-524)의 Q 출력에 연결된다. 제1 내지 제4 AND 게이트들(525-528)의 다른 하나의 입력들은 샘플링 클록 신호 발생기(510)의 경우에는 마스터 클록 신호(PCLKD)를 입력받고, 트랜스퍼 신호 발생기(550)의 경우에는 데이터 출력 클록 신 호(CLKDQ)를 입력받는다. 도 6에 도시된 바와 같이, 제4 즉, 마지막 D 플립플롭(524)의 Q 출력은 제1 D 플립플롭(521)의 D 입력으로 출력된다. 제1 내지 제4 AND 게이트들(525-528)의 출력들은 샘플링 클록 신호 발생기(510)의 경우에는 제1 내지 제4 샘플링 클록 신호들(SCLK1-SCLK4)로 공급되고, 트랜스퍼 신호 발생기(550)의 경우에는 제1 내지 제4 트랜스퍼 신호(T1-T4)로 공급된다. 또한, 제1 내지 제4 D 플립플롭(521-524)의 리셋 입력부는 리셋 신호를 입력받는다. 제1 D 플립플롭(521)은 셋 가능한(settable) D 플립플롭이며, 제2 내지 제4 D 플립플롭(522-524)들은 리셋 가능한(resettable) D 플립플롭들이다. 리셋 신호는 쉬프트 레지스터의 프리 셋팅을 가능하게 하여 제1 D 플립플롭이 SET(로직 하이 상태)이 되게 하고, 다른 D 플립플롭들은 RESET(로직 로우 상태)가 되도록 한다.
수신된 클록 신호의 상승 에지에서 로직 하이 신호가 제1 D 플립플롭(521)으로 로딩되고, 상기 펄스는 각각의 클록 신호 펄스가 수신될 때 제2 내지 제4 D 플립플롭(522-524)으로 전달된다. 따라서, 로직 하이 신호가 제1 내지 제4 D 플립플롭(521-524) 중 하나에 입력되면, 상기 제1 내지 제4 AND 게이트들(525-528) 중 대응되는 하나는 수신된 클록 신호에 동기하여 로직 하이 펄스를 출력한다. 이러한 동작 과정은 도 9A, 9D 및 9E-9M에 도시되어 있다. 도 9A는 리셋 신호를 나타내며, 도 9D 및 9E는 데이터 출력 클록 신호(CLKDQ) 및 마스터 클록 신호(PCLKD)를 각각 나타낸다. 도 9F-9I는 제1 내지 제4 트랜스퍼 신호(T1-T4)를 나타내며, 도 9J-9M는 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)를 나타낸다.
도 5를 참조하면, 레이턴시 신호 발생기(502)는 판독 정보 저장부(530)를 더 포함한다. 판독 정보 저장부(530)는 제1 내지 제4 래치(531-534)를 포함한다. 상기 제1 내지 제4 래치들(531-534)는, 상기 래치들의 클록 입력에는 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)를 각각 수신하고, 상기 래치들의 래치 입력에는 내부 판독 신호(PREAD)를 수신하고, 상기 래치들의 리셋 입력에는 리셋 신호들이 연결되며, 상기 래치들 각각은 제1 내지 제4 출력 신호(LS1-LS4)를 발생한다. 각각의 래치는 각 수신된 샘플링 클록 신호의 상승 에지에서 내부 판독 신호(PREAD)를 래치한다. 이러한 동작은 도 9N 내지 도 9R에 도시된다.
도 9N은 내부 판독 신호(PREAD)를 나타내며, 도 9O 내지 도9R는 출력 신호(LS1-LS4)를 나타낸다. 도 9N-9R에 도시된 바와 같이, 도 9L에 도시된 제3 샘플링 클록(SCLK3)가 로직 하이로 천이될 때 PREAD 신호가 로직 하이 이면, 제3 래치(533)는 로직 하이 PREAD 신호를 래치하고, 로직 하이 출력 신호 LS3를 발생한다.
또한 도 5를 참조하면 제1 내지 제4 출력 신호(LS1-LS4)는 제1 내지 제4 스위치들(535-538)에 의해 각각 수신된다. 상기 스위치들의 출력들은 각각 출력 래치(539)로 연결된다. 제1 내지 제4 스위치들(535-538)은 스위치들에 의해 수신된 트랜스퍼 신호의 상태에 따라 각각 수신된 제1 내지 제4 출력 신호(LS1-LS4)를 출력 래치(539)로 전달한다. 이러한 동작은 아래에 구체적으로 설명한다. 예를 들어, 제3 스위치(537)가 도 9Q에 도시된 바와 같이 제3 출력 신호(LS3)가 로직 하이 일 때 로직 하이 트랜스퍼 신호를 수신하면, 상기 로직 하이 출력 신호(LS3)는 래치(539)로 전달되고 도 9S에 도시된 바와 같이 로직 하이 레이턴시 신호가 발생된다. 제1 내지 제4 래치들(531-534)와 같이 출력 래치(539)의 리셋 입력에는 리 셋 신호가 연결되고, 리셋 신호가 인에이블되면 출력 래치의 상태는 제로로 리셋된다.
또한, 도 5를 참조하면, 레이턴시 신호 발생기(502)는 매핑부(540)를 더 포함한다. 상기 매핑부(540)는 제1 내지 제4 멀티플렉서들(541-544)을 포함하며, 상기 멀티플렉서들은 4 입력 대 1 출력을 갖는 멀티플렉서들이다. 상기 제1 내지 제4 멀티플렉서(541-544)는 각각 제1 내지 제4 트랜스퍼 신호(T1-T4)를 수신하고, 상기 판독 정보 저장부(530)에서의 제1 내지 제4 스위치들(535-538) 중 하나에 대응되는 상기 제1 내지 제4 트랜스퍼 신호(T1-T4) 중 하나를 출력한다. 상기 제1 내지 제4 멀티플렉서(541-544) 들 각각에 의한 선택은 CAS 레이턴시 정보에 의해 제어되며, 아래에 구체적으로 설명된다.
도 5에 도시된 레이턴시 신호 발생기(502)는 상기 레이턴시 신호 발생기(502)를 구성하는 4개의 D 플리플롭, 랫치, 스위치, 멀티플렉서들에서 볼 수 있듯이 4 CAS 레이턴시 모드를 지원한다. 하지만, 본 발명은 4 CAS 레이턴시 모드만을 한정하는 것이 아니라, 상기 레이턴시 회로(500)에 D 플립플롭, 래치, 스위치 및 멀티플렉서를 증가시키거나 감소시켜, 더 많거나 혹은 더 적은 CAS 레이턴시 모드를 지원한다.
도 10(a)는 지원되는 4 CAS 레이턴시 모드가 모드 2 내지 5인 제1 내지 제4 멀티플렉서의 일 실시예를 나타내는 도면이다. 도 10(a)에 도시된 바와 같이, 제1 내지 제4 멀티플렉서(541-544) 각각은 제1 내지 제4 트랜스퍼 신호(T1-T4) 중 하나를 출력 트랜스퍼 신호(TCLK1-TCLK4)로 각각 매핑한다. 한편, CAS 레이턴시 정 보를 형성하는 N 비트는 도 10(a)에 도시된 바와 같이 제1 내지 제4 멀티플렉서(541-544)의 선택 신호로 사용될 수 있다. 반면에, 도 10(a)에 도시된 바와 같이, 제1 내지 제4 멀티플렉서(541-544) 각각의 게이트들은 해당 CAS 레이턴시 인디케이터(CL2-CL5)에 의해 제어된다. CAS 레이턴시 인디케이터들은 배경 기술에서 설명한 바와 같이, CAS 레이턴시 정보로부터 디코딩된다. 각각의 게이트는 대응되는 CAS 레이턴시 인디케이터에 기초하여 상기 트랜스퍼 신호들(T1-T4) 중 하나를 선택하여 트랜스퍼 클록 신호(TCLK1-TCLK4)로써 전달한다. 도 10(b)는 도 10(a)에 도시된 예시적인 멀티플렉서에 대한 제1 내지 제4 트랜스퍼 신호(T1-T4)를 제1 내지 제4 출력 트랜스퍼 신호(TCLK1-TCLK4)로 매핑한 관계를 나타낸 도면이다.
도 4(a) 내지 4(c) 및 도 5, 6, 7, 10(a) 및 10(b) 중 하나에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 고 주파수 동작이 도 9A 내지 도 9T에 나타난다. 도 9A는 리셋 신호를 나타낸다. 리셋 신호가 인에이블되면, 리셋 신호는 DLL 회로(120), 판독 명령 경로부(130), 마스터 클록 발생기(700) 및 레이턴시 회로(500)를 리셋시킨다. 그 결과 도 9D 내지 9M에 도시된 바와 같이, 데이터 출력 클록 신호(CLKDQ), 마스터 클록 신호(PCLKD), 제1 내지 제4 트랜스퍼 신호(T1-T4), 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4) 및 레이턴시 신호는 로직 로우 또는 제로(zero) 상태로 리셋된다.
도 9B는 외부 클록 신호(ECLK)를 나타낸다. 외부 클록 신호(ECLK)의 펄스들은, 외부 클록 신호(ECLK)와 데이터 출력 클록 신호(CLKDQ) 및 마스터 클록 신호(PCLKD)와의 관계의 이해를 쉽게하기 위해 그 순서에 따라 1, 2, 3 등으로 표시하 였다. 도 9D에 나타낸 바와 같이, 제1 내부 지연 구간(tRS1)이 지난 후, DLL 회로(120)는 출력 클록 신호(CLKDQ)를 발생하기 시작한다. 도 9E에 나타낸 바와 같이, 제2 내부 지연 구간(tRS2)이 지난 후, 마스터 클록 발생기(700)는 마스터 클록 신호(PCLKD)를 발생하기 시작한다. 상술한 바와 같이, 출력 데이터 클록 신호(CLKDQ)는 외부 클록 신호(ECLK)보다 tSAC 타임 간격만큼 우선한다. 출력 데이터 클록 신호(CLKDQ)의 클록 펄스들은 상기 클록 시호 펄스들과 외부 클록 신호(ECLK)의 클록 신호 펄스들과의 관계를 나타내기 위해 1, 2, 3 등의 수로 표시하였다. 마스터 클록 발생기(700)는, 출력 데이터 클록 신호(CLKDQ)가 발생된 후, tSAC + tREAD 와 동일한 타임 구간 후에 마스터 클록 신호(PCLKD)를 발생하기 시작한다. 타임 구간(tSAC)은 상술한 바와 같다. 타임 구간(tREAD)은 판독 명령 버퍼(134)에 의한 판목 명령의 수신과 내무 판독 신호(PREAD) 의 발생 사이의 타이밍 구간이다. 도 9E에 도시된 마스터 클록 신호(PCLKD)의 펄스들은 상가 마스터 클록 신호 펄스들과 데이터 출력 클록 신호(CLKDQ) 및 외부 클록 신호(ECLK)의 클록 신호 펄스들과의 대응관계를 나타내기 위해서 1, 2, 3등의 수로 표시하였다. 따라서, 리셋 동작이 이러한 클록 신호들 사이의 타이밍 관계를 적절하게 설정하도록 한다는 것을 알 수 있다.
도 9F 내지 도 9I 에 도시된 바와 같이, 트랜스퍼 신호 발생기(550)가 출력 데이터 클록 신호(CLKDQ)의 클록 신호 펄스들을 수신하기 시작하면, 제1 내지 제4 트랜스퍼 신호들(T1-T4)의 펄스들이 발생된다. 도 9F-9I에서 나타난 바와 같이, 각 트랜스퍼 신호는 외부 클록 신호(ECLK)의 주파수를 지원되는 CAS 레이턴시 모드 의 최대수(Maximum number)로 나눈 값과 같다. 즉, 트랜스퍼 신호의 주파수는 제2 링(ring) 쉬프트 레지스터(560) 안의 D 플립플롭의 수에 의해 결정되는 것을 알 수 있다.
도 9E에 대응되는 도 9J 내지 도 9M은 마스터 클록 발생기(700)가 마스터 클록 신호(PCLKD)의 펄스들을 발생하기 시작할 때, 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)가 샘플링 클록 신호 발생기(510)에 의해 발생되는 것을 나타낸다. 트랜스퍼 신호와 마찬가지로, 샘플링 클록 신호의 주파수는 외부 클록 신호(ECLK)의 주파수를 지원되는 CAS 레이턴시 모드의 최대수로 나눈 값과 같다. 즉, 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)의 주파수는 제1 링(ring) 쉬프트 레지스터(520) 안의 D 플립플롭의 수에 의해 결정된다.
상술한 본 발명의 일 실시예의 동작은 본 발명의 일 실시예에서 지원되는 4 개의 가능한 CAS 레이턴시 모드 2-5 모두에 대한 설명이다. 도 9F 내지 도9I는 CAS 레이턴시 모드가 4일 때 제1 내지 제4 트랜스퍼 신호(T1-T4)가 제1 내지 제4 출력 트랜스퍼 신호(TCLK1-TCLK4)에 매핑되었음을 표시하고 있다. 또한 9O 내지 9T는 CAS 레이턴시 모드가 4이고 도 9C에 도시된 바와 같이 메모리 장치(400)가 판독 명령을 수신할 때의 출력 신호(LS1-LS4), 레이턴시 신호, 및 메모리 장치(400)에서의 데이터 출력을 나타낸다.
도 9C에 도시된 바와 같이, 상기 동작의 예에서, 판독 명령 신호는 외부 클록 신호(ECLK)의 클록 신호 펄스 3이 로직 하이로 천이할 때 수신된다. 따라서, 도 9N에 도시된 바와 같이, 내부 판독 신호(PREAD)는 판독 명령 경로부(130)에 의 해 tREAD의 내부 지연 후에 발생된다.
도 9F 내지 9I에 나타난 바와 같이, CAS 레이턴시가 4일 때, 제1 내지 제4 트랜스퍼 신호(T1-T4)는 매핑부(540)에 의해 제2, 제3, 제4 및 제1 출력 신호(TCLK2, TCLK3, TCLK4 및 TCLK1)에 매핑된다. 즉, 제1 내지 제4 스위치들(535-538)은 각각 제4, 제1, 제2 및 제3 트랜스퍼 신호들(T1-T4)을 수신한다. 따라서, 도 9N에 도시된 바와 같이 내부 판독 신호(PREAD)가 로닉 하이로 천이되면, 제3 샘플링 클록 신호(SCLK3)는 제3 래치(533)가 로직 하이의 PREAD 신호를 래치하도록 하게 한다. 다른 래치들은 로직 로우의 PREAD 신호를 래치한다. 따라서, 제3 래치(533)로부터의 제3 출력 신호(LS3) 만이 도 9O 내지 9R에 도시된 바와 같이 로직 하이의 상태를 갖게된다.
그러면, 제2 트랜스퍼 신호(T2)가 로직 하이로 천이될 때, 제3 스위치(537)는 로직 하이 신호를 출력 래치(539)로 출력하고, 출력 래치(539)는 도 9S에 도시된 바와 같이 로직 하이 레이턴시 신호를 출력한다. 출력 데이터 클록 신호(CLKDQ)의 펄스 7에서 출력 데이터 클록 신호(CLKDQ)가 하이로 천이할 때 레이턴시 신호가 로직 하이이기 때문에, 도 9B에 도시된 바와 같이 외부 클록 신호(ECLK)의 펄스 7의 상승 에지에서, 메모리 장치(400)는 도 9T에 도시된 바와 같이 출력 데이터(D1)를 출력한다. 따라서, 외부 클록 신호(ECLK)의 펄스 3 동안에 수신된 판독 명령과 외부 클록 신호(ECLK)의 펄스 7에서 메모리 장치(400)로부터 출력된 데이터를 통해, CAS 레이턴시 4는 도 9B에 도시된 고 주파수 동작이 가능하다. 상기 일 실시예에서는, 단일 데이터 워드가 출력되지만, 본 발명은 상기 일 실시예에 한정되지 않는다. 즉, 판독 명령의 길이를 증가시킴으로써, 출력되는 데이터 워드의 수를 증가시킬 수 있다.
매핑부(540)는 트랜스퍼 신호들을 CAS 레이턴시에 기초한 샘플링 클록 신호들과 선택적으로 연결지어 상기 샘플링 신호와 트랜스퍼 신호사이의 소정의 타이밍 관계를 발생시킨다. 상기 관계는 판독 명령의 수신과 메모리 장치(400)로부터의 데이터 출력 사이의 타이밍 간격을 제어한다. 즉, 상기 관계는 내부 판독 신호(PREAD)의 수신과 레이턴시 신호의 발생 사이의 타이밍 간격을 제어한다. 이때, 샘플링 클록 신호들은 제1 내지 제4 래치들(531-534)을 작동시켜, 판독 명령이 수신되는 시점을 지정하게 한다. 또한, 트랜스퍼 신호들과 샘플링 클록 신호들과의 연결은 언제 레이턴시 신호가 발생되어야 하는지를 지적하는 두 번째 포인터(pointer)의 기능을 한다. 이러한 구성요소의 배치 및 구동 방법을 통해 고 주파수 동작에서 판독 동작 시의 에러가 발생하는 것을 방지할 수 있다.
도 11은 본 발명에 따른 레이턴시 신호 발생기(502)의 두 번째 실시예를 나타낸 도면이다. 도 11을 참조하면, 두 번째 실시예에 따른 레이턴시 신호 발생기(502)는 도 5의 일 실시예에서의 레이턴시 신호 발생기와 비교해서 매핑부(540)가 없고 새로운 매핑부(1100)이 추가된 것을 제외하고는 동일하다. 또한, 설명의 단순화를 위해 리셋 신호를 제거하였다. 이를 바탕으로, 설명의 단순화를 위해 도 11과 도 5의 실시예들의 차이점만을 설명한다.
매핑부(540)가 제거되었기 때문에, 트랜스퍼 신호 발생기(550)에 의해 발생된 트랜스퍼 신호들(T1-T4)은 각각 제1 내지 제4 트랜스퍼 클록 신호(TCLK1-TCLK4) 로써 직접 제1 내지 제4 스위치들(534-538)로 입력된다. 따라서, 본 두 번째 실시예에서는, 트랜스퍼 신호 발생기(550)는 트랜스퍼 클록 신호 발생기가 된다.
매핑부(1100)는 제1 내지 제4 샘플링 신호(S1-S4)를 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)로써 제1 내지 제4 래치들(531-534)로 매핑시킨다. 매핑부(1100)는 제1 내지 제4 멀티플렉서(1121-1124)를 포함한다. 상기 멀티플렉서들은 도 13(a)에 도시된 바와 같이 4 입력 대 1 출력 구조를 갖는 멀티플렉서이다. 제1 내지 제4 멀티플렉서(1121-1124)는 각각 제1 내지 제4 샘플링 신호(S1-S4)를 수신하고, 판독 명령 저장부(530)의 제1 내지 제4 래치(531-534)에 대응되는 제1 내지 제4 샘플링 신호들(S1-S4) 중 하나를 선택하여 출력한다. 제1 내지 제4 멀티플렉서(1121-1124) 각각에 의한 상기 선택은 도 13(a)에 도시된 CAS 레이턴시 정보에 의해 제어된다.
도 11에 도시된 레이턴시 신호 발생기(502)는 레이턴시 신호 발생기(502)를 구성하는 회로 내에 4 개의 D 플립플롭, 4 래치, 4 개의 스위치, 4 개의 멀티플렉서를 통한 4 CAS 레이턴시 모드를 지원한다. 그러나, 본 발명은 4 CAS 레이턴시 모드에 한정되는 것이 아니고, 레이턴시 신호 발생기(502) 내에 D 플립플롭, 래치, 스위치 및 멀티플렉서를 증가시키거나 감소시켜, CAS 레이턴시 모드를 더 키우거나 더 작게 할 수 있다.
도 13(a)는 지원되는 4 CAS 레이턴시 모드가 모드 2-5 일 때의 제1 내지 제4 멀티플렉서(1121-1124)를 나타낸 도면이다. 도 13(a)에 도시된 바와 같이, 제1 내지 제4 멀티플렉서(1121-1124) 각각은 제1 내지 제4 샘플링 신호들(S1-S4) 중 하 나를 샘플링 클록 신호(SCLK1-SCLK4)로 각각 매핑시킨다. 이때, CAS 레이턴시 정보를 구성하는 N 비트는 도 10(a)에 도시된 제1 내지 제4 멀티플렉서(1121-1124)의 선택 신호로 사용될 수 있다. 한편, 도 10(a)에 도시된 바와 같이, 제1 내지 제4 멀티플렉서(1121-1124) 각각의 게이트는 대응되는 CAS 레이턴시 인디케이터(CL2-CL5)에 따라 제어된다. 상기 CAS 레이턴시 인디케이터들은 발명의 배경에서 설명한 바와 같이 CAS 레이턴시 정보로부터 디코딩된다. 각각의 게이트는 대응되는 CAS 레이턴시 인디케이터에 기초하여 샘플링 신호들(S1-S4) 중 하나를 선택하여 샘플링 클록 신호(SCLK1-SCLK4)로써 전달한다. 도 13(b)는 도 13(a)에 도시된 예시적인 멀티플렉서에 따른 제1 내지 제4 샘플링 신호(S1-S4)와 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)와의 매핑 관계를 나타낸다.
도 12는 도 4(a)-4(c), 도 11, 6, 7, 13(a) 및 13(b) 중 하나에 도시된 실시예에 따른 메모리 장치의 고 주파수 동작을 나타낸다. 도 12A-12S는 도 9B-9E, 9N, 9F-9M 및 9O-9T에 대응된다. 따라서, 도 12는 설명의 간략화를 위해 구체적인 설명을 생략한다.
도 14는 본 발명에 따른 레이턴시 신호 발생기(502)의 또 다른 실시예를 나타낸 도면이다. 도 14를 참조하면, 세 번째 실시예에 따른 레이턴시 신호 발생기(502)는 샘플링 클록 신호 발생기(1410) 및 트랜스퍼 클록 신호 발생기(1420)를 포함한다. 샘플링 클록 신호 발생기(1410)는 CAS 레이턴시 정보에 기초하여 제1 내지 제4 샘플링 클록(SCLK1-SCLK4)을 발생하고, 트랜스퍼 클록 신호 발생기(1420)는 CAS 레이턴시 정보에 기초하여 제1 내지 제4 트랜스퍼 클록(TCLK1-TCLK4)을 발생한 다. 발생된 샘플링 클록과 트랜스퍼 클록 신호들은 도 5의 일 실시예를 통해 설명한 바와 같이 판독 정보 저장부(530)로 제공된다. 따라서, 아래에서는 샘플링 클록 신호 발생기(1410)와 트랜스퍼 클록 신호 발생기(1420)만을 설명한다. 또한, 도 11의 두 번째 실시예에서 설명한 바와 같이, 설명의 단순화를 위해 리셋 신호를 생략하였다.
샘플링 클록 신호 발생기(1410)와 트랜스퍼 클록 신호 발생기(1420)는 도 15에 도시된 제어 로직 등으로 구성된 링 쉬프터를 포함하고, 대응되는 클록 신호들을 선택적으로 발생한다. 도 15에 도시된 바와 같이, 제1 내지 제4 D 플립플롭(1431-1434)은 제1과 제2 D 플립플롭 사이, 제2와 제3 D 플립플롭 사이 및, 제3과 제4 D 플립플롭 사이에 각각 배치된 제1 내지 제3 제어 로직부(1441-1443)과 직렬로 연결된다.
제1 내지 제3 제어 로직부(1441-1443) 각각은 앞에 배치된 D 플립플롭의 Q 출력을 수신하고 반전시키는 인버터(1451)를 포함한다. NOR 게이트(1453)는 상기 인버터로부터의 출력과 CAS 레이턴시 정보로부터 공지된 기술로 디코딩된 대응되는 CAS 레이턴시 인디케이터를 수신한다. 도 15를 참조하면, 제2- 제4 CAS 레이턴시 모드에 대한 CAS 레이턴시 인디케이터(CL2-CL4)는 각각 제1 내지 제3 제어 로직부(1441-1443) 내의 NOR 게이트(1453) 입력으로 제공된다. NOR 게이트의 출력은 뒤에 배치된 D 플립플롭의 D 입력으로 제공된다. 제1 내지 제4 D 플립플롭(1431-1434)의 클록 입력부는 샘플링 클록 신호 발생기(1410)의 경우에는 마스터 클록 신호(PCLKD)를 수신하고, 트랜스퍼 클록 신호 발생기(1420)의 경우에는 데이터 출력 클록 신호(CLKDQ)를 수신한다.
제1 내지 제4 D 플립플롭(1431-1434)의 Q 출력은 제1 내지 제4 스위치들(1461-1464)에 의해 수신된다. 제1 내지 제4 스위치들(1461-1464)은 제1 내지 제4 D 플립플롭(1431-1434)의 Q 출력을 각 스위치들에 대응하여 수신된 제2 내지 제5 CAS 레이턴시 모드에 대한 CAS 레이턴시 인디케이터(CL2-CL5)에 기초하여 선택하여 제1 D 플립플롭(1431)의 D 입력으로 출력한다. 제1 내지 제4 D 플립플롭의 D 출력은 샘플링 클록 신호 발생기(1410)의 경우에는 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)가 되고, 트랜스퍼 클록 신호 발생기(1420)의 경우에는 제1 내지 제4 트랜스퍼 클록 신호(TCLK1-TCLK4)가 된다. 그리고, 도시되지는 않았지만, 제1 내지 제4 D 플립플롭(1431-1434)의 리셋 입력부는 리셋 신호를 수신한다. 제1 내지 제4 D 플립플롭(1431-1434)는 리셋 가능한(resettable) D 플립플롭이다. 상기 리셋 신호는 제1 내지 제4 D 플립플롭들이 리셋(로직 로우 상태) 되도록 상기 쉬프트 레지스터의 프리 셋팅(pre-setting)을 인에이블한다. 당업계의 공지 기술인 부가적인 제어 로직이 제1 D 플립플롭(1431)의 D 입력부로 연결되어 제1 D 플립플롭(1431)에 로직 "1"(로직 하이 상태)을 로딩한다.
로직 하이 신호가 수신된 클록 신호(PCLKD 또는 CLKDQ)의 상승 에지에서 제1 D 플립플롭(1431)으로 로딩되고, 이 펄스 신호는 각각의 클록 신호 펄스가 수신될 때 CAS 레이턴시 정보에 따라 제2- 제4 D 플립플롭(1432-1434)로 전달된다. 로직 하이 신호가 제1 내지 제4 D 플립플롭(1431-1434) 중 대응되는 하나에 도달하면, 대응되는 샘플링 클록 신호/트랜스퍼 클록 신호가 활성화된다.
제1 내지 제3 제어 로직부(1441-1443)가 로직 로우 CAS 레이턴시 인디케이터를 수신하면, 제1 내지 제3 제어 로직부(1441-1443)는 이전에 위치하는 D 플립플롭으로부터의 Q출력을 다음에 위치하는 D 플립플롭의 D 입력으로 전달한다. 제1 내지 제3 제어 로직부(1441-1443)가 로직 하이 CAS 레이턴시 인디케이터를 수신하면, 제1 내지 제3 제어 로직부(1441-1443)는 이전의 D 플립플롭의 Q 출력에 관계없이 로직 로우 상태의 출력을 다음에 위치하는 D 플립플롭으로 출력한다.
제1 D 플립플롭(1431)으로 로딩된 로직 하이 상태는 CAS 레이턴시 정보에 기초하여 제1 내지 제4 D 플립플롭(1431-1434)에 의해 선택적으로 구성된 링 쉬프터 레지스터 내에서만 이웃하는 포지션으로 전달된다. 따라서, CAS 레이턴시 정보는 활성화된 샘플링 클록 신호와 트랜스퍼 클록 신호의 수를 제어한다.
예를 들어, CAS 레이턴시 정보가 CAS 레이턴시 모드가 4라는 것을 나타내면, CAS 레이턴시 인디케이터 (CL2 및 CL3)는 로직 로우가 된다. 따라서, 제1 D 플립플롭(1431)으로 로딩된 로직 하이 상태는 수신된 클록 신호(PCLKD/CLKDQ)에 동기되어 제2 D 플립플롭(1432)으로 전달되고, 그 다음 제3 D 플립플롭(1433)으로 전달된다. 하지만, 제3 제어 로직부(1443)가 로직 하이 CAS 레이턴시 인디케이터(CL4)를 수신하기 때문에 상기 로직 하이 상태는 제3 제어 로직부(1443)에 의해 제3 제어 로직부(1443)로부터 제4 D 플립플롭(1434)으로 전달되지 않는다. 그 결과, 제1 내지 제3 샘플링 클록 신호(SCLK1-SCLK3) 및 제1 내지 제3 트랜스퍼 클록 신호(TCLK1-TCLK3)는 활성화되지만, 제4 샘플링 클록 신호(SCLK4) 또는 제4 트랜스퍼 클록 신호(TCLK4)는 활성화되지 않는다.
이러한 동작이 도 17A, 17C-D 및 17F-M 에 도시된다. 도 17A는 외부 클록 신호(ECLK)를 나타내고, 도 17C-D는 상기 외부 클록 신호(ECLK)로부터 발생된 데이터 출력 클록 신호(CLKDQ) 및 마스터 클록 신호(PCLKD)를 나타낸다. 도 17F-17I는 제1 내지 제4 트랜스퍼 클록 신호(TCLK1-TCLK4)를 나타내고, 도 17J-17M은 CAS 레이턴시 모드가 4일 때의 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)를 나타낸다.
상술한 바와 같이, CAS 레이턴시 인디케이터(CL2-CL5)는 또한, 제1 내지 제4 스위치(1461-1464)의 동작을 각각 제어한다. 제1 내지 제4 스위치(1461-1464) 가 로직 하이의 CAS 레이턴시 인디케이터를 수신하면, 제1 내지 제4 스위치들(1461-1464)은 각각 제1 내지 제4 D 플립플롭(1431-1434)로부터 수신된 Q출력을 제1 D 플립플롭(1431)의 D 입력으로 연결시킨다. 예를 들어, CAS 레이턴시 정보가 4의 CAS 레이턴시 모드를 나타내면, CAS 레이턴시 인디케이터(CL4)는 로직 하이 상태가 되고, 제3 스위치(1463) 만이 닫히게 된다. 따라서, 제3 D 플립플롭(1433)의 Q 출력을 제1 D 플립플롭(1431)의 D 입력으로 연결된다. 상술한 바와 같이, 제1 D 플립플롭(1431)으로 로딩된 로직 하이 상태는 CAS 레이턴시 모드가 4일 때는 제3 D 플립플롭(1433)으로 전달된다. 따라서, 제1 내지 제4 스위치(1461-1464) 및 제1 내지 제3 제어 로직부(1441-1443)는 CAS 레이턴시 정보에 따른 길이를 갖는 링 쉬프터를 선택적으로 구성하는 제어 로직을 구성하게 된다.
도 16은 CAS 레이턴시 모드 2-5 에 대해서, 제1 내지 제4 트랜스퍼 클록 신호(TCLK1-TCLK4) 및 제1 내지 제4 샘플링 클록 신호(SCLK1-SCLK4)중 어떤 것들이 각 CAS 레이턴시 모드에 대해 활성화되는지의 관계를 나타낸다.
그리고, 도 4(a), (b) 또는 (c) 및 도 14-15에 도시된 본 발명의 실시예에 따른 메모리 장치의 고 주파수 동작이 도 17A 내지 17S를 참조하여 설명된다. 도 17A는 외부 클록 신호(ECLK)를 나타낸다. 외부 클록 신호(ECLK)의 펄스들은 외부 클록 신호(ECLK)와 데이터 출력 클록 신호(CLKDQ) 및 마스터 클록 신호(PCLKD)와의 관계의 이해를 위해 1, 2, 3 등의 순서로 표시하였다. 상술한 바와 같이, 도 17C에 도시된 출력 데이터 클록 신호 외부 클록 신호(ECLK)보다 tSAC 타임 간격만큼 위상이 앞선다. 출력 데이터 클록 신호(CLKDQ)의 클록 펄스들도 상기 출력 데이터 클록 신호의 클록 펄스들과 외부 클록 신호(ECLK)의 클록 신호 펄스들과의 관계의 이해를 위해 1, 2 3 등의 순서로 표시하였다. 또한, 상술한 바와 같이, 마스터 클록 발생기(700)는 도 17D에 도시된 바와 같이 출력 데이터 클록 신호(CLKDQ)가 발생된 후 tSAC + tREAD 타임 구간 후에 마스터 클록 신호(PCLKD)를 발생하기 시작한다. 도 17B 및 17E를 참조하면, 판독 명령을 수신한 뒤 tREAD 타임 구간 후에 내부 판독 명령(PREAD)이 발생된다. 17D에 도시된 마스터 클록 신호(PCLKD)의 펄스들은 상기 마스터 클록 신호의 펄스들과 데이터 출력 클록 신호(CLKDQ)의 클록 신호 펄스들 및 외부 클록 신호(ECLK)의 클록 신호 펄스들과의 대응관계를 나타내도록 1, 2, 3 등으로 표시하였다. 상술한 본 발명의 실시예들을 통한 설명으로부터 리셋 동작이 상기 클록 신호들 사이의 타이밍 관계를 적절하게 설정하도록 한다는 것을 알 수 있다.
도 17C에 대응되는 도 17F -17H를 참조하면, 트랜스퍼 클록 신호 발생기(1420)가 출력 데이터 클록 신호(CLKDQ)의 클록 신호 펄스들을 수신하기 시작하면, 제1 내지 제3 트랜스퍼 클록 신호들(TCLK1-TCLK3)의 펄스들이 발생된다. 도 17I에 도시되고, 위에 구체적으로 설명한 바와 같이, CAS 레이턴시가 4이기 때문에, 트랜스퍼 클록 신호 발생기(1420)는 제4 트랜스퍼 클록 신호(TCLK4)를 활성화시키지 않는다. 도 17F-17H를 참조하면, 활성화된 제1 내지 제3 트랜스퍼 클록 신호들은 외부 클록 신호(ECLK)의 주파수를 CAS 레이턴시 모드보다 작은 수로 나눈 값과 같다. 즉, 트랜스퍼 클록 신호의 주파수는 트랜스퍼 클록 신호 발생기(1420) 내의 제어 로직에 의해 CAS 레이턴시 모드에 기초하여 구성된 링 쉬프트 레지스터의 길이에 의해 결정된다.
도 17D에 대응되는 도 17J -17L를 참조하면, 제1 내지 제3 샘플링 클록 신호(SCLK1-SCLK3)는 마스터 클록 신호(PCLKD)의 펄스에 동기되어 샘플링 클록 신호 발생기(1410)에 의해 od성된다. 도 17M에 도시되고, 위에 구체적으로 설명한 바와 같이, CAS 레이턴시가 4이기 때문에, 샘플링 클록 신호 발생기(1410)는 제4 샘플링 클록 신호(SCLK4)를 활성화시키지 안는다. 트래스퍼 클록 신호와 마찬가지로, 샘플링클록 신호의 주파수는 외부 클록 신호(ECLK)의 주파수를 CAS 레이턴시 모드보다 작은 수로 나눈 값과 같다. 즉, 활성화된 제1 내지 제3 샘플링 클록 신호(SCLK1-SCLK3)의 주파수는 샘플링 클록 신호 발생기(1410) 내의 제어 로직에 의해 CAS 레이턴시 모드에 기초하여 구성된 링 쉬프트 레지스터의 길이에 의해 결정된다.
도 17N -17S는 CAS 레이턴시 모드가 4이고, 도 17B에 도시된 바와 같이 메모리 장치(400)가 판독 명령을 수신할 때, 출력 신호(LS1-LS4), 레이턴시 신호, 및 메모리 장치(400)으로부터 출력되는 데이터를 나타낸다.
도 17B를 참조하면, 동작 방법의 실시예에서, 외부 클록 신호(ECLK)의 클록 신호 펄스 제로가 로직 하이로 천이할 때 판독 명령 신호가 수신된다. 따라서, 도 17E를 참조하면, 내부 판독 신호(PREAD)는 판독 명령 경로부(130)에 의해 tREAD 만큼의 내부 지연 뒤에 발생된다. 도 17E에 도시된 바와 같이, 내부 판독 신호(PREAD)가 로직 하이로 천이하면, 제1 샘플링 클록 신호(SCLK1)는 제1 래치(531)를 로직 하이의 PREAD 신호를 래치하게 한다. 다른 래치들은 로직 로우의 PREAD 신호를 래치한다. 따라서, 제1 래치(531)로부터의 제1 출력 신호(LS1) 만이 도 17N 내지 17Q에 나타난 것처럼 로직 하이 상태를 갖는다.
그리고, 제1 트랜스퍼 클록 신호(TCLK1)가 로직 하이로 천이하면, 제1 스위치(535)는 로직 하이 신호를 출력 래치(539)로 출력하고, 출력 래치(539)는 도 17R에 도시된 바와 같이 로직 하이의 레이턴시 신호를 출력한다. 출력 데이터 클록 신호(CLKDQ)의 펄스 4에서 출력 데이터 클록 신호(CLKDQ)가 로직 하이로 천이할 때 레이턴시 신호가 로직 하이이기 때문에, 도 9S에 도시된 바와 같이 메모리 장치(400)는 도 9A에 도시된 외부 클록 신호(ECLK)의 펄스 4의 상승 에지에서 데이터 D0를 출력한다. 따라서, CAS 레이턴시 4에 대한 도 17A의 고 주파수 동작이 가능하다. 상기 실시예에서는 단일 데이터 워드가 출력되지만, 본 발명은 상기 실시예에 한정되는 것은 아니다. 즉, 판독 명령의 길이를 증가시켜, 출력되는 데이터 워드의 수를 증가시킬 수 있다.
도 18 및 19는 CAS 레이턴시 모드가 각각 3 과 5일 때의 도 17의 타이밍도에 대응되는 타이밍도를 나타낸다. 도 18 및 19의 타이밍도는 도 17의 타이밍도에 관한 설명으로부터 용이하게 이해할 수 있으므로, 도 18 및 19에 도시된 타이밍도의 구체적인 설명은 생략하기로 한다.
도 14에 도시된 레이턴시 신호 발생기(502)는 레이턴시 신호 발생기(502)를 구성하는 회로 내에 4 개의 D 플립플롭, 4 개의 래치, 4 개의 스위치와 멀티플렉서를 통해 4 CAS 레이턴시 모드를 지원하고 있다. 하지만, 본 발명은 4 CAS 레이턴시 모드의 지원에만 한정되는 것이 아니라, 레이턴시 회로(500)를 구성하는 D 플립플롭, 래치, 스위치 및 멀티플렉서의 수를 증가시키거나 감소시켜 더 크거나 더 작은 CAS 레이턴시 모드를 지원할 수도 있다.
따라서, 샘플링 클록 신호 발생기(1410) 및 트랜스퍼 클록 신호 발생기(1420)는 CAS 레이턴시에 기초하여 샘플링 클록 신호와 트랜스퍼 클록 신호를 선택적으로 활성화시키고, 상기 활성화된 샘플링 클록 신호와 트랜스퍼 클록 신호 사이의 주파수를 제어하여 샘플링 클록 신호와 트랜스퍼 클록 신호 사이의 적절한 타이밍 관계를 설정한다. 이러한 관계는 판독 명령의 수신과 메모리 장치(400)로부터의 데이터 출력 사이의 타이밍 구간을 제어한다. 즉, 이러한 관계는, 내부 판독 신호(PREAD)의 수신과 레이턴시 신호의 발생 사이의 타이밍 구간을 제어한다. 상술한 실시예들에서, 샘플링 클록 신호들은 제1 내지 제4 래치(531-534)를 트리거하고 판독 명령을 수신하는 시점을 지정한다. 트랜스퍼 클록 신호와 샘플링 클록 신호와의 연관은 레이턴시 신호가 언제 발생되어야 하는지를 알리는 두 번째 포인터가 된다. 이러한 회로 구성과 구동 방법을 통해 고 주파수 동작에서 에러 없는 판독 동작이 가능하게 된다.
도 20은 본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)를 나타내는 블록도이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)는 클럭 신호 발생회로(610) 및 레이턴시 신호 발생기(640)를 구비한다.
클럭 신호 발생회로(610)는 트랜스퍼 신호 발생기(620)와 제1 내지 제8 지연 소자들(631~638)을 포함한다. 트랜스퍼 신호 발생기(620)의 일 구현예가 도 21a에 도시된다.
도 21a를 참조하면, 트랜스퍼 신호 발생기(620)는 직렬로 연결되는 제1 내지 제8 D 플립플롭(621~628) 및 제1 내지 제4 스위치(SW1~SW4)를 포함한다. 제1 내지 제7 D 플립플롭(621~627)의 출력은 제2 내지 제8 D 플립플롭(622~628)의 입력에 연결된다. 제1 내지 제8 D 플립플롭(621~628)의 각 클럭 입력(CLK)은 예비 데이터 출력 클럭 신호(CLKDQF)를 수신한다. 예비 데이터 출력 클럭(CLKDQF)은 DLL 회로(도 1의 120)에 의하여 발생되는 데이터 출력 클럭 신호(CLKDQ)와 동일한 주파수를 가지고, 데이터 출력 클럭 신호(CLKDQ)에 비하여 소정 시간만큼 빠른 위상을 가지는 신호이다.
제1 D 플립플롭(621)은 초기에 '1'로 설정되고, 제2 내지 제8 D 플립플롭(622~628)은 초기에 '0'으로 설정된다. 제1 D 플립플롭(621)은 스타트 신호(START)에 연결되는 입력을 가진다. 스타트 신호(START)는 반도체 메모리 장치에 전원이 인가된 후 소정 시간 뒤에 인에이블되는 신호인 것이 바람직하다. 제5 D 플립플롭(625)의 출력은 제1 스위치(SW1)를 통하여 제1 D 플립플롭(621)의 입력에, 제6 D 플립플롭(626)의 출력은 제2 스위치(SW2)를 통하여 제1 D 플립플롭(621)의 입력에, 제7 D 플립플롭(627)의 출력은 제3 스위치(SW3)를 통하여 제1 D 플립플롭(621)의 입력에, 그리고, 제8 D 플립플롭(628)의 출력은 제4 스위치(SW4)를 통하여 제1 D 플립플롭(621)의 입력에 연결된다. 제1 내지 제4 스위치(SW1~SW4)는 카스 레이턴시(CLi)에 의해 제어된다. 카스 레이턴시가 5일 때는 제1 스위치(SW1)만, 6일 때는 제2 스위치(SW2)만, 7일 때는 제3 스위치(SW3)만, 그리고 8일 때는 제4 스위치(SW4)만 닫힌다. 그리고, 제6 내지 제8 D 플립플롭(626~628)은 카스 레이턴시(CLi)에 응답하여 리셋될 수 있다. 좀 더 구체적으로, 카스 레이턴시가 5일 때는 제6 내지 제8 D 플립플롭(626~628)은 리셋되고, 카스 레이턴시가 6일 때는 제7 내지 제8 D 플립플롭(627~628) 은 리셋되며, 카스 레이턴시가 7일 때는 제8 D 플립플롭(628)은 리셋된다.
카스 레이턴시가 6인 경우에 도 21a의 트랜스퍼 신호 발생기(620)로부터 발생되는 제1 내지 제8 트랜스퍼 신호(TCLK1~TCLK8)의 파형도가 도 21b에 도시된다. 도 21a와 도 21b를 함께 참조하면, 카스 레이턴시가 6인 경우에, 제2 스위치(SW2)는 닫히고 나머지 스위치(SW1, SW3~SW4)는 열린다. 따라서, 제6 D 플립플롭(626)의 출력이 제1 D 플립플롭(621)의 입력에 연결되고, 제7 및 제8 D 플립플롭(627, 628)은 카스 레이턴시(CLi)에 응답하여 리셋되어 실질적으로 동작하지 않는다.
스타트 신호(START)가 인에이블된 후 예비 데이터 출력 클럭 신호(CLKDQF)의 상승 에지(rising edge)에 동기되어 로직 하이레벨('1')의 제1 트랜스퍼 신호(TCLK1)가 발생되고, 이 신호(TCLK1)는 예비 데이터 출력 클럭 신호(CLKDQF)의 펄 스가 수신됨에 따라 제2 내지 제6 D 플립플롭(622~626)으로 전달된다. 따라서, 주파수는 동일하고 펄스는 한 클럭 싸이클만큼 쉬프트된 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6)가 발생된다. 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6)의 주파수는 예비 데이터 출력 클럭 신호(CLKDQF)의 주파수를 카스 레이턴시(여기서는 6)로 나눈 주파수와 동일하다. 도 21b에 도시되듯이 제1 트랜스퍼 신호(TCLK1)의 펄스들은 6 클럭 싸이클 간격으로 발생한다. 제2 내지 제6 트랜스퍼 신호(TCLK2~TCLK6)도 마찬가지이다. 카스 레이턴시가 증가하면 각 트랜스퍼 신호(TCLK1~TCLK6)의 주파수는 낮아지며, 카스 레이턴시가 감소하면 각 트랜스퍼 신호(TCLK1~TCLK6)의 주파수는 높아진다. 트랜스퍼 신호 발생기(620)는 예비 데이터 출력 클럭 신호(CLKDQF) 대신에 데이터 출력 클럭 신호(CLKDQ)에 직접 응답하여 제1 내지 제8 트랜스퍼 신호(TCLK1~TCLK8)를 발생할 수도 있다. 그러나, 이 경우에는 데이터 출력시 마진이 부족할 수 있다. 이에 대해서는 뒤에 다시 기술될 것이다.
다시 도 20을 참조하면, 제1 내지 제8 지연 소자(631~638)는 각각 제1 내지 제8 트랜스퍼 신호(TCLK1~TCLK8)를 소정의 트랜스퍼-샘플링 시간(도 22의 tTS)만큼 지연하여 제1 내지 제8 샘플링 클럭 신호(SCLK1~SCLK8)를 각각 발생한다. 트랜스퍼-샘플링 시간(tTS)은 'tSAC+tREAD+tMG'인 것이 바람직하다. 여기서, 'tMG'은 레이턴시 회로(600)의 적절한 동작을 위해 레이턴시 회로(600)에서의 지연이나 내부 독출 신호(PREAD)의 샘플링 마진을 고려한 시간이다.
레이턴시 신호 발생기(640)는 제1 스위치들(650), 제1 내지 제8 래치(641~648) 및 제2 스위치들(660)을 포함한다. 제1 스위치들(650)은 각각 제1 내지 제8 샘플링 클럭 신호(SCLK1~SCLK8)에 응답하여 내부 독출 신호(PREAD)를 제1 내지 제8 래치(641~648)로 각각 저장한다. 제2 스위치들(660)은 각각 제1 내지 제8 트랜스퍼 신호(TCLK1~TCLK8)에 응답하여 제1 내지 제8 래치(641~648)의 신호를 레이턴시 신호(LATENCY)로 출력한다.
도 22는 도 20에 도시된 레이턴시 회로(600)를 내장하는 반도체 메모리 장치(100)의 동작을 설명하기 위한 신호 파형도이다.
외부 클럭 신호(ECLK), 예비 데이터 출력 클럭 신호(CLKDQF), 데이터 출력 클럭 신호(CLKDQ) 및 내부 클럭 신호(PCLK)는 상호간의 관계에 대한 이해를 돕기 위해 1,2,3, 등으로 라벨이 붙여진다.
내부 클럭 발생기(도 1의 132)로부터 내부 클럭 신호(PCLK)가 발생되고, 내부 클럭 신호(PCLK) 및 외부 독출 명령(READ CMD)에 응답하여 내부 독출 신호(PREAD)가 발생된다. 독출 명령(READ CMD)이 외부 클럭(ECLK)의 첫 번째 클럭 싸이클(1)에 동기되어 입력되면, 독출 명령(READ CMD)의 입력 시점으로부터 "tREAD" 후에 내부 독출 신호(PREAD)가 내부적으로 인에이블된다. 데이터 출력 클럭 신호(CLKDQ)는 DLL 회로(도 1의 120)에 의하여 발생된다. 예비 데이터 출력 클럭(CLKDQF)은 데이터 출력 클럭 신호(CLKDQ)와 동일한 주파수를 가지고, 데이터 출력 클럭 신호(CLKDQ)에 비하여 약간 빠른 위상을 가지는 신호이다. 도 20 내지 도 21b에서 상술한 바와 같이, 트랜스퍼 신호 발생기(620)는 예비 데이터 출력 클럭 신호(CLKDQF)에 응답하여 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6)를 발생한다. 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6)와 각각 트랜스퍼-샘플링 시간(tTS)만큼씩 지 연된 제1 내지 제6 샘플링 클럭 신호(SCLK1~SCLK6)가 발생된다.
도 22에 도시된 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6), 제1 내지 제6 샘플링 클럭 신호(SCLK1~SCLK6), 레이턴시 신호(LATENCY) 및 출력 데이터(DOUT)는 카스 레이턴시가 6일 때를 가정한 것이다.
내부 독출 신호(PREAD)는 제1 내지 제6 샘플링 클럭 신호(SCLK1~SCLK4)에 응답하여 제1 내지 제6 래치들(도 20의 641~646)에 의해 래치된다. 여기서는, 제1 및 제2 샘플링 클럭 신호(SCLK1, SCLK2)에 응답하여 하이레벨의 내부 독출 신호(PREAD)가 제1 및 제2 래치(641, 642)에 래치된다. 나머지 래치들에는 로우레벨 신호가 래치된다. 제1 내지 제6 래치(641~646)는 각각 제1 내지 제6 샘플링 클럭 신호(SCLK1~SCLK6)에 의한 다음 래치 시점까지는 이전 데이터를 유지한다.
제1 내지 제6 래치(641~646)에 저장되어 있는 데이터는 각각 제1 내지 제6 트랜스퍼 신호(TCLK1~TCLK6)에 응답하여 레이턴시 신호(LATENCY)로 발생된다. 따라서, 제1 및 제2 트랜스퍼 신호(TCLK1, TCLK2)에 응답하여 레이턴시 신호(LATENCY)는 하이레벨 상태로 인에이블되고, 제3 트랜스퍼 신호(TCLK3)에 응답하여 레이턴시 신호(LATENCY)는 로우레벨 상태로 디스에이블된다.
출력 데이터(DOUT)는 레이턴시 신호(LATENCY)가 하이레벨로 인에이블되어 있는 구간 동안에 데이터 출력 클럭 신호(CLKDQ)에 동기되어 출력된다. 데이터 출력 클럭 신호(CLKDQ)에 동기된 출력 데이터(DOUT)는 "tSAC" 후에 버스(bus)로 출력된다.
따라서, 데이터 출력 클럭 신호(CLKDQ)의 7번째 싸이클(7) 및 8번째 싸이클 (8)에 동기되어 출력되는 출력 데이터(D1, D2)는 결국, 외부 클럭(ECLK)의 7 및 8번째 클럭 싸이클(7, 8)에 동기되어 버스로 출력된다. 따라서, 외부 클럭(ECLK)의 첫번째 클럭 싸이클(1)에 입력된 독출 명령(READ CMD)에 응답하여 외부 클럭(ECLK)의 7번째 클럭 싸이클(7)에서 유효한 출력 데이터(DOUT)가 출력되므로, 카스 레이턴시가 6인 경우에 해당하는 것이다. 도 22에 도시된 바와 같이, 출력 데이터(D1, D2)가 데이터 출력 클럭 신호(CLKDQ)의 7 및 8번째 클럭 싸이클(7, 8)에 응답하여 출력되기 위해서는, 레이턴시 신호(LATENCY)는 데이터 출력 클럭 신호(CLKDQ)의 7 번째 클럭 싸이클(7)보다 소정 시간 빨리 활성화되는 것이 바람직하다. 따라서, 트랜스퍼 신호 발생기(620)는 데이터 출력 클럭 신호(CLKDQ)보다 약간 위상이 앞서는 예비 데이터 출력 클럭 신호(CLKDQF)를 사용하는 것이 바람직하다.
본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)는 8개의 D 플립 플롭들(도 21a의 621~628), 지연소자들(631~638) 및 래치들(641~648)로 볼 때, 최대 8의 CAS 레이턴시(CL8)을 지원한다. 그러나, 본 발명은 레이턴시 회로(600)를 구현하는 D 플립플롭, 지연소자 및 래치의 수를 증가시킴으로써 지원가능한 최대 카스 레이턴시를 증가시킬 수 있다. 또한, 본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)는 레이턴시 신호 발생기(620)의 스위치들(SW1~SW4)의 수와 위치를 조절함으로써, 지원가능한 카스 레이턴시를 조절할 수 있다. 예를 들어, 도 21a에서 제3 D 플립 플롭(623)의 출력과 제1 D 플립플롭(621)의 입력 사이와 제2 D 플립 플롭(622)의 출력과 제1 D 플립플롭(621)의 입력 사이에 각각 스위치를 더 추가함으로써, 지원 가능한 카스 레이턴시를 5~8(CL5~CL8)에서 3~8(CL3~CL8)로 확대할 수 있 다.
상술한 바와 같이, 본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)도 본 발명의 일 실시예에 따른 레이턴시(200)와 같이, 다수의 샘플링 클럭 신호들을 이용하여 내부 독출 신호(PREAD)를 래치하여 저장하고 있다가, 래치된 독출 신호(PREAD)를 원하는 출력 클럭(CLKDQ)에 맞추어 레이턴시 신호(LATENCY)로 발생한다. 본 발명의 다른 일 실시예는 카스 레이턴시에 따라 발생되는 샘플링 클럭 신호들의 개수 및 각 샘플링 클럭 신호 내에서의 펄스 간격을 달리 한다. 이에 따라 샘플링 클럭 신호 각각에 대응하는 트랜스퍼 신호들의 개수 및 각 트랜스퍼 신호 내에서의 펄스 간격도 달라진다. 따라서, 본 발명의 다른 일 실시예는 도 2에 도시된 매핑부(240)를 필요로 하지 않는다. 그러므로, 본 발명의 다른 일 실시예에 따른 레이턴시 회로(600)는 본 발명의 일 실시예에 따른 레이턴시(200)에 비하여 더욱 고속 동작에 유리할 수 있다.
도 23은 본 발명의 다른 일 실시예에 따른 레이턴시 회로(800)를 나타내는 블록도이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 레이턴시 회로(800)는 클럭 신호 발생회로(810) 및 레이턴시 신호 발생기(840)를 구비한다. 클록 신호 발생기(810)는 트랜스퍼 신호 발생기(820)에서 병렬로 출력된 7 개의 트랜스퍼 신호(TCLK1 내지 TCLK7)를 각각 입력받는 병렬로 연결된 7개의 지연소자(831 내지 837)를 포함한다. 그리고 각 지연 소자(831 내지 837)는 트랜스퍼 신호(TCLK)를 입력받고 각각 다르게 설정된 소정의 지연시간만큼 지연된 샘플링 클록 신호(SCLK1 내지 SCLK7)를 출력한다. 각 7개의 트랜스퍼 신호와 7개의 샘플링 클록 신호는 레이턴시 신호 발생기의 제2 스위치(860)과 제1 스위치(850)를 제어한다.
한편, 본 발명의 다른 일 실시예에 따른 레이턴시 신호 발생기(840)는 하나의 플립플롭 회로(870)와 상기 플립플롭 회로(870)과 직렬로 연결된 7 개의 제1 스위치(850), 제1 내지 제7 래치(841 내지 847) 및 7개의 제2 스위치(760)으로 구성된다. 즉, 본 발명의 다른 일 실시예에 레이턴시 회로(800)는 도 20에 도시된 레이턴시 회로(600)과 비교하면, 도 20의 레이턴시 회로(600)이 PREAD 신호를 입력받은 8개의 래치(641 내지 648)를 통해 레이턴시 신호(LATENCY)를 출력하지만, 도 23의 레이턴시 회로(800)는 하나의 플립플롭(870)과 7개 래치(841 내지 847)를 통해 레이턴시 신호(LATENCY)를 출력한다. 이때, 플립플롭 회로 2개가 직렬로 연결되는 경우에는 래치회로는 6개로 줄어들며, 플립플롭 회로 3개가 직렬로 연결되는 경우에는 래치회로는 5개로 줄어든다.
도 24는 도 23의 트랜스퍼 신호 발생기(820)의 회로를 나타낸다. 도 24를 참조하면, 트랜스퍼 신호 발생기(820)는 직렬로 연결되는 제1 내지 제7 D 플립플롭(821~827) 및 제1 내지 제4 스위치(SW1~SW4)를 포함한다. 제1 내지 제6 D 플립플롭(821~826)의 출력은 제2 내지 제7 D 플립플롭(822~827)의 입력에 각각 연결된다. 제1 내지 제7 D 플립플롭(821~827)의 각 클럭 입력(CLK)은 예비 데이터 출력 클럭 신호(CLKDQF)를 수신한다. 예비 데이터 출력 클럭(CLKDQF)은 DLL 회로(120)에 의하여 발생되는 데이터 출력 클럭 신호(CLKDQ)와 동일한 주파수를 가지고, 데이터 출력 클럭 신호(CLKDQ)에 비하여 소정 시간만큼 빠른 위상을 가지는 신호이다.
도 24의 트랜스퍼 신호 발생기(820)는 도 21a의 트랜스퍼 신호 발생기(620) 와 유사하다. 즉, 제1 내지 제4 스위치(SW1~SW4)는 카스 레이턴시(CLi)에 의해 제어되며, 카스 레이턴시가 5일 때는 제1 스위치(SW1)만, 6일 때는 제2 스위치(SW2)만, 7일 때는 제3 스위치(SW3)만, 그리고 8일 때는 제4 스위치(SW4)만 닫힌다. 그리고, 제5 내지 제7 D 플립플롭(825~827)은 카스 레이턴시(CLi)에 응답하여 리셋될 수 있다. 좀 더 구체적으로, 카스 레이턴시가 5일 때는 제5 내지 제7 D 플립플롭(825~827)은 리셋되고, 카스 레이턴시가 6일 때는 제6 내지 제7 D 플립플롭(826~827) 은 리셋되며, 카스 레이턴시가 7일 때는 제7 D 플립플롭(827)은 리셋된다.
도 23의 레이턴시 회로(800)는 PREAD 신호를 플리플롭 회로(870)에서 내부 클록 신호(PCLK)로 한번 래치한 후, 복수의 샘플링 클록 신호(SCLK1~SCLK7)와 복수의 트랜스퍼 신호(TCLK1~TCLK7) 로 레이턴시 신호(LATENCY)를 발생한다. 내부 클록 신호(PCLK)으로 내부 독출 신호(PREAD)를 한 번 래치했기 때문에, 샘플링 클록 신호(SCLK)와 트랜스퍼 신호(TCLK)는 CL-1의 주기를 갖게 된다. 도 23의 레이턴시 회로(800)를 도 20의 레이턴시 회로(600)와 비교하면, 예를 들어, CL=5인 경우 도 20의 레이턴시 회로(600)는 TCLK1~TCLK5를 발생하지만 도 23의 레이턴시 회로(800)는 TCLK1~TCLK4를 발생하며, CL=6인 경우 도 20의 레이턴시 회로(600)는 TCLK1~TCLK6를 발생하지만, 도 23의 레이턴시 회로(800)는 TCLK1~TCLK5를 발생하며, CL=7인 경우 도 20의 레이턴시 회로(600)는 TCLK1~TCLK7를 발생하지만, 도 23의 레이턴시 회로(800)는 TCLK1~TCLK6를 발생하며, CL=8인 경우 도 20의 레이턴시 회로(600)는 TCLK1~TCLK8를 발생하지만, 도 23의 레이턴시 회로(800)는 TCLK1~TCLK7를 발생한다.
도 20에 도시된 레이턴시 회로(600)을 사용하는 경우에는, 병렬로 연결된 지연소자(631 내지 638) 및 병렬로 연결된 래치(641 내지 648)를 이용하여 레이턴시 신호(LATENCY)를 출력한다. 트랜스퍼 신호(TCLK)는 DLL 회로(120)의 출력 클록이며, 샘플링 클록 신호(SCLK)는 트랜스퍼 신호(TCLK)를 DLL회로(120) 출력에서 DQ 출력까지의 지연(tSAC)과 외부 클록 신호(ECLK)에서 내부 독출 신호(PREAD)를 발생시키는데 까지 걸리는 지연(PREAD delay) 만큼 지연시킨 클록이다. 따라서, 샘플링 클록 신호(SCLK)와 트랜스퍼 신호(TCLK)는 DLL 회로(120)이 켜져 있을 때에만 발생된다. DRAM의 스탠드 바이 모드인 ICC2N 성분은 DLL on 전류와 입력 버퍼의 전류로 구성되어 있기 때문에, ICC2N을 줄이기 위해서는 스탠드바이 모드에서 DLL을 OFF 시킬 필요가 있다. 스탠드바이 모드에서 DLL 회로(120)를 오프시키면, ACTIVE 명령을 받고 발생되는 ACTIVE 정보(즉 PRDQ)에 의해 DLL회로(120)이 켜진 후, 외부 클록 신호(ECLK)가 DLL 출력으로 지연되기까지의 시간이 필요하며, 이를 DLL 온 지연(DLL on delay)이라고 한다. 독출 명령(READ)이 입력되어 레이턴시 회로가 제대로 동작하기 위해서는 ACTIVE 후 TCLK과 SCLK이 발생되고, 샘플링 클록 신호(SCLK)가 내부 독출 신호(PREAD)를 샘플링 할 수 있어야 한다.
즉, delay(ECLK~PREAD) > delay(ECLK~SCLK)를 만족시켜야 하며, 여기서 dealy(ECLK~PREAD) = tRCD + PREAD delay 이며, dealy(ECLK~SCLK) = PRDQ dealy + DLL on delay +TCLK dealy +tSAC + PREAD delay 이기 때문에, 상기 식은 tRCD > PRDQ delay + DLL on delay + TCLK delay + tSAC 가 된다.
상기 식을 정리하면, DLL on delay > tRCD - PRDQ delay - TCLK delay - tSAC (여기서, PRDQ delay 는 ECLK~PRDQ enable delay 이며, TCLK dealy 는 CLKDQF ~ TCLK delay 이다)를 만족해야 한다.
따라서, DLL on delay 가 위의 조건을 만족할 수 없다면, 스탠드바이 모드에서 DLL 회로(120)를 오프 시킬 수 없다. 예를 들어, 주파수가 1.066GHz 인 DRAM에서는 tRCD=13nS, PRDQ dealy = 4nS, TCLK delay = 1nS, tSAC =4nS 이고, DLL on delay 는 6nS 가 되어, 스탠드바이 모드에서 DLL회로(120)를 오프 시킬 수 없다.
따라서, 도 24의 레이턴시 회로(800)의 레이턴시 신호 발생기(840)는 PREAD 신호를 플립플롭 회로(870)에서 한번 래치한 후, 샘플링 클록 신호(SCLK)와 트랜스퍼 신호(TCLK)로 레이턴시 신호(LATENCY)를 발생하는 구조를 사용하여, 클록 주기(tCC)만큼의 DLL on delay의 마진을 얻을 수 있다.
도 25는 도 23에 도시된 레이턴시 회로(800)를 내장하는 반도체 메모리 장치(100)의 동작을 설명하기 위한 신호 파형도이다.
도 25의 타이밍도는 CL=6인 경우를 나타내며, 샘플링 클록 신호(SCLK) 및 트랜스퍼 신호(TCLK)는 CL-1, 즉 5 클록의 주기를 갖는다. 또한, CL=6 이고, 플립플롭(870)이 하나 존재하므로, 샘플링 클록 신호 및 트랜스퍼 신호는 각각 1내지 5까지의 신호만이 출력된다.
도 25의 타이밍도를 도 22의 타이밍도와 비교하면, 내부 클록 신호(PCLK)로 한번 래치한 후 지연 독출 신호(preLATENCY)를 샘플링 클록 신호(SCLK)로 샘플링하기 때문에 도 22의 타이밍도에 비해 샘플링 클록 신호(SCLK)가 1 tCC 의 마진을 갖 게 된다. 이로 인해, DLL on delay 마진이 tCC 만큼 늘게 되어 스탠드바이 모드에서도 DLL회로(120)를 오프시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 반도체 메모리 장치의 고속 동작에서도 레이턴시 신호 발생을 위한 로직 처리 시간이 증가되지 않는다. 따라서, 반도체 메모리 장치의 동작 속도가 향상될 수 있다. 또한, 레이턴시 신호 발생시 내부 독출 신호를 소정 클록 만큼 지연시켜 래치함으로써 샘플링 클록 신호가 충분한 마진을 가지게 되고 스탠바이 모드에서도 DLL 회로를 오프시킬 수 있다.

Claims (14)

  1. 메모리셀 어레이;
    상기 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호에 응답하여 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼; 및
    카스 레이턴시 및 독출 신호에 응답하여 상기 레이턴시 신호를 발생하는 레이턴시 회로를 구비하며,
    상기 레이턴시 회로는
    복수의 트랜스퍼 신호들과 상기 복수의 트랜스퍼 신호들의 각각에 대응하는 샘플링 클럭 신호들을 발생하는 클럭 신호 발생회로; 및
    상기 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하여 상기 복수의 샘플링 클럭 신호들 중의 적어도 하나에 응답하여 상기 지연 독출 신호를 저장하고, 상기 지연 독출 신호를 저장하는데 사용된 샘플링 클럭 신호에 대응하는 트랜스퍼 신호에 응답하여 상기 레이턴시 신호를 발생하는 레이턴시 신호 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 레이턴시 신호 발생기는
    상기 독출 신호를 입력받고 내부 클록 신호에 동기하여 상기 독출 신호를 래치하여 지연 독출 신호를 출력하는 직렬로 연결된 하나 이상의 플립플롭들;
    상기 지연 독출 신호를 래치하는 복수의 래치들;
    상기 복수의 래치들의 입력에 연결되며, 상기 복수의 샘플링 클럭 신호들 각각에 응답하여 온(on)되어 상기 지연 독출 신호를 상기 복수의 래치들에 입력시키는 제1 스위치들; 및
    상기 복수의 래치들의 출력에 연결되며, 상기 복수의 트랜스퍼 신호들 각각에 응답하여 온(on)되어 상기 복수의 래치들에 래치된 신호들을 상기 레이턴시 신호로서 출력시키는 제2 스위치들을 포함하며,
    상기 독출 신호는 상기 플립플롭의 개수에 대응되는 클록 주기만큼 지연되어 상기 복수의 래치들에서 래치되며,
    상기 복수의 샘플링 클록 신호와 상기 복수의 트랜스퍼 신호는 상기 카스 레이턴시-1 의 주기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 클럭 신호 발생회로는
    상기 카스 레이턴시에 응답하여 스테이지 수가 조절되며, 각 스테이지에서 상기 복수의 트랜스퍼 신호들 중의 하나씩을 발생하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 클럭 신호 발생회로는
    직렬로 연결되며, 상기 복수의 트랜스퍼 신호들 중 하나씩을 각각 발생하는 제1 내지 제N(N은 2 이상의 자연수) 플립플롭들; 및
    상기 제2 내지 제N 플립플롭들의 출력들 중 적어도 하나를 상기 제1 플립플롭의 입력과 연결시키기 위한 스위치로서, 상기 카스 레이턴시에 응답하여 개폐되는 상기 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 플립플롭은 스타트 신호에 응답하여 동작을 시작하고,
    상기 2 내지 제N 플립플롭들 중의 적어도 하나는 상기 카스 레이턴시에 응답하여 리셋될 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 클럭 신호 발생회로는
    상기 복수의 샘플링 클럭 신호들의 각각을 트랜스퍼-샘플링 시간만큼 지연하여 상기 트랜스퍼 신호들을 발생하는 복수의 지연수단들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 트랜스퍼-샘플링 시간은
    상기 출력 버퍼가 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는데 걸리는 시간과 상기 외부 클럭 신호의 소정 기준 시점으로부터 상기 독출 신호가 발생되기까지의 시간을 합한 시간과 같거나 큰 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 복수의 트랜스퍼 신호들은 제1 내부 신호를 상기 카스 레이턴시에 의해 결정되는 소정의 분주수로 분주한 신호들이고,
    상기 제1 내부 신호는 외부 클럭 신호와 실질적으로 동일한 주파수를 가지며 상기 외부 클럭 신호에 비하여 제1 오프셋 이상의 위상차를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 샘플링 클럭 신호들은
    상기 복수의 트랜스퍼 신호들과 실질적으로 동일한 주파수를 가지고, 상기 복수의 트랜스퍼 신호들 중 대응하는 트랜스퍼 신호에 비하여 적어도 제1 오프셋 더하기 제2 오프셋 만큼 뒤진(lag) 위상차를 각각 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 오프셋은 상기 출력 버퍼가 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는데 걸리는 시간이고, 상기 제2 오프셋은 상기 외부 클럭 신호의 소정 기준 시점으로부터 상기 독출 신호가 발생되기까지의 시간인 것을 특징으로 하는 반도체 메모리 장치.
  11. 메모리셀 어레이;
    상기 메모리셀 어레이로부터 데이터를 수신하고, 레이턴시 신호 및 데이터 출력 클럭 신호에 응답하여 상기 메모리셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼;
    외부 클럭 신호에 응답하여 상기 데이터 출력 클럭 신호를 발생하는 지연 동기 루프 회로;
    외부 독출 명령에 응답하여 내부 독출 신호를 발생하는 독출 신호 발생기; 및
    상기 내부 독출 신호, 상기 데이터 출력 클럭 신호 및 카스 레이턴시에 응답 하여 상기 레이턴시 신호를 발생하는 레이턴시 회로를 구비하며,
    상기 레이턴시 회로는
    상호 위상이 다른 복수의 트랜스퍼 신호들을 발생하는 트랜스퍼 신호 발생기;
    상기 복수의 트랜스퍼 신호들의 각각에 일대일로 매핑되는 복수의 샘플링 클럭 신호들을 발생하는 샘플링 클럭 신호 발생기; 및
    상기 내부 독출 신호를 소정 타이밍만큼 지연시킨 지연 독출 신호를 생성하고, 상기 복수의 샘플링 클럭 신호들에 응답하여 상기 지연 독출 신호를 래치하고, 상기 복수의 트랜스퍼 신호들에 응답하여 상기 래치된 지연 독출 신호를 상기 레이턴시 신호로 출력하는 레이턴시 신호 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 레이턴시 신호 발생기는
    상기 내부 독출 신호를 입력받고 내부 클록 신호에 동기하여 상기 내부 독출 신호를 래치하여 지연 독출 신호를 출력하는 직렬로 연결된 하나 이상의 플립플롭들;
    상기 지연 독출 신호를 래치하는 복수의 래치들;
    상기 복수의 래치들의 입력에 연결되며, 상기 복수의 샘플링 클럭 신호들 각각에 응답하여 온(on)되어 상기 지연 독출 신호를 상기 복수의 래치들에 입력시키는 제1 스위치들; 및
    상기 복수의 래치들의 출력에 연결되며, 상기 복수의 트랜스퍼 신호들 각각에 응답하여 온(on)되어 상기 복수의 래치들에 래치된 신호들을 상기 레이턴시 신호로서 출력시키는 제2 스위치들을 포함하며,
    상기 독출 신호는 상기 플립플롭의 개수에 대응되는 클록 주기만큼 지연되어 상기 복수의 래치들에서 래치되며,
    상기 복수의 샘플링 클록 신호와 상기 복수의 트랜스퍼 신호는 상기 카스 레이턴시-1 의 주기를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 트랜스퍼 신호 발생기는
    상기 카스 레이턴시에 응답하여 스테이지 수가 조절되며, 각 스테이지에서 상기 복수의 트랜스퍼 신호들 중의 하나씩을 발생하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 샘플링 클럭 신호 발생기는
    상기 복수의 트랜스퍼 신호들의 각각을 트랜스퍼-샘플링 시간만큼 지연하여 상기 복수의 샘플링 클럭 신호들을 발생하는 복수의 지연수단들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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KR100800483B1 (ko) 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
CN113228178A (zh) * 2019-12-30 2021-08-06 成都海光集成电路设计有限公司 调节存储器系统的读取速度方法、比较电路及存储器系统

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