JP2008141790A

JP2008141790A - シリアル通信装置

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Publication number: JP2008141790A
Application number: JP2008023104A
Authority: JP
Inventors: Tatsuya Fujii; 達也藤井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-02-01
Filing date: 2008-02-01
Publication date: 2008-06-19
Anticipated expiration: 2023-04-17
Also published as: JP4672032B2

Abstract

【課題】同期信号が不要で、ホスト側及びスレーブ側の各送受信回路を簡単な回路でそれぞれ構成することができ、スレーブ側の回路負担を少なくして、送受信の切り替え手段が不要な、小型で安価なシリアル通信装置を得る。
【解決手段】ホスト側送受信回路２からスレーブ側送受信回路３へのデータ送信時は、第１の送信回路部１１からスレーブ側送受信回路３にシリアルデータ信号を送信し、第２の受信回路部１４は、入力された信号からデータを抽出する。スレーブ側送受信回路３からホスト側送受信回路２へのデータ送信時は、第１の送信回路部１１からスレーブ側送受信回路３に無データの信号を送信し、第２の送信回路部１３は、入力された無データ信号にパルスを重畳させてデータを書き込み、該データを書き込んだシリアルデータ信号を、ホスト側送受信回路２に送信し、第１の受信回路部１２は、入力された信号からデータを抽出する。
【選択図】図１

Description

本発明は、シリアル通信を行うシリアル通信装置に関し、特に半二重通信によるシリアル通信を行うシリアル通信装置に関する。

デジタル信号をシリアル通信で伝送する方法は従来から様々な方法が知られているが、その中で代表的なものを図１４〜図１７に示している。
図１４において、データ信号ＳｄＡは、最も一般的な信号であり、データを信号レベルでそのまま示し、各データの区切りを示した同期信号ＳａＡを用いてデータ信号ＳｄＡからデータを抽出している。このような方式では、データ信号と同期信号の２つの信号が必要であった。

次に、図１５において、データ信号ＳｄＢは、パルス幅変調された信号であり、信号間隔は一定であるが、データが「０」のときと「１」のときで、パルス幅を変えている。この方式では、符号の間隔が問題になるだけで容易に非同期動作を行わせることができる。また、図１６において、データ信号ＳｄＣは、パルスの時間的な位置を変えたパルス位置変調方式の信号であり、時間基準である同期信号ＳａＣによってデータがサンプリングされている。図１７において、データ信号ＳｄＤは、赤外線リモコン等で使用されている信号であり、上記のパルス幅変調とパルス位置変調を合わせた信号である。ただし、データ間隔は等間隔ではなく、非同期信号であり同期信号は不要である。

図１８は、半二重通信を行うシリアル通信装置の従来例を示した概略のブロック図である。図１８のシリアル通信装置１００において、ホスト側送受信回路１０１は、第１の送信回路部１０２と第１の受信回路部１０３と送信権制御を行う第１のスイッチ部１０４とを備えている。同様に、スレーブ側送受信回路１０５は、第２の送信回路部１０６と第２の受信回路部１０７と送信権制御を行う第２のスイッチ部１０８とを備えている。第１の送信回路部１０２と第２の送信回路部１０６は基本的に同じものであり、第１の受信回路部１０３と第２の受信回路部１０７は基本的には同じものである。

ここで、送信権がホスト側送受信回路１０１にある場合、データは、ホスト側送受信回路１０１の第１の送信回路部１０２からスレーブ側送受信回路の第２の受信回路部１０７へ伝送される。また、送信権がスレーブ側送受信回路１０５に移ると、データはスレーブ側送受信回路１０５の第２の送信回路部１０７からホスト側送受信回路１０１の第１の受信回路部１０３へ伝送される。
なお、本発明とは異なるが、コンデンサと抵抗による遅れ時間のあるシリアルデータ通信でも高速で精度よくデータ通信を行うことができ、更に、ノイズによりシステムに大きな影響を与えることがなくノイズ判定も容易に行うことができる車両内シリアルデータ通信方式があった（例えば、特許文献１参照。）。
特開平５−５３９４５号公報

しかし、前述したように、従来は、データ信号の他に同期信号が必要であったり、同期信号が不要であっても、データからデータ信号を生成する、逆に、データ信号からデータを抽出するときの回路が複雑であったりした。更に、半二重通信を行うには、スレーブ側でも、ホスト側と同様の回路が必要であり、送受信を切り替えるための切り替え手段が必要であるため、回路規模が大きくなり回路スペースやコストの増大を招いていた。

本発明は、このような問題を解決するためになされたものであり、同期信号が不要で、ホスト側及びスレーブ側の各送受信回路を簡単な回路でそれぞれ構成することができ、スレーブ側の回路負担を少なくして、送受信の切り替え手段が不要な、小型で安価なシリアル通信装置を得ることを目的とする。

この発明に係るシリアル通信装置は、少なくとも１つの第１の送受信回路と少なくとも１つの第２の送受信回路とが伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置において、
前記各送受信回路は、
２値の送信用データ信号に対して所定の信号レベルの間に所定の重畳パルスを重畳させてシリアルデータ信号を生成して送信する送信回路部と、
該送信回路部から送信されたシリアルデータ信号を受信し、該受信した該シリアルデータ信号に対して前記重畳パルスを抽出して前記送信用データ信号の抽出を行う受信回路部と、
をそれぞれ備えるものである。

具体的には、前記送信回路部は、所定の起点より始まるパルス幅Ｔ３の基準パルス信号に、該起点から時間Ｔ２が経過した時点で、該基準パルス信号の信号レベルを反転したパルス幅Ｔ１の重畳パルスを重畳させて前記送信用データ信号における１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記重畳パルスがない場合は、前記送信用データ信号における１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号を生成して送信用データ信号を１ビットずつ連続して出力するシリアル通信を行うようにした。

本発明のシリアル通信装置によれば、所定の起点より始まるパルス幅Ｔ３の基準パルス信号に、起点から時間Ｔ３より短い時間Ｔ２経過した時点で、時間Ｔ２より幅の狭い重畳パルスの有無によって、送信用データの「１」と「０」を表すようにしたため、送信用データ信号とは別ラインの同期信号が不要となり、簡単な回路、例えば２組の遅延回路と簡単なロジック回路だけで送信回路と受信回路を構成することができる。また、遅延回路はＣＲの時定数を応用した極めて簡単な回路でもよく、回路スペースを節約することができると共に、コストダウンを図ることができる。

また、第２の送受信回路においては、受信回路部で使用する遅延回路の一部が送信回路部にも共用することができ、送信回路部自体も簡単なロジック回路で構成することができる。更に、第２の送受信回路は、入力された無データのシリアルデータ信号に重畳パルスを重畳して、伝送路に出力するシリアルデータ信号としたことから、クロック発生回路や、送信権を制御する回路も不要で、第２の送受信回路は第１の送受信回路以上に回路スペースの節約とコストダウンを図ることができる。

また、第２の送受信回路からの送信データが少ない場合は、起点の位置を基準パルス信号の１周期ごとにすることにより、送信回路部の回路構成を更に簡素化することもできる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるシリアル通信装置の例を示した概略のブロック図である。
図１において、シリアル通信装置１は、ホスト装置ＨＣとスレーブ装置ＳＣとの間で半二重通信によるシリアル通信を行うものであり、ホスト側送受信回路２とスレーブ側送受信回路３で構成されている。ホスト側送受信回路２はホスト装置ＨＣに、スレーブ側送受信回路３はスレーブ装置ＳＣにそれぞれ接続され、ホスト側送受信回路２とスレーブ側送受信回路３は、シリアル信号の伝送を行う伝送路４で接続されている。なお、ホスト側送受信回路２は第１の送受信回路を、スレーブ側送受信回路３は第２の送受信回路をそれぞれなす。

ホスト側送受信回路２は、第１の送信回路部１１と第１の受信回路部１２で構成され、スレーブ側送受信回路３は、第２の送信回路部１３と第２の受信回路部１４で構成されている。第１の送信回路部１１及び第１の受信回路部１２と、第２の送信回路部１３及び第２の受信回路部１４とは伝送路４で接続されている。ホスト側送受信回路２からスレーブ側送受信回路３にデータを送信する場合は、第１の送信回路部１１から伝送路４を介してスレーブ側送受信回路３にシリアルデータ信号を送信し、第２の受信回路部１４は、伝送路４を介して入力された信号からデータを抽出する。

また、スレーブ側送受信回路３からホスト側送受信回路２にデータを送信する場合は、第１の送信回路部１１から伝送路４を介してスレーブ側送受信回路３に無データの信号を送信する。第２の送信回路部１３と第２の受信回路部１４は接続されており、第２の送信回路部１３は、伝送路４を介して入力された無データ信号にパルスを重畳させてデータを書き込み、該データを書き込んだシリアルデータ信号を、伝送路４を介してホスト側送受信回路２に送信し、第１の受信回路部１２は、伝送路４を介して入力された信号からデータを抽出する。

図２は、図１における第１の送信回路部１１の回路例を示した図であり、図３は、図２の各部の波形例を示したタイミングチャートである。図２及び図３を参照しながら、第１の送信回路部１１について説明する。
図２における第１の送信回路部１１は、ホスト装置ＨＣから出力データ信号ＳＤｏ１とクロック信号ＣＬＫが入力されており、出力データ信号ＳＤｏ１に応じたシリアル出力信号Ｓｏ１を生成して伝送路４に出力する。クロック信号ＣＬＫは、出力データ信号ＳＤｏ１の出力タイミングの２倍の周波数であり、出力データ信号ＳＤｏ１に同期している。

第１の送信回路部１１は、クロック信号ＣＬＫを所定の時間Ｔ２だけ遅延させるＴ２遅延回路２１と、該Ｔ２遅延回路２１の出力信号Ｓ１を更に所定の時間Ｔ１だけ遅延させるＴ１遅延回路２２と、Ｔ２遅延回路２１の出力信号Ｓ１とＴ１遅延回路２２の出力信号Ｓ２から重畳パルス信号Ｓ３を生成する重畳パルス生成回路２３と、クロック信号ＣＬＫを２分周して所定のパルス幅Ｔ３のパルス信号Ｓ５を生成するＴ３信号生成回路２４と、重畳パルス信号Ｓ３を出力データ信号ＳＤｏ１に応じて重畳させた重畳パルス信号Ｓ４とパルス信号Ｓ５からシリアル出力信号Ｓｏ１を生成する出力信号生成回路２５で構成されている。なお、Ｔ１遅延回路２２は第１のＴ１遅延回路を、重畳パルス生成回路２３は第１の重畳パルス生成回路を、出力信号生成回路２５は第１の出力信号生成回路をそれぞれなす。

Ｔ２遅延回路２１は、抵抗Ｒ１と、コンデンサＣ１と、バッファゲートＢＵＦ１で構成されている。抵抗Ｒ１の一端と接地電圧との間にはコンデンサＣ１が接続されており、抵抗Ｒ１の他端にはクロック信号ＣＬＫが入力されている。また、抵抗Ｒ１とコンデンサＣ１との接続部は、バッファゲートＢＵＦ１の入力端に接続されている。Ｔ２遅延回路２１の出力信号Ｓ１は、図３で示すようにクロック信号ＣＬＫを時間Ｔ２だけ遅延させた信号になり、遅延時間Ｔ２は抵抗Ｒ１とコンデンサＣ１とバッファゲートＢＵＦ１のしきい値電圧Ｖｔ１で決定される。

また、Ｔ１遅延回路２２は、抵抗Ｒ２、コンデンサＣ２及びインバータＩＮＶ１とで構成されている。Ｔ２遅延回路２１の出力端、すなわちバッファゲートＢＵＦ１の出力端と接地電圧との間には、抵抗Ｒ２とコンデンサＣ２が直列に接続されている。また、抵抗Ｒ２とコンデンサＣ２の接続部は、インバータＩＮＶ１の入力端に接続されている。Ｔ１遅延回路２２の出力信号Ｓ２は、図３で示すように、Ｔ２遅延回路２１の出力信号Ｓ１を反転し、時間Ｔ１だけ遅延させた信号になる。Ｔ１遅延回路２２の遅延時間Ｔ１は、抵抗Ｒ２、コンデンサＣ２及びインバータＩＮＶ１のしきい値電圧Ｖｔ２で決定される。

重畳パルス生成回路２３は、ＡＮＤ回路ＡＮ１で構成されている。ＡＮＤ回路ＡＮ１の各入力端には、Ｔ２遅延回路２１の出力信号Ｓ１とＴ１遅延回路２２の出力信号Ｓ２が対応して入力されており、ＡＮＤ回路ＡＮ１の出力端からは、図３のＳ３に示すように、重畳パルスがクロック信号ＣＬＫの１周期ごとに１つずつ作られる。

Ｔ３信号生成回路２４は、ＤフリップフロップＤＦＦ１で構成された１／２分周回路からなる。ＤフリップフロップＤＦＦ１のクロック入力端ＣＫにはクロック信号ＣＬＫが入力されており、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がる時点で出力端Ｑが反転し、図３のＳ５に示すように、Ｔ３信号生成回路２４は、時間Ｔ３ごとに反転するパルス幅Ｔ３の信号を生成して出力する。

出力信号生成回路２５は、ＡＮＤ回路ＡＮ２とＥｘＯＲ（エクスクルーシブオア）回路ＥＸＣ１で構成されている。ＡＮＤ回路ＡＮ２の２つの入力端には、出力データ信号ＳＤｏ１と重畳パルス生成回路２３の出力信号Ｓ３が対応して入力され、ＡＮＤ回路ＡＮ２の出力端は、ＥｘＯＲ回路ＥＸＣ１の一方の入力端に接続されている。ＥｘＯＲ回路ＥＸＣ１の他方の入力端には、Ｔ３信号生成回路２４の出力信号Ｓ５が入力されている。出力信号生成回路２５は、出力信号Ｓ５の信号レベルが変化するごとに出力データ信号ＳＤｏ１に応じて、出力信号Ｓ３の重畳パルスの有無を決定し、図３で示しているようなシリアル出力信号Ｓｏ１を生成する。

次に、図４は、図１における第１の受信回路部１２の回路例を示した図であり、図５は、図４の各部の波形例を示したタイミングチャートである。図４及び図５を参照しながら、第１の受信回路部１２について説明する。
図５における第１の受信回路部１２は、伝送路４から入力されたシリアル入力信号Ｓｉ１からデータを抽出して入力データ信号ＳＤｉ１としてホスト装置ＨＣに出力する。

第１の受信回路部１２は、シリアル入力信号Ｓｉ１から重畳パルスを除去するＴ１除去回路３１と、シリアル入力信号Ｓｉ１を時間(Ｔ１＋Ｔ２)以上遅延させると共に重畳パルスを除去する入力信号遅延回路３２と、シリアル入力信号Ｓｉ１とＴ１除去回路３１の出力信号Ｓ１２と入力信号遅延回路３２の出力信号Ｓ１４とから重畳パルスを抽出する重畳パルス抽出回路３３と、該重畳パルス抽出回路３３の出力信号Ｓ１７からデータ信号を抽出して入力データ信号ＳＤｉ１としてホスト装置ＨＣに出力するデータ抽出回路３４で構成されている。なお、Ｔ１除去回路３１は第１のＴ１除去回路を、入力信号遅延回路３２は第１の入力信号遅延回路を、重畳パルス抽出回路３３は第１の重畳パルス抽出回路を、データ抽出回路３４は第１のデータ抽出回路をそれぞれなす。

Ｔ１除去回路３１は、抵抗Ｒ１１、コンデンサＣ１１及びバッファゲートＢＵＦ１１で構成されている。抵抗Ｒ１１の一端と接地電圧との間にはコンデンサＣ１１が接続されており、抵抗Ｒ１１の他端にはシリアル入力信号Ｓｉ１が入力されている。また、抵抗Ｒ１１とコンデンサＣ１１との接続部は、バッファゲートＢＵＦ１１の入力端に接続されている。抵抗Ｒ１１とコンデンサＣ１１との接続部の信号をＳ１１とする。

図５から分かるように、Ｔ１除去回路３１によって、シリアル入力信号Ｓｉ１の重畳パルスが除去されパルス幅Ｔ３の元のパルス信号だけが取り出され、出力信号Ｓ１２として出力される。重畳パルスのパルス幅Ｔ１が短いほど、Ｔ１除去回路３１の時定数が小さくて済むため、重畳パルスを容易に除去することができる。更に、Ｔ１除去回路３１の出力信号Ｓ１２とシリアル入力信号Ｓｉ１の位相のズレが小さくて済むことから、重畳パルスのパルス幅Ｔ１は小さいほどよい。

入力信号遅延回路３２は、抵抗Ｒ１２、コンデンサＣ１２及びバッファゲートＢＵＦ１２で構成されている。抵抗Ｒ１２の一端と接地電圧との間にはコンデンサＣ１２が接続されており、抵抗Ｒ１２の他端にはシリアル入力信号Ｓｉ１が入力されている。また、抵抗Ｒ１２とコンデンサＣ１２との接続部はバッファゲートＢＵＦ１２の入力端に接続されている。抵抗Ｒ１２とコンデンサＣ１２との接続部の信号をＳ１３とする。

図５から分かるように、入力信号遅延回路３２の時定数は、Ｔ１除去回路３１の時定数より大きくなるように設定されていることから、入力信号遅延回路３２の出力信号Ｓ１４は、シリアル入力信号Ｓｉ１から重畳パルスが除去されると共に、シリアル入力信号Ｓｉ１が時間(Ｔ１＋T２)以上遅延された信号になっている。なお、図５において、電圧Ｖｔ１１はバッファゲートＢＵＦ１１のしきい値電圧を、電圧Ｖｔ１２はバッファゲートＢＵＦ１２のしきい値電圧をそれぞれ示している。

重畳パルス抽出回路３３は、ＥｘＮＯＲ（エクスクルーシブノア）回路ＥＸＮ１１、ＥｘＯＲ回路ＥＸＣ１１及びＡＮＤ回路ＡＮ１１で構成されている。ＥｘＮＯＲ回路ＥＸＮ１１の２つの入力端にはシリアル入力信号Ｓｉ１と入力信号遅延回路３２の出力信号Ｓ１４が対応して入力されている。ＥｘＯＲ回路ＥＸＣ１１の２つの入力端にはＴ１除去回路３１の出力端と入力信号遅延回路３２の出力端が対応して接続されている。

ＡＮＤ回路ＡＮ１１の２つの入力端には、ＥｘＮＯＲ回路ＥＸＮ１１とＥｘＯＲ回路ＥＸＣ１１の出力端が対応して接続されている。ＥｘＯＲ回路ＥＸＣ１１の出力信号をＳ１５とし、ＥｘＮＯＲ回路ＥＸＮ１１の出力信号をＳ１６とし、重畳パルス抽出回路３３の出力信号であるＡＮＤ回路ＡＮ１１の出力信号をＳ１７とする。図５から分かるように、ＡＮＤ回路ＡＮ１１の出力端からは、抽出された重畳パルスが出力信号Ｓ１７として出力されている。

データ抽出回路３４は、３つのＤフリップフロップＤＦＦ１１〜ＤＦＦ１３、インバータＩＮＶ１１及びＥｘＯＲ回路ＥＸＣ１２で構成されている。ＤフリップフロップＤＦＦ１１のクロック信号入力端ＣＫには、重畳パルス抽出回路３３の出力信号Ｓ１７が、ＤフリップフロップＤＦＦ１１のデータ入力端ＤにはＤフリップフロップＤＦＦ１１の反転出力端ＱＢが接続されている。また、ＤフリップフロップＤＦＦ１１の出力端Ｑは、ＤフリップフロップＤＦＦ１２のデータ入力端Ｄに接続されている。

更に、ＤフリップフロップＤＦＦ１２の出力端Ｑは、ＤフリップフロップＤＦＦ１３のデータ入力端Ｄに接続されている。ＤフリップフロップＤＦＦ１２とＤフリップフロップＤＦＦ１３のクロック信号入力端ＣＫには、インバータＩＮＶ１１を介してＥｘＯＲ回路ＥＸＣ１１の出力端が接続されている。ＥｘＯＲ回路ＥＸＣ１２の２つの入力端には、ＤフリップフロップＤＦＦ１２及びＤＦＦ１３の各出力端Ｑが対応して接続されている。

インバータＩＮＶ１１の出力信号をＳ１８とし、ＤフリップフロップＤＦＦ１１〜ＤＦＦ１３の各出力端Ｑからの出力信号をＳ１９〜Ｓ２１とする。
図５において、ＥｘＯＲ回路ＥＸＣ１２は、出力信号Ｓ２０と出力信号Ｓ２１の各信号レベルが一致する場合はローレベルの信号を、一致しない場合はハイレベルの信号を出力することから、入力データ信号ＳＤｉ１は、シリアル入力信号Ｓｉ１に重畳パルスが重畳されている間はハイレベルになる。

図６は、図４の入力信号遅延回路３２の他の回路例を示した図である。重畳パルスはＴ１除去回路３１で除去されていることから、Ｔ１除去回路３１の出力信号Ｓ１２を遅延することによっても、図５に示す信号Ｓ１４を生成することができる。図６では、インバータの入力変化が出力に現れるまでの信号遅延を利用した回路を例にして示しており、４つのインバータＩＮＶ１２〜ＩＮＶ１５を直列に接続しているが、インバータの数を増やすことで必要な遅延時間を得ることができる。なお、図６では、入力信号遅延回路３２において、入力信号に対する出力信号の信号レベルが反転しないように直列に接続するインバータの数は偶数個にしてある。また、入力信号遅延回路３２は図６の回路に限らず、ＣＲを用いた単安定マルチバイブレータや、シフトレジスタ等の遅延回路を使用してもよい。

図７は、図１のスレーブ側送受信回路３の回路例を示した図であり、図８は、図７の各部の波形例を示したタイミングチャートである。図７及び図８を参照しながらスレーブ側送受信回路３について説明する。
図７において、第２の受信回路部１４は、伝送路４から入力されたシリアル入力信号Ｓｉ２からデータを抽出して入力データ信号ＳＤｉ２としてスレーブ装置ＳＣに出力する。

第２の受信回路部１４は、シリアル入力信号Ｓｉ２から重畳パルスを除去するＴ１除去回路４１と、該Ｔ１除去回路４１の出力信号Ｓ３１を時間(Ｔ１＋Ｔ２)以上遅延させて出力する入力信号遅延回路４２と、シリアル入力信号Ｓｉ２とＴ１除去回路４１の出力信号Ｓ３１と入力信号遅延回路４２の出力信号Ｓ３２とから重畳パルスを抽出する重畳パルス抽出回路４３と、該重畳パルス抽出回路４３の出力信号からデータ信号を抽出して入力データ信号ＳＤｉ２としてスレーブ装置ＳＣに出力するデータ抽出回路４４で構成されている。

なお、第２の受信回路部１４は、図４で示した第１の受信回路部１２と同様の回路構成をなすことから、その説明を省略する。また、Ｔ１除去回路４１は第２のＴ１除去回路を、入力信号遅延回路４２は第２の入力信号遅延回路を、重畳パルス抽出回路４３は第２の重畳パルス抽出回路を、データ抽出回路４４は第２のデータ抽出回路をそれぞれなしている。

次に、第２の送信回路部１３は、入力信号遅延回路４２の出力信号Ｓ３２を時間Ｔ１だけ遅延するＴ１遅延回路５１と、入力信号遅延回路４２の出力信号Ｓ３２とＴ１遅延回路５１の出力信号Ｓ３３から重畳パルス信号Ｓ３４を生成して出力する重畳パルス生成回路５２と、シリアル出力信号Ｓｏ２を生成して伝送路４に出力する出力信号生成回路５３とで構成されている。なお、Ｔ１遅延回路５１は第２のＴ１遅延回路を、重畳パルス生成回路５２は第２の重畳パルス生成回路を、出力信号生成回路５３は第２の出力信号生成回路をそれぞれなす。

Ｔ１遅延回路５１は、抵抗Ｒ２２、コンデンサＣ２２及びインバータＩＮＶ２６で構成されている。抵抗Ｒ２２の一端と接地電圧との間にはコンデンサＣ２２が接続されており、抵抗Ｒ２２の他端には入力信号遅延回路４２の出力信号Ｓ３２が入力されている。また、抵抗Ｒ２２とコンデンサＣ２２の接続部は、インバータＩＮＶ２６の入力端に接続されている。Ｔ１遅延回路５１は、図８から分かるように、入力信号遅延回路４２の出力信号Ｓ３２を遅延時間Ｔ１だけ遅延させると共に信号レベルを反転させて出力信号Ｓ３３として出力する。

重畳パルス生成回路５２は、ＥｘＮＯＲ回路ＥＸＮ２２で構成されている。Ｔ１遅延回路５１の入力端と出力端がＥｘＮＯＲ回路ＥＸＮ２２の２つの入力端に対応して接続されており、ＥｘＮＯＲ回路ＥＸＮ２２の出力端からは、重畳パルスがシリアル入力信号Ｓｉ２の半周期ごとに１つずつ生成されてなる出力信号Ｓ３４が出力される。

出力信号生成回路５３は、３入力のＡＮＤ回路ＡＮ２２、３入力のＮＡＮＤ回路ＮＡ２１、ＰＮＰトランジスタＴｒ２１及びＮＰＮトランジスタＴｒ２２で構成されている。ＡＮＤ回路ＡＮ２２及びＮＡＮＤ回路ＮＡ２１において、各第１の入力端には重畳パルス生成回路５２の出力信号Ｓ３４が、各第２の入力端には出力データ信号ＳＤｏ２がそれぞれ入力されている。更に、ＡＮＤ回路ＡＮ２２の第３の入力端には、第２の受信回路部１４におけるＴ１除去回路４１の出力信号Ｓ３１が入力され、ＮＡＮＤ回路ＮＡ２１の第３の入力端には、Ｔ１除去回路４１の出力信号Ｓ３１の信号レベルを反転した信号が入力されている。

ＡＮＤ回路ＡＮ２２の出力端は、ＮＰＮトランジスタＴｒ２２のベースに、ＮＡＮＤ回路ＮＡ２１の出力端は、ＰＮＰトランジスタＴｒ２１のベースに接続されている。電源電圧Ｖｄｄと接地電圧との間には、ＰＮＰトランジスタＴｒ２１とＮＰＮトランジスタＴｒ２２が直列に接続されており、ＰＮＰトランジスタＴｒ２１とＮＰＮトランジスタＴｒ２２の接続部から伝送路４にシリアル出力信号Ｓｏ２が出力される。ＡＮＤ回路ＡＮ２２は、シリアル入力信号Ｓｉ２と出力データ信号ＳＤｏ２が共にハイレベルのときにハイレベルの信号を出力し、ＮＰＮトランジスタＴｒ２２がオンしてシリアル出力信号Ｓｏ２の信号レベルを下げる。

ＮＡＮＤ回路ＮＡ２１は、シリアル入力信号Ｓｉ２がローレベルであると共に出力データ信号ＳＤｏ２がハイレベルのときにローレベルの信号を出力し、ＰＮＰトランジスタＴｒ２１がオンしてシリアル入力信号Ｓｏ２の信号レベルを上げる。このように、第２の送信回路部１３は、シリアル入力信号Ｓｉ２に重畳パルスを重畳させてシリアル出力信号Ｓｏ２を生成して出力する。なお、図７における第２の送信回路部１３から出力されるシリアル出力信号Ｓｏ２では、重畳パルスが重畳される位置は、起点から約(Ｔ２＋Ｔ１)後になるが、時間Ｔ１は時間Ｔ２に比べ十分小さいことからＴ２≒Ｔ１＋Ｔ２であり、シリアル出力信号Ｓｏ２は前述した第１の受信回路部１２で十分受信することができる。

ここで、時間Ｔ１〜Ｔ３の関係について説明する。
図９は、伝送路４に出力されるシリアル出力信号の例を示した図である。
図９（ａ）に示すシリアル出力信号は、パルス幅Ｔ３の繰り返し信号におけるローレベルからハイレベルに変化する時点と、ハイレベルからローレベルに変化する時点の両方を起点としている。
出力データ信号が「１」の場合は、起点から時間Ｔ２が経過した時点で、信号レベルを反転させたパルス幅Ｔ１のパルスを発生させる。出力データ信号が「０」の場合は、パルス幅Ｔ１のパルスを発生させないようにしている。また、各起点からハイレベル又はローレベルの期間をＴ３とする。

時間Ｔ１〜Ｔ３の関係は、下記の条件１を満足する。
Ｔ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３………………（条件１）
時間Ｔ１はできるだけ小さい方が送受信回路を簡単に構成することができるため、望ましくは下記条件２を満足するようにすればよい。
Ｔ１≪Ｔ２＜Ｔ３………………（条件２）
また、時間Ｔ３は時間Ｔ２に比べて２倍以上であると送受信回路が簡単になるのため、下記条件３を満足することが望ましい。
（Ｔ１＋Ｔ２）＜Ｔ３／２………………（条件３）

図９（ｂ）で示したシリアル出力信号は、繰り返し信号におけるローレベルからハイレベルに変化する時点を起点とした例であり、このときのパルス幅Ｔ３は繰り返し信号のハイレベルの期間である。図示していないが、逆に起点をハイレベルからローレベルにした場合のパルス幅Ｔ３は、繰り返し信号のローレベルの期間となる。
図９（ｃ）で示したシリアル出力信号は、繰り返し信号の２周期ごとにローレベルからハイレベルに変化する時点を起点とした例である。
起点を繰り返し信号のどこにするかは、図９で示した以外にもさまざまな案が考えられるが、起点の条件は、使用する伝送システムによって前記条件１〜３を満足するように最適に設定すればよい。

図１０は、第１の受信回路１２の他の回路例を示した図であり、図１１は、図１０の各部の波形例を示したタイミングチャートである。なお、図１０では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図１０における図４との相違点は、図４のデータ抽出回路３４の回路構成を変えたことにある。

図１０におけるデータ抽出回路３４は、ＤフリップフロップＤＦＦ１１〜ＤＦＦ１３、インバータＩＮＶ１１及びＰＬＬを構成しているダウンカウンタＤＣ３１で構成されている。ＤフリップフロップＤＦＦ１１に対する接続は図４の場合と同様であり、ＤフリップフロップＤＦＦ１２，ＤＦＦ１３及びＥｘＯＲ回路ＥＸＣ１２に対する接続は、ＤフリップフロップＤＦＦ１２，ＤＦＦ１３の各クロック信号入力端ＣＫ以外は図４と同様である。

ＤフリップフロップＤＦＦ１２及びＤＦＦ１３の各クロック信号入力端ＣＫには、ＰＬＬの出力であるダウンカウンタＤＣ３１の出力端Ｑ２から、クロック信号ＣＬＫを４分周した内部クロック信号ＣＬＫｉが供給されている。このため、ＤフリップフロップＤＦＦ１２の出力信号Ｓ２０とＤフリップフロップＤＦＦ１３の出力信号Ｓ２１は、図１１で示すように、内部クロック信号ＣＬＫｉの立ち下がりに同期して、ＤフリップフロップＤＦＦ１１の出力信号をシフトした信号となる。

ダウンカウンタＤＣ３１のリセット入力端Ｒには、インバータＩＮＶ１１を介して重畳パルス抽出回路３３の出力信号Ｓ１７が入力され、クロック信号ＣＬＫは、パルス幅Ｔ３の間に４クロック発生するようにロックされている。このため、ＰＬＬの出力であるダウンカウンタＤＣ３１の出力端Ｑ２から出力される内部クロック信号ＣＬＫｉは、シリアル入力信号Ｓｉ１における基本周波数の２倍の周波数となる。図１１から分かるように、ＥｘＯＲ回路ＥＸＣ１２は、出力信号Ｓ２０及びＳ２１の信号レベルが一致するとローレベルの信号を出力し、出力信号Ｓ２０及びＳ２１の信号レベルが一致しないとハイレベルの信号を出力する。このことから、図１１の入力データ信号ＳＤｉ１に示すように、シリアル入力信号Ｓｉ１に重畳パルスが重畳された期間がハイレベルになった入力データ信号ＳＤｉ１が得られることが分かる。

このように、本第１の実施の形態におけるシリアル通信装置によれば、所定の起点より始まるパルス幅Ｔ３のパルス信号に、起点から時間Ｔ３より短い時間Ｔ２が経過した時点で、時間Ｔ２よりパルス幅の小さい重畳パルスの有無によって、データの「１」と「０」を表すようにした。このことから、同期信号が不要で、ホスト側及びスレーブ側の各送受信回路を簡単な回路でそれぞれ構成することができ、スレーブ側の回路負担を少なくして、送受信の切り替え手段が不要で、小型化及びコストの低減を図ることができる。また、スレーブ側送受信回路ではクロック信号を発生させる必要がないことから、回路構成を非常にシンプルにすることができる。

第２の実施の形態．
図１２は、本発明の第２の実施の形態におけるシリアル通信装置のスレーブ側送受信回路の回路例を示した図であり、図１３は、図１２の各部の波形例を示したタイミングチャートである。なお、本発明の第２の実施の形態におけるシリアル通信装置の例を示したブロック図は、図１のスレーブ側送受信回路３及び第２の送信回路部１３の符号を変える以外は図１と同様であるので省略する。また、図１２では、図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図７との相違点のみ説明する。

図１２における図７との相違点は、図７の重畳パルス発生回路５２の回路構成を変えて重畳パルス発生回路５２ａにすると共に、図７の出力信号生成回路５３の回路構成を変えて出力信号生成回路５３ａにしたことにあり、これらに伴って、図７の第２の送信回路部１３を第２の送信回路部１３ａに、図７のスレーブ側送受信回路３をスレーブ側送受信回路３ａにそれぞれした。
図１２において、スレーブ側送受信回路３ａは、第２の送信回路部１３ａと第２の受信回路部１４で構成されている。なお、第２の受信回路部１４は、図７と同様であるのでその説明を省略する。

第２の送信回路部１３ａは、Ｔ１遅延回路５１と、入力信号遅延回路４２の出力信号Ｓ３２とＴ１遅延回路５１の出力信号Ｓ３３から重畳パルス信号Ｓ３４ａを生成する重畳パルス生成回路５２ａと、シリアル出力信号Ｓｏ２を生成して伝送路４に出力する出力信号生成回路５３ａとで構成されている。なお、重畳パルス生成回路５２ａは第２の重畳パルス生成回路を、出力信号生成回路５３ａは第２の出力信号生成回路をそれぞれなす。
重畳パルス生成回路５２ａは、ＡＮＤ回路ＡＮ３１で構成されている。Ｔ１遅延回路５１の入力端と出力端がＡＮＤ回路ＡＮ３１の２つの入力端に対応して接続されており、ＡＮＤ回路ＡＮ３１の出力端からは、重畳パルスがシリアル入力信号Ｓｉ２のハイレベル期間ごとに１つずつ生成されてなる出力信号Ｓ３４ａが出力される。

出力信号生成回路５３ａは、ＡＮＤ回路ＡＮ３２及びＮＰＮトランジスタＴｒ３１で構成されている。ＡＮＤ回路ＡＮ３２において、一方の入力端には重畳パルス生成回路５２ａの出力信号Ｓ３４ａが、他方の入力端には出力データ信号ＳＤｏ２がそれぞれ入力されている。ＡＮＤ回路ＡＮ３２の出力端は、ＮＰＮトランジスタＴｒ３１のベースに接続されており、シリアル入力信号Ｓｉ２が入力される入力端と接地電圧との間にはＮＰＮトランジスタＴｒ３１が接続されている。なお、ＡＮＤ回路ＡＮ３２の出力信号をＳ３６ａとする。

このような構成において、ＡＮＤ回路ＡＮ３２の出力信号Ｓ３６ａがハイレベルになると、ＮＰＮトランジスタＴｒ３１はオンしてシリアル入力信号Ｓｉ２の信号レベルを低下させるため、図１３に示すように、シリアル入力信号Ｓｉ２に重畳パルスを重畳させたシリアル出力信号Ｓｏ２を生成することができる。図１３から分かるように、図１２の第２の送信回路部１３ａでは、シリアル入力信号Ｓｉ２がハイレベルのときにのみシリアル入力信号Ｓｉ２に重畳パルスを重畳していることから、第２の送信回路部１３ａからホスト装置ＨＣにデータ信号を送信する場合は、ホスト側送受信回路からスレーブ側送受信回路にデータ信号を送信する場合に比べ、データ信号密度が１／２になっている。なお、このときのシリアル出力信号Ｓｏ２は、図９（ｂ）で示した場合と同様である。

このように、本第２の実施の形態におけるシリアル通信装置は、第２の送信回路部１３ａで、シリアル入力信号Ｓｉ２がハイレベルのときにのみシリアル入力信号Ｓｉ２に重畳パルスを重畳するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、スレーブ側送受信回路からの送信データが少ない場合は、起点の位置を繰り返し信号の１周期ごとにすることによって、スレーブ側送受信回路における送信回路部の回路構成を更に簡素化することができる。

本発明の第１の実施の形態におけるシリアル通信装置の例を示した概略のブロック図である。図１における第１の送信回路部１１の回路例を示した図である。図２の各部の波形例を示したタイミングチャートである。図１における第１の受信回路部１２の回路例を示した図である。図４の各部の波形例を示したタイミングチャートである。図４の入力信号遅延回路３２の他の回路例を示した図である。図１のスレーブ側送受信回路３の回路例を示した図である。図７の各部の波形例を示したタイミングチャートである。伝送路４に出力されるシリアル出力信号の例を示した図である。図１における第１の受信回路１２の他の回路例を示した図である。図１０の各部の波形例を示したタイミングチャートである。本発明の第２の実施の形態におけるシリアル通信装置のスレーブ側送受信回路の回路例を示した図である。図１２の各部の波形例を示したタイミングチャートである。デジタル信号をシリアル通信で伝送する方法の従来例を示した図である。デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。デジタル信号をシリアル通信で伝送する方法の他の従来例を示した図である。半二重通信を行うシリアル通信装置の従来例を示した概略のブロック図である。

符号の説明

１シリアル通信装置
２ホスト側送受信回路
３，３ａスレーブ側送受信回路
４伝送路
１１第１の送信回路部
１２第１の受信回路部
１３，１３ａ第２の送信回路部
１４第２の受信回路部
２１Ｔ２遅延回路
２２，５１Ｔ１遅延回路
２３，５２，５２ａ重畳パルス生成回路
２４Ｔ３信号生成回路
２５，５３，５３ａ出力信号生成回路
３１，４１Ｔ１除去回路
３２，４２入力信号遅延回路
３３，４３重畳パルス抽出回路
３４，４４データ抽出回路
ＨＣホスト装置
ＳＣスレーブ装置

Claims

少なくとも１つの第１の送受信回路と少なくとも１つの第２の送受信回路とが伝送路で接続され、該第１及び第２の各送受信回路間で半二重通信によるシリアル通信を行うシリアル通信装置において、
前記各送受信回路は、
２値の送信用データ信号に対して所定の信号レベルの間に所定の重畳パルスを重畳させてシリアルデータ信号を生成して送信する送信回路部と、
該送信回路部から送信されたシリアルデータ信号を受信し、該受信した該シリアルデータ信号に対して前記重畳パルスを抽出して前記送信用データ信号の抽出を行う受信回路部と、
をそれぞれ備えることを特徴とするシリアル通信装置。
前記送信回路部は、所定の起点より始まるパルス幅Ｔ３の基準パルス信号に、該起点から時間Ｔ２が経過した時点で、該基準パルス信号の信号レベルを反転したパルス幅Ｔ１の重畳パルスを重畳させて前記送信用データ信号における１ビット分の所定の２値のレベルを表すと共に、前記起点から時間Ｔ２が経過した時点で、前記重畳パルスがない場合は、前記送信用データ信号における１ビット分の他の２値のレベルを表し、更に前記パルス幅Ｔ１とパルス幅Ｔ３及び時間Ｔ２がＴ１＜Ｔ２＜Ｔ３でかつ（Ｔ１＋Ｔ２）＜Ｔ３の関係が成り立つように、前記シリアルデータ信号を生成して送信用データ信号を１ビットずつ連続して出力するシリアル通信を行うことを特徴とする請求項１記載のシリアル通信装置。