JP2007503630A - 高速通信用の周期的インターフェース較正 - Google Patents

高速通信用の周期的インターフェース較正 Download PDF

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Abstract

高速通信インターフェースによりＮバス線を有するパラレルバスを管理する。Ｎ＋１本の通信線が確立される。Ｎ＋１本の通信線の１本に対して点検動作を実行する一方、Ｎ＋１本の通信線のＮ本はＮ線バスからのデータに利用できる。動作が完了した後で、点検動作が実行された通信線を変更することにより、Ｎ＋１本の通信線のうちＮ本による通信を妨げることなく、Ｎ＋１本の通信線全てが周期的に点検される。

Description

発明の背景
発明の分野
本出願は、集積回路用の高速パラレルバス・インターフェースを含む高速通信インターフェースに関し、特にそのようなインターフェースの較正（カリブレーション）に関する。
関連技術の説明
高性能データプロセスアプリケーションは、ギガヘルツの範囲を超えるデータ速度を求める要求を促進している。この要求に応えるべくプロセッサ・クロックの速度が増すにつれて、高性能パラレルバス・インターフェース技術がこれらのニーズに応えるべく開発されている。パラレルバス・インターフェースにおいて、多くのシリアル線が並列に動作している。いわゆるＳＥＲＤＥＳ（ｓｅｒｉａｌｉｚｅｒ−ｄｅｓｅｒｉａｌｉｚｅｒの略）技術が各々のパラレル線に適用されている。ＸＤＲ（商標）高性能メモリ・インターフェース技術（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ Ｔｅｃｈｎｏｌｏｇｙ、レーザー（Ｒａｓｅｒ（商標））高性能インターフェース技術（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｉｎｔｅｒｆａｃｅ Ｔｅｃｈｎｏｌｏｇｙ）、およびレッドウッド（Ｒｅｄｗｏｏｄ（商標））高性能パラレルバス・インターフェース技術（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｐａｒａｌｌｅｌ Ｂｕｓ Ｉｎｔｅｒｆａｃｅ Ｔｅｃｈｎｏｌｏｇｙ）の商品名で提供される製品を含む他の高性能バス・インターフェース技術がランバス社（Ｒａｍｂｕｓ．Ｉｎｃ）から提供されている。高速インターフェースに関する背景技術は米国特許第６，３９６，３２９Ｂ１号「短い待ち時間で高速信号を受信する方法および装置」、および米国特許第６，４７３，４３９号「最短待ち時間でのフェールセーフ再同期化方法および装置」に見られる。
通信速度が増すにつれてより重要になる問題の一つに、クロックおよびサンプル・タイミングの較正がある。データの各ビットの最適サンプリング点は多くの独立変数により制御されるが、突き詰めればクロックとデータの単純な関係に帰着する。いかなる所与の瞬間にも、全てのデータパターンについて最適な１個のサンプリング点が存在する。問題が複雑になるのは、最適サンプリング点が変化することである。ジッターとして知られる高周波ノイズにより、最適サンプリング点の周囲に不確実性という雲がかかる。ジッターを補償する方法は、その効果に限界がある。従って、ジッターが極めて小さいシステムが好適である。歪みとして知られる低周波ノイズは、最適サンプリング点において緩慢に変化するオフセットを含み、エラーの原因を追跡する当該システムの能力に応じて補償を提供することができる。
歪みを引き起こすエラーの原因を追跡して較正するいくつかの方法が開発されている。一つの方法は過剰サンプリングとして知られている。過剰サンプリングは、遷移を保証すべく、ビット時間当たり２回以上のデータサンプリングおよびデータ符号化を必要とする。これらの過剰サンプリング方式は、８ｂ／１０ｂ等のクロック／データパターンを用いるクロック／データ回復スキームを含む。大多数の現行ＳＥＲＤＥＳ技術は８ｂ／１０ｂ符号化スキームを用いる。この方式は、通信リンク用の論理チャネルと同じ個数の物理チャネルに依存する利点がある。しかし、８ｂ／１０ｂ符号化スキームには２５％の帯域幅ペナルティが本質的に内在している。また、過剰サンプリングにより電力消費の増大が避けられない。
エラーの原因を追跡および較正する別の方法は、初期較正を実行し、次いでシステムに開ループを実行させるステップを含む。このプロセスは、全ての温度関連のドリフト成分を追跡するために優れた回路を必要とする。この方式のよく知られた例として、信号源同期技術として公知である。クロックとデータの間のドリフトを補償するデータと共に、タイミング基準が、通常は独立した物理チャネルを介して送られる。追跡時定数は、可能な限り高速かつタイムラグが最小限であることが必要である。また、パラレルバス内の各々の導線のあらゆる動作条件に対してオフセット値が１個であることが最適であろう。パラレルバス内の全ての導線の全てのドリフト状態について良好な追跡が実現できれば、信号源同期方式は極めて魅力的である。
別の方式において、追跡時定数が最適でない場合、各リンクを一時的に無効にして高速の周期的較正に用いることができる。この種の周期的較正には、当該プロセスで実データを損なうことなく、較正ウインドウの間に効率的に較正を実行するために、送受信動作間の正確な論理的同期が必要である。同期化された周期的動作はマスタスレーブ型実装方式では可能であるが、ピア・ツー・ピア型の周期的動作は、効率的に組み込むのが極めて困難である。
最適なチップ間相互接続方式の選択は、従来の待ち時間および有効帯域幅の尺度だけではなく、これを実施するために必要な面積と電力にも依存する。システム設計者の帯域幅および待ち時間要件を満たしながら、期待に沿って性能を拡大し続けるためには、面積／帯域幅と電力／帯域幅との優れたトレードオフを提供するシステム・ソリューションが必要とされる。
発明の概要
本発明は、周期的較正を行なうべく適合された送信器および受信器を含む通信インターフェースと、当該インターフェースを介した通信経路の点検較正方法を提供する。周期的較正プロセスは、インターフェースが動作する間にバックグラウンドプロセスとして実質的に連続動作が可能であり、通常は通信線の点検動作の時間を確保するためのリセットその他の初期化イベントを行なうことなく、通信線を長時間連続使用しながら点検することができる。
本発明による方法は、論理層にＮ本のバス線を有するパラレルバス用の高速通信インターフェースを管理する。物理層において、Ｎ＋１本の通信線を確立する。Ｎ＋１本の通信線の１本に対して点検動作（例えば較正）を実行する一方、Ｎ＋１本の通信線のＮ本はＮ線パラレルバスからのデータに利用できる。動作が完了した後で、点検動作が実行された通信線を変更することにより、Ｎ＋１本の通信線のうちＮ本による通信を妨げることなく、Ｎ＋１本の通信線の全てが周期的に点検される。
点検動作が較正である場合、受信器クロックの較正に適合された疑似乱数ビット・シーケンス等の較正信号が信号源から送信され、Ｎ＋１本の通信線の中で通信線（ｎ）と称される１本の特定通信線上にある宛先で受信される。同時に、Ｎ本の通信線上でのデータの通信用に１本の経路が点検される。通信線（ｎ）に関連付けられた１個のパラメータが較正される。次いで、通信線（ｎ）に関連付けられたパラメータを較正した後で、添え字（ｎ）が変更され、次の通信線に対して当該プロセスが繰り返される。従って、１回の較正においてＮ＋１本の通信線の１本を使用し、時間の経過と共にＮ＋１本の通信線をあるパターンに従って交替させつつ各々較正していく。
本方法の実施形態は、例えばＮ線バスからデータが送られていない間、Ｎ本の通信線上の受信器および送信器の少なくとも１個を、省電力状態に切り替える一方、当該通信線上で周期的な点検動作を実行し続けるステップを含む。このように、較正等、高速パラレルデータ・インターフェースの点検を中断することなく、省電力状態が保たれる。本システムは一実施形態において、周期的な点検プロシージャが連続する「休眠」モードを含む一方、当該通信線に対応している他の回路は省電力状態にある。点検プロシージャは、「休眠」モードの間、通信線の通常動作時のサイクル時間より短い、等しい、長いサイクル時間で動作することができる。本システムはまた、点検プロシージャを停止するモードにも対応しており、点検プロシージャに対応する回路は省電力状態にある。
本発明はまた、データフローを中断させることなく、点検対象である通信線を切替える方法を提供する。本方法は、例えば、添え字（ｎ）を変更して、第一の特定通信線を点検対象からＮ線バスの１本の導線との通信状態に切り替え、第二の特定通信線をＮ線バスの当該導線との通信状態から点検対象に切り替えるステップと、安定化期間中は第一および第二の特定通信線をＮ線バスの当該導線から共にルーティングして、安定化期間終了後に、第二の特定通信線に対して点検を実行するステップを含む。
本発明の実施形態において添え字（ｎ）を、連続周期関数に従い変更することにより、Ｎ＋１本の通信線の各々は連続周期関数の周期内に少なくとも１回は点検される。Ｎ＋１本の通信線の組が、経路０〜Ｎと論理的に識別される通信線を含む場合、あるパターンは、ゼロに等しい添え字（ｎ）から出発して、（ｎ）をＮまで増加させ、次いで（ｎ）をゼロまで減少する反復パターンを含む。
本発明はまた、通信線の信号源と宛先端に対応する信号インターフェースを以って実施されている。従って、本発明の実施形態は、Ｎ＋１本の信号線を有する信号線の組と、信号線の組の各信号線に接続されたＮ＋１個の受信器とを含み、これらが共にＮ＋１本の信号経路の組を確立する。Ｎ＋１本の信号経路の組は、Ｎ線バスに対応すべく適合されている。較正回路等の導線点検回路がインターフェースに含まれている。Ｎ＋１本の信号経路内、例えばＮ＋１個の受信器とＮ線バスとの間、に配置されたスイッチと、当該スイッチ用の制御論理とが、当該組のＮ本の信号経路をＮ線バスに、および当該組の信号経路の１本、すなわち信号経路（ｎ）を導線点検回路へ選択的にルーティングすべく動作する。添え字（ｎ）を上述のように変更して、データフローを妨げることなく当該組の信号経路を点検する。
本発明の実施形態によれば、導線点検回路は較正回路を含む。例えば、較正回路を用いて、Ｎ＋１個の受信器の各々に受信器クロックを供給すべく用いられる調整可能なクロック・ジェネレータを設定する。
また別の実施形態において、所定パターンに従い、信号経路の組の信号経路を引き続き点検しながらＮ＋１個の受信器の電力を抑制する論理が含まれている。
本発明の別の実施形態は、通信線の信号源側に実装される。このような実施形態において、Ｎ線バスは、Ｎ＋１本の信号線を有する信号線の組に信号を送る。Ｎ＋１個の送信器が信号線の組に接続されていて、Ｎ＋１本の信号経路の組を確立する。導線点検回路が含まれている。Ｎ＋１本の信号経路にスイッチが接続されている。当該スイッチ用の制御論理が、当該組のＮ本の信号経路をＮ線バスから当該信号線の組のＮ本の信号線へ選択的にルーティングし、当該組の１本の信号経路、すなわち信号経路（ｎ）を導線点検回路から信号線（ｎ）へルーティングする。添え字（ｎ）を、導線点検回路が上述のように、所定パターンに従ってＮ＋１本の信号線の各々に連続的に接続するように変更する。同様に、通信線の信号源側において、Ｎ＋１個の送信器は、導線点検処理を妨げることなく電力を抑制することができる。
本発明の別の実施形態は、信号源側、宛先側、および通信媒体の組合せを含んでいて、完全な高速パラレル通信システムを提供する。
本発明の実施形態は１００ＭＨｚ、ある種の実施形態で１ＧＨｚを超えるデータ速度を有する集積回路間の通信に対応している。
上述の導線点検の実施形態は、例えば受信器クロックの較正に用いられる較正信号の送信を含む。較正は、信号発信レベル、シンボル取得のためのサンプリング時間の最適配置、および終端素子のインピーダンスと受信器閾値等、通信線の他のパラメータに適用することができる。フィルタの適応型平準化を用いる通信線の場合、点検は平準化またはフィルタ係数の較正を含んでいてよい。回線管理プロセスを、較正信号の送信を含むかまたは含まない導線点検アプリケーションに適用することができる。
本発明の他の態様および利点は以下の通り、図面、詳細説明、および請求項を精査すればわかるであろう。
詳細な説明
本発明の実施形態の詳細説明を図１〜５を参照しつつ行なう。
図１は、本発明による連続周期的較正を適用する通信システムの概略ブロック図である。本システムは、第一の集積回路１０および第二の集積回路１１を含んでいる。第一の集積回路１０は、Ｎ本の導線を含む論理層パラレルバス２０、較正信号源２１、および較正論理２２を含んでいる。スイッチ２３は、パラレルバス２０と較正信号源２１を送信器の組１２〜１６に接続して、Ｎ＋１本の物理層通信線の各々に１個ずつ含まれるようにする。送信器の組１２〜１６は、通信媒体を介して通信信号を制御する。この例では、送信器の組１２〜１６が、Ｎ＋１本の送信線の組の導線０〜導線Ｎを含む各々の送信線に接続された入出力ポート３２〜３６に接続された信号線（集積回路上のＩＯピン等）上でデータを制御する。
第二の集積回路１１は、補完的要素を含んでいる。入出力ポート４２〜４６は信号線により、第二の集積回路１１上のＮ＋１個の受信器の組の各受信器５２〜５６に接続されている。受信器５２〜５６はスイッチ５７に接続されている。スイッチ５７は、当該組のうちＮ個の受信器の出力をＮ線パラレルバス５８へルーティングする一方、当該組の受信器のうち１個の出力を較正回路５９へルーティングする。第二の集積回路１１上の較正論理６０は、通信線の組の連続周期的較正を管理すべくスイッチ５７および較正回路５９を制御する。
第一の集積回路１０の論理２２および第二の集積回路１１の論理６０は休眠状態に対応可能であり、必要でない場合は送信器および受信器を省電力モードに設定する一方、較正サイクルは継続される。この休眠状態は、送受信システムにおいて省電力状態から動作起動に迅速に遷移するための高速パラレルインターフェースの待機状態を点検する。いくつかの実施形態において、較正プロセスも停止される別の省電力状態が含まれる。
図１において、通信リンクが一方向へ動作する様子を示す。本発明はまた、双方向通信リンクにも拡張でき、その場合、第一および第二の集積回路の両方に受信器と送信器、および他の補完的論理が見出すことができる。
連続周期的較正プロセスは追加的なリンクを用いて、インターフェースを介して較正動作を時分割する機構を提供する。８個の論理リンク（Ｎ＝８）を有するパラレルインターフェースにおいて、９個の物理的リンクを用いて、その１個が較正リンクとして順繰りに割当てられるようにする。較正リンクは、システムの最悪ケース待ち時間に影響しない範囲で、必要なだけ較正時間を費やす。通信リンクの組内の交替頻度は、特定の実装における必要に応じて適宜決めてよい。例えば、クロック速度が比較的遅い間隔で変化するスペクトル拡散クロッキングを適用したシステムでは、通信リンク内の交替頻度は、スペクトル処理に起因するクロック速度の変化に影響を及ぼさないよう、十分に高くなければならない。他の実施形態において、交替頻度は、温度ドリフト係数等、較正中のパラメータの知られた歪み原因に対応すべく十分速くなければならない。
連続周期的較正プロセスを拡張して、例えばデイジーチェーン構成において、複数のパラレルインターフェースを相互に繋ぎ合わせることができる。本プロセスは、最悪の場合、全体的な有効帯域幅を１／Ｎ＋１に減少させる。ここにＮは当該システムにおける論理リンクの個数である。較正リンクの交替は好適な実施形態において全て物理層で行なわれるため、ホストシステムにシームレスなＮリンク論理層を提供する。
交替中の較正リンクと通常のデータリンク間のハンドオフにおいて、特に較正動作の交替に対応可能なバックチャネル通信が全く無い場合、一つの問題が生じる恐れがある。ハンドオフは、遷移時におけるデータを喪失することなく実行される必要があり、送信側と受信側との間で何らかの同期化を必要とする。
図２に、本発明による高速パラレル通信インターフェースにおける物理層の一特定の実装例を示す。８ビットのデータ（Ｎ＝８）を送る入力バスにより、８個の送信データ信号源ＴＤＡＴＡ［０］〜ＴＤＡＴＡ［７］（１００〜１０７）が論理層からの８個の入力を提供する。送信較正信号源ＴＸＣＡＬ（１０８）が第９の入力を提供する。スイッチが９個の物理層、出力が各々の送信器ＴＸ＿ＩＯ［０］〜ＴＸ＿ＩＯ［８］（１２０〜１２８）に接続されていて、各々の通信媒体１３０〜１３８にデータを制御する３入力マルチプレクサ１１０〜１１８を含んでいる。マルチプレクサ１１０〜１１８への入力は、添え字（ｎ）に関して特徴付けることができ、ここに（ｎ）はＮ＋１個の通信媒体１３０〜１３８に対応する０〜Ｎの整数である。各マルチプレクサ（ｎ）は入力として、送信較正信号源ＴＸＣＡＬ１０８の出力と、入力バス線ＴＤＡＴＡ［ｎ−ｌ］およびＴＤＡＴＡ［ｎ］を有するが、マルチプレクサ（０）１１０が入力バス線ＴＤＡＴＡ［０］だけを受信し、マルチプレクサ（Ｎ＝８）１１８が入力バス線ＴＤＡＴＡ［７］だけを受信する境界上を除く。境界線上でのマルチプレクサ１１０および１１８への追加的入力を用いて、複数バスのデイジーチェーン接続に対応可能である。
受信側では、Ｎ＋１個の受信器ＲＸ＿ＩＯ［０］〜ＲＸ＿ＩＯ［８］（１４０〜１４８）が、各々の通信媒体１３０〜１３８に接続される。受信器１４０〜１４８の出力は各々、受信器較正回路ＲＸＣＡＬ１７１への出力を制御する各バッファ１５０〜１５８に接続されている。また、スイッチは８個の物理層および受信器１４０〜１４８の出力に接続された２入力マルチプレクサ１６０〜１６７を含んでいる。マルチプレクサ１６０〜１６７への入力は、添え字（ｎ）に関して特徴付けることができ、ここに（ｎ）は０〜Ｎ−１の範囲にある。従って、受信側のマルチプレクサ１６０〜１６７の組のマルチプレクサ（ｎ）への入力は、受信器ＲＸ＿ＩＯ［ｎ］およびＲＸ＿ＩＯ［ｎ＋１］の出力を含んでいる。マルチプレクサ１６０〜１６７の出力は論理層Ｎ線バス１７０に接続されていて、受信データＲＸＤＡＴＡ［７：０］を与える（ＲＸＤＡＴＡ［７：０］がＴＤＡＴＡ［０］１００〜ＴＤＡＴＡ［７］１０７の反復的機能を実行するものと見なすことができる点に留意されたい）。
双方の側におけるマルチプレクサに関連付けられた制御論理は、第一の特定通信リンクを較正からデータ通信へ変更する動作と、第二の特定通信リンクをデータ通信から較正へ変更する動作との間のハンドオフを管理する。一例において、較正中のリンクは、Ｎ＋１本の通信線の組の中で連続する周期的パターンに従って交替しており、以下の例を参照することにより理解されよう。添え字（ｎ＝ｌ）に対応し、送信器ＴＸ＿ＩＯ［１］１２１、通信媒体１３１、および受信器ＲＸ＿ＩＯ［１］を含む通信リンクが現在較正作業に割り当てられていると仮定する。この状態において、入力バスからの送信データ線ＴＤＡＴＡ［７：０］は送信器ＴＸ＿ＩＯ［８：２，０］にマッピングされる。同様に、受信器ＲＸ＿ＩＯ［８：２，０］は受信データ線ＲＸＤＡＴＡ［７：０］にマッピングされる。送信器ＴＸ＿ＩＯ［１］は較正データを送信していて、受信器ＲＸ＿ＩＯ［１］はバッファ１５１を介して受信較正回路ＲＸＣＡＬ１７１に接続されている。例えば較正されたサンプリング点にクロックを合わせる等により受信器ＲＸ＿ＩＯ［１］側で較正が完了した後で、本システムは較正が実行されるリンクを変える用意ができている。較正作業に割り当てられた通信リンクを添え字（ｎ＝ｌ）から添え字（ｎ＝２）へ切替える動作は次のように実行される。
Ａ）ＴＤＡＴＡ［１］を送信器ＴＸ＿ＩＯ［１］およびＴＸ＿ＩＯ［２］の両方にマッピングする。
Ｂ）ＲＸ＿ＩＯ［１］およびＲＸ＿ＩＯ［２］の両方が同じデータをマルチプレクサ１６１に送信するよう、受信器ＲＸ＿ＩＯ［１］をマルチプレクサ１６１においてＲＤＡＴＡ［１］にマッピングする。
Ｃ）ＲＸ＿ＩＯ［２］が受信較正回路ＲＸＣＡＬ１７１に接続されていて、マルチプレクサ１６１がＲＸ＿ＩＯ［１］を選択してＲＤＡＴＡ［１］にデータを適用する。
Ｄ）ＴＸ＿ＩＯ［２］を較正信号源ＴＸＣＡＬ１０８に切り替える。
Ｅ）ＲＸ＿ＩＯ［２］が受信較正回路ＲＸＣＡＬ１７１への較正データを送り始める。
これらのステップの完了時点において、入力バスＴＤＡＴＡ［７：０］が送信器ＴＸ＿ＩＯ［８：３，１：０］により媒体１３８〜１３３、１３１および１３０を介して受信器ＲＸ＿ＩＯ［８：３，１：０］に、および出力バスＲＸＤＡＴＡ［７：０］にマッピングされる。この動作は、論理層通信を妨げることなく生起する。ＲＸ＿ＩＯ［２］を含む信号経路上での較正が完了した後で、プロセスはＴＸ＿ＩＯ［２］がもう一度データの送信を開始するのを待つ。次いで、較正中のリンクを次の通信線に変更する。
受信および送信側の論理が較正リンクの変更を調整する。
一つの簡単な方式として、較正リンクの交替の同期を調整する論理層内の動作コード等のバックチャネル通信を提供することであろう。しかし、いくつかの実施形態において、論理層でこのようにより複雑にする必要でない場合がある。別の方式は、初期化の間に同期化されたリンクの両側で内部カウンタを用いることである。遷移点付近で充分に時間を取れば、同期化要件の精度を下げて、開始点を確立する初期化ルーティンを例外として、両側が基本的に開ループとして動作できるようにする。
図３に、較正リンクの変更を調整するプロセスを示す。図３の左側に送信側のルーチンを示す。図３の右側に受信側のルーチンを示す。フロー図において、各物理通信リンクＰＨＹに添え字「ｉ」が付与される。較正に用いる通信リンクの添え字はｉ＝ｎである。
ブロック３００において送信側で較正が開始される。開始点において、較正データを物理リンクＰＨＹ［ｎ］へ送信し、論理データを、ｉ＜ｎの場合は物理リンクＰＨＹ［ｉ］へ、ｉ＞ｎの場合はＰＨＹ［ｉ＋ｌ］へ送信する（ブロック３０１）。これは、較正リンクをリンク０からリンクＮまで、増やす方へ変更するパターンで較正リンクを変更する論理データの物理リンクへの代表的なマッピングである。マッピングは、較正リンクを変更するために用いるパターンに従い適合されている。送信側は線３０２で表わす時間（ΔＴ）待つが、これは受信側が較正を完了できる程度に十分長い。当該時間待った後で、プロセスは較正経路を切替える（ブロック３０３）。このプロセスによれば、受信器側が安定する期間に対応する時間だけ入力線（ｎ）の論理データをＰＨＹ［ｎ＋１］への送信と並行してＰＨＹ［ｎ］へ送信する（ブロック３０４）。次いで、入力線（ｎ）の論理データをＰＨＹ［ｎ］だけへ送信する（ブロック３０５）。この時点で、プロセスは較正リンクを変更する準備ができており、連続する周期的パターンに従い添え字（ｎ）を変更する（ブロック３０６）。次いで、プロセスはブロック３０１へループバックして反復される。
受信側では、ブロック３１０で較正が開始される。プロセスを開始すべく、較正データを物理リンクＰＨＹ［ｎ］で受信する（ブロック３１１）。受信された較正データは処理され、他のリンクで受信された論理データ信号は受信器バスへルーティングされる（ブロック３１２）。ＰＨＹ［ｎ］に対して導線点検または較正が実行されて、例えばクロック位相等の較正パラメータを更新する（ブロック３１３）。受信器は次いで、高速パラレルバスの送信側と同期化する余裕を与えるべく、矢印３１４で表わす時間（ΔＴ）だけ待つ。当該時間経過後、受信器は較正経路を切替える（ブロック３１５）。較正経路を切替えるプロセスは、ＰＨＹ［ｎ］およびＰＨＹ［ｎ＋１］の両方のバス線（ｎ）の論理データを受信するステップを含む（ブロック３１６）。安定化期間経過後に、ＰＨＹ［ｎ＋１］が受信較正回路ＲＸＣＡＬ１７１に切り替えられる一方、ＰＨＹ［ｎ］は受信器バスに接続される（ブロック３１７）。従って、次の通信リンクＰＨＹ［ｎ＋１］が較正データを受信する準備ができている。パターンに従い添え字（ｎ）の値を変更（ブロック３１８）し、次いでプロセスがブロック３１１へループバックして反復される。
図２を参照するに、本発明の一実施形態によれば、連続する周期的交替のパターンは、ｎ＝０，１，２，３，４，５，６，７，８，７，６，５，４，３，２，１，０，１．．．となる。
ハンドオフが各ステップの隣接するリンクの間で生じるため、このパターンはリンク間の切り換えを簡素化する。しかし、全てのリンクについて更新の間の時間が同じではない。リンクの個数が少ない場合、このような更新間の時間の差異は問題にならない。しかし、多くのブロックが互いにデイジーチェーン接続された通信システムの場合、より大きなエラー項目に遭遇する恐れがある。
最悪ケースの更新頻度を式１に示す。ここに、Ｎは実際のデータリンクの個数、Ｔcalはリンクが較正して次のリンクにハンドオフするための合計時間である。
式１）Ｔupdate＝２*Ｎ*Ｔcal
リンクが４００ＭＨｚのクロックで較正に約１０００サイクル要すると仮定し、同期化に若干の時間を加えるならば、Ｔcalは約５マイクロ秒となる。これは、８リンクシステムに要する更新頻度が約１２．５ｋＨｚであることを意味する。そのようなスキームが同期化を点検することができ、所与のアプリケーションに必要な精度を有している場合、較正時間を１０分の１に減らすことにより、更新頻度を潜在的に約１５０ｋＨｚに上げることができる。スペクトル拡散クロッキング等の他の項目が所望の更新頻度に影響を及ぼす場合がある。
例えば、図４は本発明の連続周期的較正技術と合わせて用いるのに適したシステムの概略図である。ここに、物理チャネル用に最適なサンプリング点を選択すべくクロック位相の調整に較正が適用されている。この例では、受信側だけを示す。しかし、送信および受信側の両方で基準クロック、本例では線４００上で４００ＭＨｚクロック、を受信する。基準クロックは、本例でクロックを８倍して周波数が３．２ＧＨｚの受信クロックを生成する位相固定ループ回路４０１に適用される。受信クロックのコピーの一つが受信器１４１等、各受信器に適用される。受信器１４１は、較正されたサンプリング点でクロックを適用して受信感度増幅器４０３を受信するクロック位相調整回路４０２を含んでいる。クロックの遷移毎にサンプリングが生じる場合に、毎秒６．４ギガビットでの物理チャネルからの入力が、バッファ４０４を通って受信感度増幅器４０３に受信される。受信感度増幅器４０３の出力が、ミキサー４０５、および較正に用いた疑似乱数ビット・シーケンスの発生源４０６を含む較正回路に適用される。物理層で受信された疑似乱数ビット・シーケンスＲＸ＿ＰＲＢＳ（ｎ）がミキサー４０５に適用される。ミキサー４０５は線４０７に調整パラメータを生成し、これがクロック位相調整器４０２に適用される。受信感度増幅器４０３の出力がデータとして用いられる場合、シリアル・パラレル変換器４０８に適用され、例えば４００ＭＨｚの基準クロック速度で計時されて、当該基準クロック速度でパラレル出力を適用する。本例で、毎秒６．４ギガビットを４００ＭＨｚクロックに変換すべく、各々の受信信号経路用の８ビットのシリアル・パラレル変換器４０８を含んでいる。
以上の議論の大半はタイミング較正の観点から較正について述べてきたが、本発明は電流較正、抵抗較正、適応型平準化、および他の種類の導線点検・調整等、データ送信のための物理チャネルの周期的較正を必要とする他の機能にも適用できる。
いくつかの実施形態において、上述の連続周期的較正と併せて信号源同期クロックを送る複合的な方法が、クロックを搭載した追加的な物理層リンクを備える代償に、利用できる。図５に、図１のシステムと同じ指示番号を用いて、第一の集積回路１０上の信号源クロック５０１から、信号源同期クロックの搭載に用いる第二の集積回路上のクロック回路５０２への追加的な物理層リンク５００を示す。これは、信号源同期クロッキングが優れた性能を発揮するある種の環境において望ましく、本明細書に記述する連続周期的較正プロセスと組み合わせて用いることができる。クロックを搭載した追加的物理層リンク５００は、特定の実装への適否に応じて、連続周期的較正ルーチンに含まれていてもいなくてもよい。
本発明によれば、連続周期的較正は、データに対してクロックの理想的なサンプリングを行なうべく緩慢に変化するドリフト項を追跡する解決法を提供する。論理層の状態が分からなくても、１個の余分なＩＯのオーバーヘッドを伴って、データの最適サンプリング点を連続的にシームレスに計算する。
本技術は、チップ間の高速通信に特に適している。
要約すれば、本発明は、Ｎ個のリンクを含むパラレルインターフェースに関連付けられた特性の連続較正を提供する方法および装置を提供する。較正される特性には、例えば信号発信レベル、シンボル取得のサンプリング時間の最適配置、およびＮ個リンクの一つに関連付けられた終端素子または平準化係数のインピーダンスが含まれていてよい。一実施形態において、受信器回路によるサンプリングの最適タイミング位置の連続較正が、Ｎ個リンクの中の較正シーケンスを時分割する追加的リンク（Ｎ＋１）を用いて提供される。較正はＮ＋１個のリンクを交替または切り替えながら行なわれる一方、他のＮ個のリンクで通常の通信が実行される。
本発明を、好適な実施形態および上述の例を参照しつつ開示したが、これらの例が説明目的であって限定を意図するものではない点を理解されたい。当業者には変更や組合せが容易に想起できるであろうが、そのような変更や組合せは本発明の概念よび添付された請求項の範囲内に含まれると考える。
図面の簡単な説明
周期的較正を採用しているシステムの概略ブロック図である。
連続周期的較正を採用しているシステムの物理層信号経路のより詳細な図である。
送信側および受信側での連続周期的較正のフロー図を示す。
図２に示したような回路内の受信クロックの較正用回路を示す。
信号源同期クロックと組み合わせて、周期的較正を採用しているシステムの概略ブロック図である。

Claims (49)

  1. Ｎ＋１本（Ｎは整数）の信号線を有する信号線の組と、
    前記信号線の組の各信号線に接続されていて、前記信号線の組と共にＮ＋１本の信号経路の組を確立するＮ＋１個の受信器と、
    Ｎ線バスと、
    導線点検回路と、
    前記Ｎ＋１本の信号経路内のスイッチと、前記スイッチ用の制御論理であって、前記組のＮ本の信号経路を前記Ｎ線バスへ、前記組の信号経路（ｎ）を前記導線点検回路へ選択的にルーティングする制御論理とを含み、（ｎ）があるパターンに従い変更されて前記Ｎ＋１本の信号経路の組の信号経路を選択的に点検する一方、前記組のＮ本の信号経路上で前記Ｎ線バスまでのデータフローを可能にする信号インターフェース。
  2. 前記パターンが周期的パターンを含む、請求項１に記載の信号インターフェース。
  3. 前記Ｎ＋１本の信号経路の組が、論理的に経路０〜Ｎとして識別される信号経路を含み、且つ前記パターンが、０に等しい（ｎ）から始まって（ｎ）がＮに等しくなるまで増加し、次いで（ｎ）が０に等しくなるまで減少する反復パターンを含む、請求項１に記載の信号インターフェース。
  4. 前記受信器が調整可能なクロック・ジェネレータにより生成された各受信クロック信号に応答的であって、前記導線点検回路が前記調整可能なクロック・ジェネレータを設定する、請求項１に記載の信号インターフェース。
  5. 前記受信器が調整可能なクロック・ジェネレータにより生成された各受信クロック信号に応答的であって、前記導線点検回路が、前記導線点検回路に接続された信号経路上の較正データパターンに応答して、前記調整可能なクロック・ジェネレータを設定する、請求項１に記載の信号インターフェース。
  6. 前記制御論理が、第一の特定信号経路を前記導線点検回路へのルーティングから前記Ｎ線バス内の１本の導線へのルーティングに、第二の特定信号経路を前記Ｎ線バス内の前記１本の導線へのルーティングから前記導線点検回路へのルーティングに切り替え変更するためのスイッチを制御することにより、安定化期間中は前記第一および第二の特定信号経路が共に前記Ｎ線バス内の前記１本の導線へルーティングされ、次いで安定化期間経過後に、前記第二の特定信号経路が前記導線点検回路に接続される、請求項１に記載の信号インターフェース。
  7. 前記制御論理が、前記パターンを前記Ｎ線バス用のデータ源に合わせて調整する論理を含む、請求項１に記載の信号インターフェース。
  8. 前記Ｎ＋１個の受信器、前記Ｎ線バス、前記導線点検回路、および前記スイッチが、単一の集積回路の構成要素を構成する、請求項１に記載の信号インターフェース。
  9. 前記Ｎ＋１個の受信器の電力を抑制する一方、前記信号経路の組の信号経路の選択的点検を継続する論理を含む、請求項１に記載の信号インターフェース。
  10. 前記Ｎ＋１個の受信器が、１００メガへルツを超えるデータ速度でデータを受信すべく適合されている、請求項１に記載の信号インターフェース。
  11. 前記Ｎ＋１個の受信器、前記Ｎ線バス、前記導線点検回路、および前記スイッチが、単一の集積回路の構成要素を構成し、前記Ｎ＋１個の受信器が、前記集積回路外部の信号源から１００メガヘルツを超えるデータ速度でデータを受信すべく適合されている、請求項１に記載の信号インターフェース。
  12. 信号源同期クロックを受信すべく適合された追加的な信号線を更に含む、請求項１に記載の信号インターフェース。
  13. Ｎ線バスと、
    Ｎ＋１本（Ｎは整数）の信号線を有する信号線の組と、
    前記信号線の組の各信号線に接続されていて、前記信号線の組と共にＮ＋１本の信号経路の組を確立するＮ＋１個の送信器と、
    導線点検回路と、
    前記Ｎ＋１本の信号経路内のスイッチおよび前記スイッチ用の制御論理であって、前記組のＮ本の信号経路を前記Ｎ線バスから前記信号線の組のＮ本の信号線へ選択的にルーティングし、前記組の信号経路（ｎ）を前記導線点検回路から前記信号線の組の信号線（ｎ）へルーティングする制御論理とを含み、（ｎ）があるパターンに従い変更されて前記Ｎ＋１本の信号経路の組の信号経路に対して選択的な点検を実行する一方、前記組のＮ本の信号経路上で前記Ｎ線バスからのデータフローを可能にする信号インターフェース。
  14. 前記パターンが周期的パターンを含む、請求項１３に記載の信号インターフェース。
  15. 前記Ｎ＋１本の信号経路の組が、論理的に経路０〜Ｎとして識別される信号経路を含み、且つ前記パターンが、０に等しい（ｎ）から始まって（ｎ）がＮに等しくなるまで増加し、次いで（ｎ）が０に等しくなるまで減少する反復パターンを含む、請求項１３に記載の信号インターフェース。
  16. 前記導線点検回路が、受信クロック信号の較正に適合された信号パターンを生成する較正信号源を含む、請求項１３に記載の信号インターフェース。
  17. 前記導線点検回路が、受信クロック信号の較正に適合された疑似ランダム信号パターンを生成する較正信号源を含む、請求項１３に記載の信号インターフェース。
  18. 前記制御論理が、第一の特定信号経路を前記導線点検回路からのルーティングから前記Ｎ線バス内の１本の導線からのルーティングに、第二の特定信号経路を前記Ｎ線バス内の前記１本の導線からのルーティングから前記導線点検回路からのルーティングに切り替え変更するためのスイッチを制御することにより、安定化期間中は前記第一および第二の特定信号経路が共に前記Ｎ線バス内の前記１本の導線からルーティングされ、次いで安定化期間経過後に、前記第二の特定信号経路が前記導線点検回路からルーティングされる、請求項１３に記載の信号インターフェース。
  19. 前記制御論理が、前記パターンを前記Ｎ線バス用のデータ宛先に合わせて調整する論理を含む、請求項１３に記載の信号インターフェース。
  20. 前記Ｎ＋１個の送信器、前記Ｎ線バス、前記導線点検回路、および前記スイッチが、単一の集積回路の構成要素を構成する、請求項１３に記載の信号インターフェース。
  21. 前記Ｎ＋１個の送信器の電力を抑制する一方、前記Ｎ＋１本の信号経路の組の信号経路の選択的点検を継続する論理を含む、請求項１３に記載の信号インターフェース。
  22. 前記Ｎ＋１個の送信器が、１００メガへルツを超えるデータ速度でデータを送信すべく適合されている、請求項１３に記載の信号インターフェース。
  23. 前記Ｎ＋１個の送信器、前記Ｎ線バス、前記導線点検回路、および前記スイッチが、単一の集積回路の構成要素を構成し、前記Ｎ＋１個の送信器が、前記集積回路外部の宛先へ１００メガヘルツを超えるデータ速度でデータを送信すべく適合されている、請求項１３に記載の信号インターフェース。
  24. 信号源同期クロックを送信すべく適合された追加的な信号線を更に含む、請求項１３に記載の信号インターフェース。
  25. チップ間信号用の通信システムであって、
    第一の集積回路、第二の集積回路、および前記第一と第二の集積回路との間におけるＮ＋１本の通信線の組を含み、
    前記第一の集積回路が、
    第一のＮ線バス（Ｎは整数）と、
    前記Ｎ＋１本の通信線の組の各通信線に接続されたＮ＋１本の信号線を有する信号線の組と、
    前記信号線の組の各信号線に接続されていて、前記信号線の組と共にＮ＋１個の送信器信号経路の組を確立するＮ＋１個の送信器と、
    較正信号源と、
    前記Ｎ＋１本の送信器信号経路内のスイッチおよび前記スイッチ用の第一の制御論理であって、前記組のＮ個の送信器信号経路を前記Ｎ線バスから前記信号線の組のＮ本の送信器信号線へ、前記組の送信器信号経路（ｎ）を前記較正信号源から前記送信器信号線の組の１本の送信器信号線へ選択的にルーティングする制御論理とを含み、（ｎ）があるパターンに従い変更されて前記Ｎ＋１本の通信線の組の通信線に対して選択的に較正信号を送る一方、前記組のＮ本の通信線上で前記Ｎ線バスからのデータフローを可能にし、
    前記第二の集積回路が、
    前記Ｎ＋１本の通信線の組の各通信線に接続されたＮ＋１本の信号線を有する信号線の組と、
    前記信号線の組の各信号線に接続されていて、前記信号線の組と共にＮ＋１個の受信器信号経路の組を確立するＮ＋１個の受信器と、
    第二のＮ線バスと、
    較正回路と、
    前記Ｎ＋１本の受信器信号経路内のスイッチ、および前記スイッチ用の第二の制御論理であって、前記組のＮ個の受信器信号経路を前記第二のＮ線バスへ、前記組の受信器信号経路（ｎ）を前記較正回路へ選択的にルーティングする制御論理とを含み、（ｎ）があるパターンに従い変更されて前記Ｎ＋１本の受信器信号経路の組の受信器信号経路に対して選択的に点検を行なう一方、前記組のＮ個の受信器信号経路上で前記第二のＮ線バスへのデータフローを可能にする通信システム。
  26. 前記パターンが周期的なパターンを含む、請求項２５に記載の通信システム。
  27. 前記Ｎ＋１個の受信器信号経路の組が、論理的に経路０〜Ｎとして識別される受信器信号経路を含み、且つ前記パターンが、０に等しい（ｎ）から始まって（ｎ）がＮに等しくなるまで増加し、次いで（ｎ）が０に等しくなるまで減少する反復パターンを含む、請求項２５に記載の通信システム。
  28. 前記較正信号源が、受信クロック信号の較正に適合された信号パターンを生成する、請求項２５に記載の通信システム。
  29. 前記較正信号源が、受信クロック信号の較正に適合された疑似ランダムな信号パターンを生成する、請求項２５に記載の通信システム。
  30. 前記第一の制御論理が、第一の特定送信器信号経路を前記較正信号源からのルーティングから前記Ｎ線バス内の１本の導線からのルーティングに、第二の特定送信器信号経路を前記Ｎ線バス内の前記１本の導線からのルーティングから前記較正信号源からのルーティングに切り替え変更するためのスイッチを制御することにより、安定化期間中は前記第一および第二の特定送信器信号経路が共に前記Ｎ線バス内の前記１本の導線からルーティングされ、次いで安定化期間経過後に、前記第二の特定送信器信号経路が前記較正信号源からルーティングされる、請求項２５に記載の通信システム。
  31. 前記第二の制御論理が、第一の特定受信器信号経路を前記較正回路へのルーティングから前記Ｎ線バス内の１本の導線へのルーティングに、第二の特定受信器信号経路を前記Ｎ線バス内の前記１本の導線へのルーティングから前記較正回路へのルーティングに切り替え変更するためのスイッチを制御することにより、安定化期間中は前記第一および第二の特定受信器信号経路が共に前記Ｎ線バス内の前記１本の導線へルーティングされ、次いで安定化期間経過後に、前記第二の特定受信器信号経路が前記較正回路に接続される、請求項２５に記載の通信システム。
  32. 前記第一の制御論理および第二の制御論理が、前記パターンを調整する論理を含む、請求項２５に記載の通信システム。
  33. 前記Ｎ＋１個の送信器の電力を抑制する一方、前記Ｎ＋１個の送信器信号経路の組の送信器信号経路への較正信号の選択的な供給を継続する論理を含む、請求項２５に記載の通信システム。
  34. 前記Ｎ＋１個の受信器の電力を抑制する一方、前記Ｎ＋１個の受信器信号経路の組の受信器信号経路を選択的に較正することを継続する論理を含む、請求項２５に記載の通信システム。
  35. 前記Ｎ＋１個の送信器および前記Ｎ＋１個の受信器が、１００メガヘルツを超えるデータ速度で前記通信線の組を介して通信すべく適合されている、請求項２５に記載の通信システム。
  36. 信号源同期クロック用に適合された追加的な通信線を更に含む、請求項２５に記載の通信システム。
  37. Ｎ本（Ｎは整数）のバス線を有するパラレルバス用の高速通信インターフェースを管理する方法であって、
    Ｎ＋１本の通信線を確立するステップと、
    前記Ｎ＋１本の通信線の通信線（ｎ）に対して点検動作を実行して、前記Ｎ本のバス線から前記Ｎ＋１本の通信線のＮ本への経路を有効にするステップと、
    前記Ｎ＋１本の通信線の通信線（ｎ）に対して点検動作を実行した後で、（ｎ）を変更して、前記Ｎ＋１本の通信線の次の通信線に対して点検動作を実行するステップとを含む方法。
  38. 前記点検動作の実行が、
    通信線（ｎ）上で、較正信号源から較正信号を送信するステップと、
    前記Ｎ＋１本の通信線の前記通信線（ｎ）上で前記較正信号を受信するステップと、
    前記較正信号に応答して、前記Ｎ＋１本の通信線の通信線（ｎ）に関連付けられたパラメータを較正するステップとを含む、請求項３７に記載の方法。
  39. 前記Ｎ本のバス線からデータを送信する一方、通信線（ｎ）上で点検動作を実行するステップを含む、請求項３７に記載の方法。
  40. 前記Ｎ本の通信線上の受信器および送信器の少なくとも１個において電力消費が低下した状態に入る一方、通信線（ｎ）に対して点検動作を実行するステップを含む、請求項３７に記載の方法。
  41. 第一の特定通信線を、前記点検動作の対象から、前記Ｎ線バスの１本の導線からの通信状態へ、第二の特定通信線を、前記Ｎ線バスの前記１本の導線からの通信状態から、前記点検動作の対象へ切替えるべく（ｎ）を変更するために、安定化期間中は前記第一および第二の特定通信線を共に前記Ｎ線バスの導線からルーティングし、次いで、安定化期間経過後に、前記第二の特定通信線に対して前記点検動作を実行する、請求項３７に記載の方法。
  42. 連続する周期的パターンに従い（ｎ）を変更するステップを含む、請求項３７に記載の方法。
  43. 前記Ｎ＋１個の通信線の組が、論理的に経路０〜Ｎとして識別される通信線を含み、０に等しい（ｎ）から始まって（ｎ）がＮに等しくなるまで増加し、次いで（ｎ）が０に等しくなるまで減少する反復パターンに従い（ｎ）を変更するステップを含む、請求項３７に記載の方法。
  44. 前記点検動作の実行が、通信線（ｎ）上の信号源から較正信号を送信するステップを含み、前記較正信号が、受信クロック信号の較正に適合された信号パターンを含む、請求項３７に記載の方法。
  45. 前記点検動作の実行が、通信線（ｎ）上の信号源から較正信号を送信するステップを含み、前記較正信号が、受信クロック信号の較正に適合された擬似ランダム信号パターンを含む、請求項３７に記載の方法。
  46. 信号源同期クロックを提供するステップを更に含む、請求項３７に記載の方法。
  47. 信号線の組と、
    前記信号線の組の各信号線に接続された受信器の組と、
    バス線の組を含むバスと、
    導線点検回路と、
    前記受信器の組、前記バス、および前記導線点検回路に接続されたスイッチならびに前記スイッチ用の制御論理であって、前記受信器の組の受信器群からの並列信号を前記バス線の組のバス線群および前記導線点検回路へ選択的にルーティングする制御論理とを含み、前記導線点検回路へルーティングされた前記受信器の組の受信器群があるパターンに従い変更されて前記信号線の組にわたる信号経路を選択的に点検する信号インターフェース。
  48. 集積回路上の送信回路であって、
    導線点検信号を出力する導線点検回路と、
    第一の組の信号および前記導線点検信号を受信して第二の組の信号を出力すべく接続された送信器の組において、前記第二の組の信号が前記第一の組の信号および前記点検信号を含む送信器の組と、
    前記第一の組の信号および前記導線点検信号を並列に前記送信器の組へ選択的にルーティングすべく、前記送信器の組に接続されたスイッチと、前記スイッチ用の制御論理とを含み、前記導線点検回路によりルーティングされる前記送信器の組の送信器があるパターンに従い変更されて、前記送信器の組からの前記第二の信号の組を選択的に点検して、前記点検信号を較正信号として使用可能にする送信回路。
  49. 集積回路上の受信器回路であって、
    第一の信号の組および導線点検信号を受信して第二の信号の組を出力する手段と、
    前記受信手段を較正する手段であって、前記導線点検信号を受信すべく接続された較正手段と、
    前記受信手段から前記第一の信号の組および前記導線点検信号を並列にルーティングする手段とを含み、前記ルーティングがあるパターンに従い変更されて、前記第二の信号の組を選択的に点検して、前記点検信号を前記受信手段の異なる部分を点検するための点検信号として使用可能にする受信器回路。
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