JP2016091530A - マルチチップシステムにおける各チップ間のクロック信号の位相差補償方法及び装置 - Google Patents
マルチチップシステムにおける各チップ間のクロック信号の位相差補償方法及び装置 Download PDFInfo
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Abstract
【解決手段】マルチスレーブチップシステムにおいて、各スレーブチップ間のクロックの位相差を補償するための方法において、送信チップから送信チップ内部のクロック信号の位相に同期された第1の基準信号を受信する第1の過程;前記第1の基準信号を受信チップ内部のクロック信号の位相に同期した第2の基準信号を生成する第2の過程;前記第1の過程で受信した複数の第1の基準信号をそれぞれ互いに異なる位相に同期した複数の基準信号を生成する第3の過程;及び前記第3の過程で生成された複数の基準信号を前記第2の基準信号と比較し、前記第3の過程で前記複数の基準信号のそれぞれを同期する位相を変更するように制御する第4の過程;を含むクロックの位相差補償方法を構成する。
【選択図】図3a
Description
120:マスターチップ
130、133、136:スレーブチップ
210:送信チップ内部コア
220:送信チップパターン発生部
230:マルチプレクサ
240:D―フリップフロップ
250:クロック遅延チェーン
260:クロック遅延チェーン
264、268:D―フリップフロップ
270:信号処理部
280:受信チップ内部コア
290:受信チップパターン発生部
310、315、320、325、330、335:第1〜第6のD―フリップフロップ
340、345:第1及び第2のクロック遅延チェーン
350:状態制御器
360、365:第7及び第8のD―フリップフロップ
370:位相計算装置
Claims (16)
- マルチスレーブチップシステムにおいて各スレーブチップの間のクロックの位相差を補償するための方法において、
送信チップから送信チップ内部のクロック信号の位相に同期された第1の基準信号を受信する第1の過程;
前記第1の基準信号を受信チップ内部のクロック信号の位相に同期した第2の基準信号を生成する第2の過程;
前記第1の過程で受信した複数の第1の基準信号をそれぞれ互いに異なる位相に同期した複数の基準信号を生成する第3の過程;及び
前記第3の過程で生成された複数の基準信号を前記第2の基準信号と比較して、前記第3の過程で前記複数の基準信号のそれぞれを同期する位相を変更するように制御する第4の過程;
を含むことを特徴とするクロックの位相差補償方法。 - 前記クロックの位相差は、
前記マルチスレーブチップシステムにおいて各スレーブチップの間でクロックピンを用いず通信するときに発生することを特徴とする、請求項1に記載のクロックの位相差補償方法。 - 前記第1の過程〜第4の過程を繰り返してクロックの位相差を補償することを特徴とする、請求項1に記載のクロックの位相差補償方法。
- 前記第1の過程〜第4の過程の反復は、
前記第4の過程において、前記第3の過程で生成された複数の基準信号を前記第2の基準信号と比較し、既に設定された条件を満足する場合に停止することを特徴とする、請求項3に記載のクロックの位相差補償方法。 - 前記の既に設定された条件は、
前記第1の過程〜第4の過程の反復回数が既に設定された回数を満足するか否か、または前記第3の過程で生成された複数の基準信号のうちいずれか一つまたは全ての基準信号の位相と前記第2の基準信号の位相との差が既に設定された範囲内を満足するか否かなどを含むことを特徴とする、請求項4に記載のクロックの位相差補償方法。 - 前記第3の過程は、
前記複数の第1の基準信号を、互いに異なる位相を有するように変更された受信チップ内部の複数のクロック信号の位相にそれぞれ同期することを特徴とする、請求項1に記載のクロックの位相差補償方法。 - 前記第4の過程は、
前記第3の過程で生成された複数の基準信号を前記第2の基準信号と比較し、前記複数のクロック信号のうちいずれか一つまたは全ての位相を変更するように制御することを特徴とする、請求項6に記載のクロックの位相差補償方法。 - 第1の基準信号は、 前記送信チップから前記受信チップのデータ信号のピン及び有効信号のピンのうちいずれか一つのピンを用いて受信することを特徴とする、請求項1に記載のクロックの位相差補償方法。
- 前記第1の基準信号は、
前記受信チップ内部のクロック信号の少なくとも二つの周期の間にトグリング(Toggling)されないことを特徴とする、請求項1に記載のクロックの位相差補償方法。 - マルチスレーブチップシステムにおける各スレーブチップの間のクロックの位相差補償装置において、
送信チップから既に設定された基準信号を入力信号として受信し、受信チップ内部のクロック信号を受信して同期化する第1の同期化手段;
前記受信チップ内部のクロック信号を受信し、前記受信チップ内部のクロック信号の位相をそれぞれ異なる形に遅延させる複数のクロック遅延チェーン;
送信チップから既に設定された基準信号を入力信号として受信し、前記複数のクロック遅延チェーンから位相が遅延されたそれぞれの受信チップ内部のクロック信号を受信して同期化する複数の第2の同期化手段;
前記受信チップ内部のクロック信号と前記第1の同期化手段からの基準信号を受信し、前記基準信号の既に設定された第1の区間で計算開始信号を伝送し、前記基準信号の既に設定された第2の区間で動作信号を伝送する状態制御器;及び
前記状態制御器から前記計算開始信号を受信すると、前記状態制御器からの基準信号及び前記第2の同期化手段からの同期化されたそれぞれの基準信号を受信した後、これらを比較し、既に設定された条件を満足するか否かを判断し、前記状態制御器から動作信号を受信すると、前記の既に設定された条件を満足していない場合、それぞれのクロック遅延チェーンに前記クロック信号の位相を遅延させるようにクロック遅延パラメーターを伝送する位相計算装置;
を含むことを特徴とするクロックの位相差補償装置。 - 前記クロックの位相差は、
前記マルチスレーブチップシステムにおいて各スレーブチップ間でクロックピンを用いず通信するときに発生することを特徴とする、請求項10に記載のクロックの位相差補償装置。 - 不安定状態(Metastability state)が発生することを防止するために、前記第1の同期化手段及び前記第2の同期化手段は、同一の同期化手段が複数連結されることを特徴とする、請求項10に記載のクロックの位相差補償装置。
- 前記第2の同期化手段と前記位相計算装置との間に位置し、既に設定された二つの第2の同期化手段から同期化された基準信号のうちいずれか一つは入力信号として受信し、残りの一つはクロック信号として受信する複数の第3の同期化手段をさらに含むことを特徴とする、請求項10に記載のクロックの位相差補償装置。
- 既に設定された二つの第3の同期化手段は、前記の既に設定された二つの第2の同期化手段から同期化された各基準信号を前記入力信号及び前記クロック信号として受信する際に、
互いに異なる基準信号を前記入力信号及び前記クロック信号として受信することを特徴とする、請求項13に記載のクロックの位相差補償装置。 - 前記状態制御器は、
前記の既に設定された第1の区間を、前記基準信号が上昇エッジを有する区間に設定したことを特徴とする、請求項10に記載のクロックの位相差補償装置。 - 前記位相計算装置は、
前記の既に設定された条件で前記クロックの位相差補償装置の動作回数が既に設定された回数を満足するか否か、または、前記第2の同期化手段から受信した同期化されたそれぞれの基準信号のうちいずれか一つまたは全ての基準信号の位相と、前記状態制御器から受信した基準信号の位相との差が既に設定された範囲内を満足するか否かなどを含むことを特徴とする、請求項10に記載のクロックの位相差補償装置。
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