JP2012074799A - 通信システム及び通信インタフェース装置、並びに同期方法 - Google Patents

Abstract

【課題】通信システムが備える複数のインタフェース装置間で同期をとる。
【解決手段】通信システムは、第１及び第２インタフェース装置と制御装置とを備える。制御装置は、仮想同期信号を第１及び第２インタフェース装置に送信する送信部を備える。第１インタフェース装置は、基準時刻を示すマスタ同期信号に基づいて、第１インタフェース装置の第１時刻を基準時刻に同期させる同期部と、第１時刻に同期する第１同期信号の位相と仮想同期信号の位相とを比較する第１比較部と、第１比較部による比較結果を、第２インタフェース装置に通知する第１通知部とを備える。第２インタフェース装置は、比較結果に基づいて、第２インタフェース装置の第２時刻を基準時刻に同期させる第２同期部を備える。
【選択図】図６

Description

本発明は、例えば通信を行うためのインタフェース盤等の通信インタフェース装置、複数の通信インタフェース装置を備える通信システム及び通信システムにおける同期方法に関する。

ネットワーク上にある各装置の時刻をマイクロ秒未満の精度で同期する技術として、ＩＥＥＥ１５８８が提案されている。例えば、ＩＥＥＥ１５８８による同期方法は、ＧＰＳ（Global Positioning System）衛星や標準電波や原子時計等の正確な時刻源に直接接続されたグランドマスタモード（Grand Master Mode）装置と、グランドマスタモード装置から送信される時刻情報を中継するバウンダリクロックモード（Boundary Clock Mode）装置と、グランドマスタモード装置から送信される時刻情報を終端するオーディナリクロックモード（Ordinary Clock Mode）装置とによって実現される。グランドマスタモード装置は、ＧＰＳ衛星等の正確な時刻源から、ＴＯＤ（Time Of Day）及びＰＰＳ（Pulse Per Second）を受信し、自装置の時刻を同期させる。一方、バウンダリクロックモード装置及びオーディナリクロックモード装置は、ＰＴＰ（Precision Time Protocol）を用いて、任意のタイミングでグランドマスタモード装置に時間の問い合わせ用のＰＴＰパケットを送出する。グランドマスタモード装置は、問い合わせ用のＰＴＰパケットを受信すると、問い合わせ用のＰＴＰパケットを送信したバウンダリクロックモード装置及びオーディナリクロックモード装置に対して、ＴＯＤ（Time Of Day）及びＰＰＳ（Pulse Per Second）を含む時刻通知用のＰＴＰパケットを、当該時刻通知用のＰＴＰパケットの送信時刻をタイムスタンプした上で送信する。バウンダリクロックモード装置及びオーディナリクロックモード装置は、問い合わせ用のＰＴＰパケットを送信した時点のタイムスタンプ及び時刻通知用のＰＴＰパケットのタイムスタンプを使用して伝送路における遅延時間を算出して、グランドマスタモード装置から送信された時刻通知用のＰＴＰパケットの時刻に対して時刻補正を行うことで、自装置の時刻を同期させる。

特開平７−２８７０８３号公報

一方で、通信を行う通信システムは、同一の通信システム内に複数の通信インタフェース装置（インタフェースカードないしはインタフェース盤）を備える場合がある。この場合には、複数の通信インタフェース装置のうちグランドマスタモード装置と接続している一部の通信インタフェース装置のみが、上述した同期を行うことができる。しかしながら、複数の通信インタフェース装置の全ての間で、同一のグランドマスタモード装置から送信されるＰＴＰパケットに基づく同期が行われるとは限らない。つまり、複数の通信インタフェース装置の全ての間で、同一のグランドマスタモード装置から送信される同一のＴＯＤ及び同一のＰＰＳが共有されているとは限らない。

このため、一つの通信システムが複数の通信インタフェース装置を備える場合に、複数の通信インタフェース装置間で同一のＴＯＤ及び同一のＰＰＳを共有する方法の開発が望まれる。

一つの方法として、一つの通信システムが備える複数の通信インタフェース装置の間で、コントロールプレーンを用いてＰＴＰパケットの送受信を行う方法が考えられる。しかしながら、複数の通信インタフェース装置のうちグランドマスタモード装置と接続される通信インタフェース装置が常に固定されているとは限らない。このため、複数の通信インタフェース装置の間でＰＴＰパケットの送受信を確実に行うためには、コントロールプレーン上で複数の通信インタフェース装置の間をフルメッシュ接続する必要がある。しかしながら、通信インタフェース装置の数が多くなるほど、ＰＴＰパケットを送受信するための配線の数（メッシュの数）が膨大になっていく。従って、ＢＷＢ（Back Wiring Board）上のコネクタピンの増加やＢＷＢの基盤層の数の増加によるコストアップが生ずる。

他の方法として、一つの通信システムが備える複数の通信インタフェース装置の間で、パケットスイッチ（スイッチファブリック）により実現されるデータプレーンを用いてＰＴＰパケットの送受信を行う方法が考えられる。しかしながら、通常のデータパケットの送受信量が常に一定になるとは限らないがゆえに、データプレーン上での輻輳状態は動的に変化する。従って、データプレーン上でのＰＴＰパケットの伝送遅延時間が一定にならない。このため、マイクロ秒未満の精度での同期を確実に行うことができない。

本発明が解決しようとする課題には上記のようなものが一例として挙げられる。本発明は、例えば通信システムが備える複数の通信インタフェース装置間で適切に同期をとることが可能な通信システム及び通信インタフェース装置並びに同期方法を提供することを目的とする。

上記課題は、通信システムによって解決される。通信システムは、第１及び第２通信インタフェース装置と制御装置とを備える。制御装置は、通信システム内に共通の所定の仮想同期信号を第１及び第２通信インタフェース装置の夫々に送信する送信部を備える。第１通信インタフェース装置は、第１同期部と、第１比較部と、第１通知部とを備える。第１同期部は、外部のマスタ時刻源から供給され且つ基準時刻を示すマスタ同期信号に基づいて、第１通信インタフェース装置の時刻である第１時刻を基準時刻に同期させる。第１比較部は、第１時刻に同期する第１同期信号の位相と仮想同期信号の位相とを比較する。第１通知部は、第１比較部による比較結果を、第２通信インタフェース装置に通知する。第２通信インタフェース装置は、第２同期部を備える。第２同期部は、第１通知部から通知される比較結果に基づいて、第２通信インタフェース装置の時刻である第２時刻を基準時刻に同期させる。

上記課題は、上述した第１同期部と、上述した第１比較部と、上述した第１通知部とを備える通信インタフェース装置（つまり、上述した第１の通信インタフェース装置）によって解決される。

上記課題は、上述した第１通知部から通知される比較結果を取得する取得部と、上述した第２同期部とを備える通信インタフェース装置（つまり、上述した第２の通信インタフェース装置）によって解決される。

上記課題は、第１及び第２通信インタフェース装置（１０）と制御装置（４０）とを備える通信システムにおける同期方法によって解決される。同期方法は、送信工程と、第１同期工程と、第１比較工程と、第１通知工程と、第２同期工程とを備える。送信工程では、上述した送信手段が行う動作と同様の動作が行われる。第１同期工程では、上述した第１同期手段が行う動作と同様の動作が行われる。第１比較工程では、上述した第１比較手段が行う動作と同様の動作が行われる。第１通知工程では、上述した第１通知手段が行う動作と同様の動作が行われる。第２同期工程では、上述した第２同期手段が行う動作と同様の動作が行われる。

以上説明した通信システム及び通信インタフェース装置並びに同期方法によれば、通信システムが備える複数の通信インタフェース装置間で適切に同期をとることができる。

本実施形態の通信システムの全体構成を示すブロック図である。 インタフェース盤の構成を示すブロック図である。 インタフェース盤が備えるＰＴＰ管理部の構成を示すブロック図である。 ＭＣＵ盤の構成を示すブロック図である。 マスタモードのインタフェース盤が動作している場合のインタフェース盤内の信号の流れを示すブロック図である。 マスタモードのインタフェース盤が動作している場合のＰＴＰ管理部内の信号の流れを示すブロック図である。 マスタモードのインタフェース盤の動作の流れを示すフローチャートである。 ＴＯＤ／ＰＰＳ情報フレーム９０のフレーム構造を示すデータ構造図である。 ＭＣＵ盤内の信号の流れを示すブロック図である。 ＭＣＵ盤の動作の流れを示すフローチャートである。 スレーブモードのインタフェース盤が動作している場合のインタフェース盤内の信号の流れを示すブロック図である。 スレーブモードのインタフェース盤が動作している場合のＰＴＰ管理部内の信号の流れを示すブロック図である。 スレーブモードのインタフェース盤の動作の流れを示すフローチャートである。 第１変形例のＭＣＵ盤の構成を示すブロック図である。 第１変形例のＭＣＵ盤の動作の流れを示すシーケンス図である。 第２変形例のＭＣＵ盤の構成を示すブロック図である。 第２変形例のＭＣＵ盤が動作している場合のＭＣＵ盤内の信号の流れを示すブロック図である。 第３変形例のＰＴＰ管理部の構成を示すブロック図である。 第３変形例のＭＣＵ盤の構成を示すブロック図である。

以下、本発明を実施するための形態を、図面に基づいて説明する。尚、以下では、複数のインタフェース盤が、バックワイヤリングボードを介して相互に接続されている複数のスロットに対して実装されている伝送装置を通信システムの一例として用いて説明を進める。

（１）構成
図１から図４を参照して、本実施形態の通信システム１の構成について説明する。

（１−１）全体構成
図１を参照して、本実施形態の通信システム１の全体構成について説明する。図１は、本実施形態の通信システム１の全体構成を示すブロック図である。

図１に示すように、通信システム１は、夫々が「通信インタフェース装置」の一例であるインタフェース盤１０ａからインタフェース盤１０ｄと、スイッチファブリック２０と、制御バス３０と、「制御装置」の一例であるＭＣＵ盤（集中監視制御盤）４０とを備えている。尚、インタフェース盤１０ａからインタフェース盤１０ｄを区別することなく説明する場合には、“インタフェース盤１０”と称して説明を進める。また、図１に示すインタフェース盤１０の数は一例に過ぎず、通信システム１が備えるインタフェース盤１０の数は任意であってもよい。但し、通信システム１は、複数の（つまり、２以上の）インタフェース盤１０を備えていることが好ましい。また、インタフェース盤１０ａからインタフェース盤１０ｄは、通信システム１に対して任意に着脱可能であってもよいし、通信システム１に対して固定されていてもよい。

インタフェース盤１０ａからインタフェース盤１０ｄは、スイッチファブリック２０を介して相互に接続されている。インタフェース盤１０ａからインタフェース盤１０ｄは、スイッチファブリック２０から形成されるデータプレーンを用いて、互いにパケット（或いは、その他任意のデータ）の送受信を行う。

インタフェース盤１０ａからインタフェース盤１０ｄの夫々は、不図示の光入出力ポートを介して外部の端末装置と接続されている。端末装置の一例として、例えば、パーソナルコンピュータや、ワークステーションや、ネットワーク端末や、ルータや、そのほかの情報処理機器ないしはネットワーク処理機器等があげられる。端末装置から通信システム１に入力されたパケットは、インタフェース盤１０及びスイッチファブリック２０を介して他の端末装置に対して転送される。

インタフェース盤１０ａからインタフェース盤１０ｄとＭＣＵ盤４０とは、制御バス３０を介して相互に接続されている。インタフェース盤１０ａからインタフェース盤１０ｄとＭＣＵ盤４０とは、制御バス３０から形成されるコントロールプレーンを用いて、任意の情報（例えば、制御情報であって、後述のＴＯＤ／ＰＰＳ情報フレーム９０や後述の基準クロック（Time Base Clock）等）の送受信を行う。

（１−２）インタフェース盤の構成
図２及び図３を参照して、インタフェース盤１０の構成について説明する。図２は、インタフェース盤１０の構成を示すブロック図である。図３は、インタフェース盤１０が備えるＰＴＰ管理部１３の構成を示すブロック図である。

図２に示すように、インタフェース盤１０は、ＳＦＰ（Small Form Factor Pluggable）１１と、ＮＰＵ（Network Processor Unit）１２と、ＰＴＰ（Precision Time Protocol）管理部１３とを備えている。

ＳＦＰ１１は、不図示の光入出力ポートを介して外部の端末装置から通信システム１に対して光信号として送信されるパケットを受信すると共に、当該受信したパケットを電気信号に変換した後にＮＰＵ１２へと出力する。同様に、ＳＦＰ１１は、ＮＰＵ１２から電気信号として出力されるパケットを光信号に変換した後に、不図示の光入出力ポートを介して外部の端末装置に対して送信する。

ＮＰＵ１２は、パケットの送受信処理を行う。具体的には、ＮＰＵ１２は、ＳｅｒＤｅｓ（Serializer / Deserializer）１２１と、ＭＡＣ（Media Access Control）処理部１２２と、ＲＴＣ（Real Time Clock）１２４と、Ｔｘタイムスタンプ記憶部１２５とを備えている。

ＳｅｒＤｅｓ１２１は、ＭＡＣ処理部１２２によって送信処理がなされたパケットに対してシリアル・パラレル変換処理を行うと共に、シリアル・パラレル変換処理を行ったパケットをＳＦＰ１１へと出力する。同様に、ＳｅｒＤｅｓ１２１は、ＳＦＰ１１から出力されるパケットに対してシリアル・パラレル変換処理を行うと共に、シリアル・パラレル変換処理を行ったパケットをＭＡＣ処理部１２２へと出力する。

加えて、ＳｅｒＤｅｓ１２１は、ＭＣＵ盤４０から出力されるラインリファレンスクロックを参照信号として用いることで、パケットの受信タイミング（例えば、ＰＴＰパケットの受信タイミング）に同期したラインリカバードクロックを生成する。ＳｅｒＤｅｓ１２１は、生成したラインリカバードクロックを、ＭＣＵ盤４０へ出力する。

ＭＡＣ処理部１２２は、ＳＦＰ１１が受信したパケット及びＳＦＰ１１から送信されるパケットに対して、送受信処理（例えば、ＭＡＣ層における送受信処理）を行う。例えば、ＭＡＣ処理部１２２は、ＳＦＰ１１が受信したパケットに対して所定の受信処理を行うと共に、受信処理を行ったパケットを、不図示のスイッチファブリック２０を介して他のインタフェース盤１０のＭＡＣ処理部１２２へと出力する。同様に、ＭＡＣ処理部１２２は、不図示のスイッチファブリック２０を介して他のインタフェース盤１０のＭＡＣ処理部１２２から出力されるパケットに対して所定の送信処理を行うと共に、送信処理を行ったパケットを、ＳｅｒＤｅｓ１２１を介してＳＦＰ１１へと出力する。

加えて、本実施形態では、ＳＦＰ１１は、端末装置から送信される通常のパケットに加えて又は代えて、ＩＥＥＥ１５８８におけるグランドマスタモード装置（但し、図２では不図示）との間で、「マスタ同期信号」の一例であるＰＴＰパケットを送受信してもよい。尚、グランドマスタモード装置は、「マスタ時刻源」の一例である。グランドマスタモード装置は、例えばＧＰＳ衛星等からＴＯＤ（Time OF Day）やＰＰＳ（Pulse Per Second）等の時刻情報を直接受信する装置である。従って、ＭＡＣ処理部１２２は、ＰＴＰパケットの送受信処理を行うことが好ましい。具体的には、ＭＡＣ処理部１２２は、受信したＰＴＰパケットに対して所定の受信処理を行うと共に、受信処理を行ったＰＴＰパケットをＰＴＰ管理部１３へと出力する。このとき、ＭＡＣ処理部１２２は、ＭＡＣ処理部１２２が備えるＰＴＰタイマー１２３の動作によりＰＴＰパケットを受信した時刻を当該ＰＴＰパケットに埋め込むことができる。ＭＡＣ処理部１２２は、は、ＰＴＰパケットを受信した時刻を埋め込んだＰＴＰパケットを、ＰＴＰ管理部１３へと出力することが好ましい。同様に、ＭＡＣ処理部１２２は、ＰＴＰ管理部１３から出力されるＰＴＰパケットに対して所定の送信処理を行うと共に、送信処理を行ったＰＴＰパケットを、ＳｅｒＤｅｓ１２１を介してＳＦＰ１１へと出力する。このとき、ＭＡＣ処理部１２２は、ＭＡＣ処理部１２２が備えるＰＴＰタイマー１２３の動作によりＰＴＰパケットを送信した時刻をＴｘタイムスタンプ記憶部１２５に記憶すると共に、当該時刻をグランドマスタモード装置に通知することが好ましい。

ＲＴＣ１２４は、「第１同期部」及び「第２同期部」の一例であって、計時データ（例えば、年、月、日、時、分、秒等）やＰＰＳ（Pulse Per Second）等を出力する。

Ｔｘタイムスタンプ格納部１２５は、ＭＡＣ処理部がＰＴＰパケットを送信した時刻を示すＴｘタイムスタンプを記憶する。

ＰＴＰ管理部１３は、インタフェース盤１０がマスタモードとして動作する場合には、グランドマスタモード装置との間でのＰＴＰパケットの送受信を制御すると共に、当該受信したＰＴＰパケットに基づいてＲＴＣ１２４の動作を制御する。加えて、ＰＴＰ管理部１３は、自身の同期状態（例えば、後述するシフトビット情報であって、ＲＴＣ１２４が出力するＰＰＳの位相と、ＭＣＵ盤４０から送信される仮想的なＰＰＳの位相との間の差分等）を示すＴＯＤ／ＰＰＳ情報フレーム９０を、制御バス３０を介してＭＣＵ盤４０に通知する。

一方で、ＰＴＰ管理部１３は、インタフェース盤１０がスレーブモードとして動作する場合には、ＭＣＵ４０盤から送信されるマスタモードとして動作するインタフェース盤１０の同期状態を示すＴＯＤ／ＰＰＳ情報フレーム９０に基づいて、ＲＴＣ１２４の動作を制御する。

尚、本実施形態では、複数のインタフェース盤１０は、マスタモードとして動作するインタフェース盤１０と、スレーブモードとして動作するインタフェース盤１０とに区別されることが好ましい。マスタモードとして動作するインタフェース盤１０（以下、“マスタモードのインタフェース盤１０”と称する）は、「第１インタフェース装置」の一例であって、例えば、グランドマスタモード装置と直接接続されているインタフェース盤１０である。従って、マスタモードのインタフェース盤１０が備えるＲＴＣ１２４は、グランドマスタモード装置から送信されるＰＴＰパケットに基づいて、ＰＰＳ等の同期信号を出力する。一方で、スレーブモードとして動作するインタフェース盤１０（以下、“スレーブモードのインタフェース盤１０”と称する）は、「第２インタフェース装置」の一例であって、例えば、グランドマスタモード装置と直接接続されていないインタフェース盤１０である。従って、スレーブモードのインタフェース盤１０が備えるＲＴＣ１２４は、マスタモードのインタフェース盤１０におけるＰＰＳの位相の比較結果に基づいて、ＰＰＳ等の同期信号を出力する。尚、本実施形態のこのような同期方法（言い換えれば、ＰＰＳ（同期信号）の同期方法）については、後に詳述するため、ここでの詳細な説明については省略する。

図３に示すように、ＰＴＰ管理部１３は、フレーム検出器１３１と、「第１生成部」の一例であるＰＬＬ（Phased Lock Loop）１３２と、「第２同期部」の一例であるシフトレジスタ１３３と、「第１比較部」の一例である位相比較器１３４と、セレクタ（スイッチ）１３５と、セレクタ（スイッチ）１３６と、セレクタ（スイッチ）１３７と、「第１通知部」の一例であるフレーム生成器１３８と、ＣＰＵ１３９１と、メモリ１３９３とを備えている。

フレーム検出器１３１は、ＭＣＵ盤４０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出する。フレーム検出器１３１は、検出したＴＯＤ／ＰＰＳ情報フレーム９０に含まれる情報の一部又は全部を、シフトレジスタ１３３、セレクタ１３６の一方の端子及びセレクタ１３７の一方の端子の少なくとも一つへと転送する。加えて、フレーム検出器１３１は、ＴＯＤ／ＰＰＳ情報フレーム９０を受信した周期（或いは、タイミング）に応じた可塑的なＰＰＳをシフトレジスタ１３３へ出力する。尚、フレーム検出器１３１から出力される仮想的なＰＰＳは、「仮想同期信号」の一例となる。

ＰＬＬ１３２は、ＭＣＵ盤４０から送信される基準クロック（Time Base Clock）を、シフトレジスタ１３３、位相比較器１３４及びＲＴＣ１２４の夫々に送信する。従って、シフトレジスタ１３３、位相比較器１３４及びＲＴＣ１２４の夫々は、基準クロックに応じて動作する。加えて、ＰＬＬ１３２は、ＭＣＵ盤４０から送信される基準クロックを分周することで基準クロックより高周波な高周波クロックを生成する。ＰＬＬ１３２は、生成した高周波クロックを、シフトレジスタ１３３に出力する。

シフトレジスタ１３３は、フレーム検出器１３１から出力される仮想的なＰＰＳを、フレーム検出器１３１が検出するＴＯＤ／ＰＰＳ情報フレーム９０に含まれるシフトビット情報が示す位相量だけシフトさせる。シフトレジスタ１３３は、シフトさせた仮想的なＰＰＳを、位相比較器１３４へと出力する。

位相比較器１３４は、シフトレジスタ１３３から出力される仮想的なＰＰＳの位相と、ＲＴＣ１２４から出力されるＰＰＳの位相とを比較する。位相比較器１３４は、位相の比較結果（つまり、位相の差分）を示すシフトビット情報を、フレーム生成器１３８へ出力する。

セレクタ１３５は、インタフェース盤１０がマスタモードで動作する場合には、ＲＴＣ１２４が出力するＰＰＳが位相比較器１３４に入力されるように、ＲＴＣ１２４と位相比較器１３４とを接続する。つまり、セレクタ１３５は、インタフェース盤１０がマスタモードで動作する場合には、セレクタ１３５の下側の端子をオンに切り替える。他方で、セレクタ１３５は、インタフェース盤１０がスレーブモードで動作する場合には、シフトレジスタ１３３が出力するＰＰＳがＲＴＣ１２４に入力されるように、ＲＴＣ１２４とシフトレジスタ１３３とを接続する。つまり、セレクタ１３５は、インタフェース盤１０がスレーブモードで動作する場合には、セレクタ１３５の上側の端子をオンに切り替える。

セレクタ１３６は、インタフェース盤１０がマスタモードで動作する場合には、ＣＰＵ１３９１から出力されるＴＯＤがＲＴＣ１２４に入力されるように、ＣＰＵ１３９１とＲＴＣ１２４とを接続する。つまり、セレクタ１３６は、インタフェース盤１０がマスタモードで動作する場合には、セレクタ１３６の左側の端子をオンに切り替える。他方で、セレクタ１３６は、インタフェース盤１０がスレーブモードで動作する場合には、フレーム検出器１３１から出力されるＴＯＤがＲＴＣ１２４に入力されるように、ＲＴＣ１２４とフレーム検出器１３１とを接続する。つまり、セレクタ１３６は、インタフェース盤１０がスレーブモードで動作する場合には、セレクタ１３６の右側の端子をオンに切り替える。

セレクタ１３７は、インタフェース盤１０がマスタモードで動作する場合には、ＣＰＵ１３９１から出力されるＴＯＤがフレーム生成器１３８に入力されるように、ＣＰＵ１３９１とフレーム生成器１３８とを接続する。つまり、セレクタ１３７は、インタフェース盤１０がマスタモードで動作する場合には、セレクタ１３７の下側の端子をオンに切り替える。他方で、セレクタ１３７は、インタフェース盤１０がスレーブモードで動作する場合には、フレーム検出器１３１から出力されるＴＯＤがフレーム生成器１３８に入力されるように、フレーム生成器１３８とフレーム検出器１３１とを接続する。つまり、セレクタ１３７は、インタフェース盤１０がスレーブモードで動作する場合には、セレクタ１３７の上側の端子をオンに切り替える。

フレーム生成器１３８は、インタフェース盤１０がマスタモードで動作する場合には、ＣＰＵ１３９１から出力されるＴＯＤ及びステータスや、位相比較器１３４から出力されるシフトビット情報を含むＴＯＤ／ＰＰＳ情報フレーム９０を生成する。一方で、フレーム生成器１３８は、インタフェース盤１０がスレーブモードで動作する場合には、フレーム検出器１３１から出力されるＴＯＤや、ＣＰＵ１３９１から出力されるステータスを含むＴＯＤ／ＰＰＳ情報フレーム９０を生成する。フレーム生成器１３８は、制御バス３０を介して、ＴＯＤ／ＰＰＳ情報フレーム９０をＭＣＵ盤４０に対して送信する。

ＣＰＵ１３９１は、ＰＴＰ管理部１３内のソフトウェア処理を行う。例えば、ＣＰＵ１３９１は、ＰＴＰソフトウェア処理部１３９２を備えている。ＰＴＰソフトウェア処理部１３９２は、上述したＰＴＰパケットに対するソフトウェア処理を行う。例えば、ＰＴＰソフトウェア処理部１３９２は、ＰＴＰパケットに含まれるＴＯＤ等を取得すると共に、当該取得したＴＯＤをＲＴＣに対して出力する。

メモリ１３９３は、ＣＰＵ１３９１の動作に伴って使用される一時的なパラメータ等を格納する。更に、メモリ１３９３は、ＣＰＵ１３９１を動作させるためのソフトウェア（言い換えれば、ファームウェア）等を格納する。

（１−３）ＭＣＵ盤の構成
図４を参照して、ＭＣＵ盤４０の構成について説明する。図４は、ＭＣＵ盤４０の構成を示すブロック図である。

図４に示すように、ＭＣＵ盤４０は、フレーム検出器４０１と、フレーム生成器４０２と、メモリ４０３と、ＣＰＵ４０６と、ＲＴＣ４１１と、シフトレジスタ４１２と、フレーム生成タイミング生成器４１３と、基準クロックＰＬＬ４２１と、セレクタ４２２と、システムクロックＰＬＬ４３１とを備える。

フレーム検出器４０１は、インタフェース盤１０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出する。フレーム検出器４０１は、受信したＴＯＤ／ＰＰＳ情報フレーム９０に含まれる各種情報を、ＴＯＤ／ＰＰＳ情報４０４としてメモリ４０３に格納する。

フレーム生成器４０２は、フレーム生成タイミング生成器４１３が生成するタイミングに同期して、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４を含むＴＯＤ／ＰＰＳ情報フレーム９０を生成する。フレーム生成器４０２は、フレーム生成タイミング生成器４１３が生成するタイミングに同期して、生成したＴＯＤ／ＰＰＳ情報フレーム９０をインタフェース盤１０に送信する。

メモリ４０３は、フレーム検出器４０１が受信したＴＯＤ／ＰＰＳ情報フレーム９０に含まれる各種情報を、ＴＯＤ／ＰＰＳ情報４０４として格納する。加えて、メモリ４０３は、各インタフェース盤１０の動作開始時にシフトレジスタ１３３に適用される初期位相差分量を示す初期位相差分情報４０５を格納する。尚、初期位相差分量は、例えば、各インタフェース盤１０とＭＣＵ盤４０との間の伝送経路における伝送遅延や、各インタフェース盤１０内における位相比較部１３４までの伝送経路における伝送遅延等を合算した情報である。

加えて、メモリ４０３は、ＣＰＵ４０６の動作に伴って使用される一時的なパラメータ等を格納する。更に、メモリ４０３は、ＣＰＵ４０６を動作させるためのソフトウェア（言い換えれば、ファームウェア）等を格納する。

ＣＰＵ４０６は、ＭＣＵ盤４０内のソフトウェア処理を行う。

ＲＴＣ４１１は、計時データ（例えば、年、月、日、時、分、秒等）等を出力する。尚、ＭＣＵ盤１０のＲＴＣ４１１は、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４が示すＴＯＤ等に基づいて動作することが好ましい。

シフトレジスタ４１２は、フレーム生成タイミング生成器４１３が生成するタイミングに同期して、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４が示すシフトビット情報が示す位相量だけシフトさせたＰＰＳをＲＴＣ４１１に出力する。

フレーム生成タイミング生成器４１３は、フレーム生成器４０２がＴＯＤ／情報フレームを生成するタイミング（言い換えれば、フレーム生成器４０２がＴＯＤ／情報フレームを送信するタイミング）を生成する。フレーム生成タイミング生成器４１３は、生成したタイミングをフレーム生成器４０２及びシフトレジスタ４１２へと送信する。

基準クロックＰＬＬ４２１は、複数のインタフェース盤１０の夫々から送信されるラインリカバードクロックのうちのいずれか１つのラインリカバードクロックを参照信号として利用することで、基準クロックを生成する。基準クロックＰＬＬ４２１は、生成した基準クロックをフレーム検出器４０１、ＲＴＣ４１１及びフレーム生成タイミング生成器４１３並びに各インタフェース盤１０に送信する。

システムクロックＰＬＬ４３１は、システムクロックを生成する。システムクロックＰＬＬ４３１は、生成したシステムクロックを、ラインリファレンスクロックとして各インタフェース盤１０のＳｅｒＤｅｓ１２１に送信する。

（２）動作説明
図５から図１３を参照して、本実施形態の通信システム１の動作について説明する。尚、以下では、説明の簡略化のため、本実施形態の通信システム１の動作のうちの同期動作に着目して説明を進める。もちろん、本実施形態の通信システム１は、以下に示す同期動作以外の通常の動作（例えば、パケットの伝送動作等）を行ってもよい。

（２−１）マスタモードのインタフェース盤の動作
図５から図７を参照して、マスタモードのインタフェース盤１０の動作について説明する。図５は、マスタモードのインタフェース盤１０が動作している場合のインタフェース盤１０内の信号の流れを示すブロック図である。図６は、マスタモードのインタフェース盤１０が動作している場合のＰＴＰ管理部１３内の信号の流れを示すブロック図である。図７は、マスタモードのインタフェース盤１０の動作の流れを示すフローチャートである。

図７に示すように、マスタモードのインタフェース盤１０は、ＰＴＰパケットを受信する（図７のステップＳ１０１）。具体的には、図５に示すように、ＳＦＰ１１は、不図示の光入出力ポートを介してグランドマスタモード装置から送信されるＰＴＰパケット（Ｒｘ ＰＴＰパケット）を受信する。ＳＦＰ１１は、受信したＰＴＰパケットを、ＳｅｒＤｅｓ１２１を介してＭＡＣ処理部１２２へと出力する。ＭＡＣ処理部１２２は、受信したＰＴＰパケットに対して所定の受信処理を行うと共に、受信処理を行ったＰＴＰパケットをＰＴＰ管理部１３へと出力する。

加えて、ＳｅｒＤｅｓ１２１は、ＭＣＵ盤４０から出力されるラインリファレンスクロック（システムクロック）を参照信号として用いることで、ＰＴＰパケットの受信タイミングに同期したラインリカバードクロックを生成する。ＳｅｒＤｅｓ１２１は、生成したラインリカバードクロックを、ＭＣＵ盤４０へ出力する。

尚、マスタモードのインタフェース盤１０は、ＰＴＰパケットの受信に合わせて、当該ＰＴＰパケットを受信した旨をグランドマスタモード装置に通知するＰＴＰパケット（Ｔｘ ＰＴＰパケット）を送信してもよい。具体的には、ＰＴＰ管理部１３は、当該ＰＴＰパケットを受信した旨を通知するためのＰＴＰパケットをＭＡＣ処理部１２２へと出力する。ＭＡＣ処理部１２２は、ＰＴＰ管理部１３から出力されるＰＴＰパケットに対して所定の送信処理を行うと共に、送信処理を行ったＰＴＰパケットを、ＳｅｒＤｅｓ１２１を介してＳＦＰ１１へと出力する。その後、ＳＦＰ１１は、ＰＴＰパケットをグランドマスタモード装置へと送信する。このとき、ＭＡＣ処理部１２２は、ＭＡＣ処理部１２２が備えるＰＴＰタイマー１２３の動作によりＰＴＰパケットを送信した時刻をＴｘタイムスタンプ記憶部１２５に記憶すると共に、当該時刻をグランドマスタモード装置に通知することが好ましい。

その後、図７に示すように、マスタモードのインタフェース盤１０は、ＰＴＰパケットに含まれるＴＯＤをＲＴＣ１２４に設定する（ステップＳ１０２）。具体的には、図６に示すように、ＰＴＰ管理部１３が備えるＰＴＰソフトウェア処理部１３９２は、受信したＰＴＰパケットを解析することでＴＯＤを取得する。ＰＴＰソフトウェア処理部１３９２は、セレクタ１３６を介して、取得したＴＯＤをＲＴＣ１２４へと出力する。従って、セレクタ１３６は、ＣＰＵ１３９１とＲＴＣ１２４とを接続する。その結果、ＲＴＣ１２４には、ＰＴＰパケットに含まれるＴＯＤの精度で時刻情報の設定が行われる。つまり、ＲＴＣ１２４は、ＰＴＰパケットに含まれるＴＯＤの精度で時刻の同期を行う。

尚、ＰＴＰソフトウェア処理部１３９２は、セレクタ１３７を介して、取得したＴＯＤをフレーム生成器１３８へと出力することが好ましい。従って、セレクタ１３７は、ＣＰＵ１３９１とフレーム生成器１３８とを接続することが好ましい。加えて、ＰＴＰソフトウェア処理部１３９２は、インタフェース盤１０における時刻の同期状態を示すステータス情報をフレーム生成器１３８へと出力することが好ましい。

その後、ＲＴＣ１２４は、ＭＣＵ盤４０から出力される基準クロックに同期して動作を開始する。従って、ＭＣＵ盤４０から出力される基準クロックは、ＰＬＬ１３２を介してＲＴＣ１２４に送信されることが好ましい。その結果、図７に示すように、ＲＴＣ１２４は、ＰＰＳを出力する（ステップＳ１０２）。具体的には、図６に示すように、ＲＴＣ１２４は、グランドマスタモード装置の時刻にマイクロ秒未満の精度で同期しているＰＰＳを出力する。ＲＴＣ１２４から出力されたＰＰＳは、セレクタ１３５を介して位相比較器１３４へと出力される。従って、セレクタ１３５は、ＲＴＣ１２４と位相比較器１３４とを接続する。

尚、本実施形態では、ＲＴＣ１２４と位相比較器１３４との間に、高精度な動作（例えば、マイクロ秒未満の精度を保った動作）に影響を与える程度の伝送遅延をＰＰＳに対して与えかねない他の処理部が介在していないことが好ましい。具体的には、ＲＴＣ１２４と位相比較器１３４との間に、マイクロ秒以上の伝送遅延をＰＰＳに対して与えかねない他の処理部が介在していないことが好ましい。或いは、ＲＴＣ１２４と位相比較器１３４との間に、他の処理部が全く介在していなくともよい。或いは、ＲＴＣ１２４と位相比較器１３４との間に、セレクタ１３５以外の他の処理部が全く介在していなくともよい。このように構成すれば、ＲＴＣ１２４から出力されるＰＰＳの時刻精度を保ったまま、位相比較器１３４における位相の比較を行うことができる。

続いて、図７に示すように、マスタモードのインタフェース盤１０は、ＭＣＵ盤４０から通知される初期位相差分量を取得すると共に、当該初期位相差分量を、シフトレジスタ１３３の初期設定値として設定する（ステップＳ１０３）。尚、マスタモードのインタフェース盤１０は、初期位相差分量に関連する動作を行わなくともよい。この場合、ＭＣＵ盤４０は、初期位相差分量をマスタモードのインタフェース盤１０に送信しなくともよいし、初期位相差分情報４０５をメモリ４０３に格納していなくともよい。

続いて、図７に示すように、マスタモードのインタフェース盤１０は、ＭＣＵ盤４０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出すると共に、当該ＴＯＤ／ＰＰＳ情報フレーム９０を検出したタイミングに応じた仮想的なＰＰＳを出力する（ステップＳ１０４）。具体的には、図６に示すように、フレーム検出器１３１は、ＭＣＵ盤４０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出する。このとき、フレーム検出器１３１は、ＭＣＵ盤４０から出力される基準クロックに同期して動作することが好ましい。フレーム検出器１３１は、ＴＯＤ／ＰＰＳ情報フレーム９０を検出したタイミングに応じた仮想的なＰＰＳをシフトレジスタ１３３に出力する。

その後、シフトレジスタ１３３は、ＴＯＤ／ＰＰＳ情報フレーム９０を検出したタイミングに応じた仮想的なＰＰＳの位相を、初期位相差分量だけシフトする。このとき、シフトレジスタ１３３は、ＭＣＵ盤４０から出力される基準クロックに同期して動作することが好ましい。従って、ＭＣＵ盤４０から出力される基準クロックは、ＰＬＬ１３２を介してシフトレジスタ１３３に送信されることが好ましい。その後、シフトレジスタ１３３は、図６に示すように、シフトした仮想的なＰＰＳを位相比較器１３４へと出力する。

続いて、図７に示すように、マスタモードのインタフェース盤１０は、シフトレジスタ１３３から出力される仮想的なＰＰＳの位相と、ＲＴＣ１２４から出力されるＰＰＳの位相とを比較する（ステップＳ１０５）。この比較動作は、位相比較器１３４によって行われる。本実施形態では、位相比較器１３４は、ＲＴＣ１２４の分解性能に対応する精度（例えば、マイクロ秒未満の精度）で、シフトレジスタ１３３から出力される仮想的なＰＰＳの位相と、ＲＴＣ１２４から出力されるＰＰＳの位相とを比較することが好ましい。より具体的には、本実施形態では、位相比較器１３４は、ＰＬＬ１３２から出力される高周波クロックの精度で、シフトレジスタ１３３から出力される仮想的なＰＰＳの位相と、ＲＴＣ１２４から出力されるＰＰＳの位相とを比較することが好ましい。従って、ＰＬＬ１３２は、基準クロックを分周することで、マイクロ秒未満の精度を有する高周波クロックを生成すると共に当該高周波クロックを位相比較器１３４へと出力することが好ましい。その後、図６に示すように、位相比較器１３４は、比較結果（例えば、位相の差分量）を、シフトビット情報としてフレーム生成器１３８へと出力する。

続いて、図７に示すように、マスタモードのインタフェース盤１０は、ＰＴＰパケットに含まれるＴＯＤや位相比較器１３４による位相の比較結果等を含むＴＯＤ／ＰＰＳ情報フレーム９０をＭＣＵ盤４０に送信する（ステップＳ１０６）。具体的には、図６に示すように、フレーム生成器１３８は、ＰＴＰソフトウェア処理部１３９２から出力されるＴＯＤ（つまり、ＰＴＰパケットに含まれるＴＯＤ）及びステータス情報、並びに位相比較器１３４から出力されるシフトビット情報（つまり、位相の比較結果）を含むＴＯＤ／ＰＰＳ情報フレーム９０を生成する。その後、フレーム生成器１３８は、生成したＴＯＤ／ＰＰＳ情報フレーム９０をＭＣＵ盤４０へと送信する。このとき、フレーム生成器１３８は、ＭＣＵ盤４０から出力される基準クロックに同期して動作することが好ましい。

図８を参照して、ＴＯＤ／ＰＰＳ情報フレーム９０のフレーム構造について説明する。図８は、ＴＯＤ／ＰＰＳ情報フレーム９０のフレーム構造を示すデータ構造図である。

図８（ａ）及び図８（ｂ）に示すように、ＴＯＤ／ＰＰＳ情報フレーム９０は、フレーミングフィールドと、モードフィールドと、同期ステータスフィールドと、同期コントロールフィールドと、ＴＯＤフィールドと、シフトビットフィールドと、リザーブドフィールドとを備えている。

フレーミングフィールドには、ＴＯＤ／ＰＰＳ情報フレーム９０に固有であって且つフレーミング処理の際に参照される固定値が格納される。

モードフィールドには、ＴＯＤ／ＰＰＳ情報フレーム９０がマスタモードのインタフェース盤１０とＭＣＵ盤４０との間で送受信されているのか又はスレーブモードのインタフェース盤１０とＭＣＵ盤４０との間で送受信されているのかを示すモード情報が格納される。例えば、モード情報が「０」を示す場合には、当該モード情報は、ＴＯＤ／ＰＰＳ情報フレーム９０がマスタモードのインタフェース盤１０とＭＣＵ盤４０との間で送受信されていることを示す。例えば、モード情報が「１」を示す場合には、当該モード情報は、ＴＯＤ／ＰＰＳ情報フレーム９０がスレーブモードのインタフェース盤１０とＭＣＵ盤４０との間で送受信されていることを示す。

同期ステータスフィールドには、同期状態を示すステータス情報が格納される。例えば、ステータス情報が「００」を示す場合には、当該ステータス情報は、同期のためにＴＯＤ／ＰＰＳ情報フレーム９０を使用することが禁止されている旨を示す。例えば、ステータス情報が「０１」を示す場合には、当該ステータス情報は、ＴＯＤ／ＰＰＳ情報フレーム９０を用いた同期が今現在行われている旨を示す。例えば、ステータス情報が「１０」を示す場合には、当該ステータス情報は、ＴＯＤ／ＰＰＳ情報フレーム９０を用いた同期が完了している旨を示す。

同期コントロールフィールドには、同期動作を制御するためのコントロール情報が格納される。例えば、コントロール情報が「００」を示す場合には、当該コントロール情報は、ＴＯＤ／ＰＰＳ情報フレーム９０が、何かしらのアクションを要求するものではない旨を示す。例えば、コントロール情報が「０１」を示す場合には、当該コントロール情報は、ＴＯＤ／ＰＰＳ情報フレーム９０が、シフトレジスタ１３３に設定されている現在のシフトビット量を通知するものである旨を示す。例えば、コントロール情報が「１０」を示す場合には、当該コントロール情報は、ＴＯＤ／ＰＰＳ情報フレーム９０が、シフトレジスタ１３３に設定されている現在のシフトビット量を通知するようにＭＣＵ盤４０がインタフェース盤１０に要求するものである旨を示す。例えば、コントロール情報が「１１」を示す場合には、当該コントロール情報は、ＴＯＤ／ＰＰＳ情報フレーム９０が、当該ＴＯＤ／ＰＰＳ情報フレーム９０に含まれるシフトビット情報をシフトレジスタ１３３に適用することをインタフェース盤１０に要求するものである旨を示す。

ＴＯＤフィールドには、ＰＴＰパケットに含まれるＴＯＤが格納される。但し、後に詳述するように、スレーブモードのインタフェース盤１０では、ＴＯＤフィールドには、フレーム検出器１３１が検出したＴＯＤ／ＰＰＳ情報フレーム９０のＴＯＤフィールドに含まれるＴＯＤが格納されてもよい。

シフトビットフィールドには、位相比較器１３４から出力されるシフトビット情報が格納される。但し、後に詳述するように、スレーブモードのインタフェース盤１０では、シフトビットフィールドにはシフトビット情報が格納されなくともよい。

リザーブドフィールドは、将来の機能格納に備えたフィールドである。

このようなＴＯＤ／ＰＰＳ情報フレーム９０を検出することで得られる仮想的なＰＰＳについて図８（ｃ）を用いて説明する。図８（ｃ）に示すように、フレーム検出器１３１は、ＴＯＤ／ＰＰＳ情報フレーム９０を受信する都度、当該受信のタイミングに同期した仮想的なＰＰＳをシフトレジスタ１３３へと出力する。一方で、ＲＴＣ１２４からもＰＰＳが出力される。位相比較器１３４は、２種類のＰＰＳの位相の比較結果（シフトビット情報）をフレーム生成器１３８へと出力する。

（２−２）ＭＣＵ盤の動作
図９及び図１０を参照して、ＭＣＵ盤４０の動作について説明する。図９は、ＭＣＵ盤４０内の信号の流れを示すブロック図である。図１０は、ＭＣＵ盤４０の動作の流れを示すフローチャートである。

図１０に示すように、ＭＣＵ盤４０は、基準クロックを生成すると共に、生成した基準クロックを各インタフェース盤１０に送信する（ステップＳ１１１）。具体的には、図９に示すように、基準クロックＰＬＬ４２１は、基準クロックを生成すると共に、生成した基準クロックを各インタフェース盤１０に送信する。このとき、基準クロック４２１が参照する参照信号としては、各インタフェース盤から送信されるラインリカバードクロックのうちのいずれか一つが用いられることが好ましい。例えば、基準クロック４２１が参照する参照信号としては、各インタフェース盤から送信されるラインリカバードクロックのうちの最も精度が高い一つのクロックが用いられることが好ましい。ラインリカバードクロックの選択は、セレクタ４２２によって行われる。

尚、基準クロックＰＬＬが生成した基準クロックは、フレーム検出器４０１、ＲＴＣ４１１及びフレーム生成タイミング生成器４１３に対しても出力される。従って、フレーム検出器４０１、ＲＴＣ４１１及びフレーム生成タイミング生成器４１３の夫々は、基準クロックに同期して動作する。

続いて、図１０に示すように、ＭＣＵ盤４０は、マスタモードのインタフェース盤１０に対して、ＰＴＰによる時刻同期を実行させるための命令を出力する（ステップＳ１１２）。つまり、ＭＣＵ盤４０は、マスタモードのインタフェース盤１０に対して、グランドマスタモード装置からＰＴＰパケットを受信すると共に当該受信したＰＴＰパケットに基づく時刻の設定を行わせるための命令を出力する。このような命令の出力は、ＣＰＵ４０６の動作によって行われてもよい。

続いて、図１０に示すように、ＭＣＵ盤４０は、初期位相差分量を各インタフェース盤４０に送信する（ステップＳ１１３）。具体的には、図９に示すように、フレーム生成器４０２は、メモリ４０３に格納されている初期位相差分情報４０５を参照することで、初期位相差分量を取得する。その後、フレーム生成器４０２は、初期位相差分量がシフトビットフィールドに格納されているＴＯＤ／ＰＰＳ情報フレーム９０を生成する。その後、フレーム生成器４０２は、生成したＴＯＤ／ＰＰＳ情報フレーム９０を各インタフェース盤１０に送信する。

このとき、フレーム生成器４０２は、フレーム生成タイミング生成器４１３が基準クロックに基づいて生成するフレーム生成タイミングで、ＴＯＤ／ＰＰＳ情報フレーム９０を生成することが好ましい。従って、ＭＣＵ盤４０からは、フレーム生成タイミングで、ＴＯＤ／ＰＰＳ情報フレーム９０の生成及び送信が行われることが好ましい。従って、ＴＯＤ／ＰＰＳ情報フレーム９０を受信した後に位相の比較を行うマスタモードのインタフェース盤１０もまた、フレーム生成タイミングで、ＴＯＤ／ＰＰＳ情報フレーム９０の検出、位相の比較並びにＴＯＤ／ＰＰＳ情報フレーム９０の生成及び送信を行うことが好ましい。同様に、ＴＯＤ／ＰＰＳ情報フレーム９０を受信した後に時刻の同期を行うスレーブモードのインタフェース盤１０もまた、フレーム生成タイミングで、ＴＯＤ／ＰＰＳ情報フレーム９０の検出及び時刻の同期を行うことが好ましい。つまり、本実施形態の各インタフェース盤１０は、ＭＣＵ盤４０が生成するフレーム生成タイミングで、時刻の同期を行うことが好ましい。尚、フレーム生成タイミング生成器４１３が生成するフレーム生成タイミングは、シフトレジスタ４１２にも出力される。従って、シフトレジスタ４１２は、フレーム生成タイミングに同期して動作する。

続いて、図１０に示すように、ＭＣＵ盤４０は、マスタモードのインタフェース盤１０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を受信する（ステップＳ１１４）。具体的には、図９に示すように、フレーム検出器４０１は、マスタモードのインタフェース盤１０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出する。その後、フレーム検出器４０１は、受信したＴＯＤ／ＰＰＳ情報フレーム９０に含まれる各種情報を、ＴＯＤ／ＰＰＳ情報４０４としてメモリ４０３に格納する。

尚、シフトレジスタ４１２は、フレーム生成タイミングの位相を、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４が示すシフトビット情報が示す位相量だけシフトさせることで生成されるＰＰＳをＲＴＣ４１１に出力する。加えて、ＲＴＣ４１１には、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４が示すＴＯＤが出力される。その結果、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４が示すＴＯＤ及びシフトレジスタ４１２から出力されるＰＰＳがＲＴＣ４１１に対して設定される。

続いて、図１０に示すように、ＭＣＵ盤４０は、スレーブモードのインタフェース盤１０に対して送信するべきＴＯＤ／ＰＰＳ情報フレーム９０を生成すると共に、生成したＴＯＤ／ＰＰＳ情報フレーム９０をスレーブモードのインタフェース盤１０に対して送信する（ステップＳ１１５）。具体的には、図９に示すように、フレーム生成器４０２は、メモリ４０３に格納されているＴＯＤ／ＰＰＳ情報４０４を含むＴＯＤ／ＰＰＳ情報フレーム９０を生成する。その後、フレーム生成器４０２は、生成したＴＯＤ／ＰＰＳ情報フレーム９０を、スレーブモードのインタフェース盤１０に対して送信する。

（２−３）スレーブモードのインタフェース盤の動作
図１１から図１３を参照して、スレーブモードのインタフェース盤１０の動作について説明する。図１１は、スレーブモードのインタフェース盤１０が動作している場合のインタフェース盤１０内の信号の流れを示すブロック図である。図１２は、スレーブモードのインタフェース盤１０が動作している場合のＰＴＰ管理部１３内の信号の流れを示すブロック図である。図１３は、スレーブモードのインタフェース盤１０の動作の流れを示すフローチャートである。

図１１に示すように、スレーブモードのインタフェース盤１０は、グランドマスタモード装置と接続されていない。このため、スレーブモードのインタフェース盤１０は、ＰＴＰパケットの送受信を行わなくともよい。加えて、スレーブモードのインタフェース盤１０が備えるＳｅｒＤｅｓ１２１は、ラインリカバードクロックを出力しなくともよい。但し、ＳｅｒＤｅｓ１２１は、ＰＴＰパケット以外のパケットの受信タイミングに同期したラインリカバードクロックを生成してもよい。

図１３に示すように、スレーブモードのインタフェース盤１０は、ＭＣＵ盤４０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出すると共に、当該ＴＯＤ／ＰＰＳ情報フレーム９０を検出したタイミングに応じた仮想的なＰＰＳを出力する（ステップＳ１２１）。具体的には、図１２に示すように、フレーム検出器１３１は、ＭＣＵ盤４０から送信されるＴＯＤ／ＰＰＳ情報フレーム９０を検出する。フレーム検出器１３１は、ＴＯＤ／ＰＰＳ情報フレーム９０を検出したタイミングに応じた仮想的なＰＰＳをシフトレジスタ１３３に出力する。

続いて、図１３に示すように、スレーブモードのインタフェース盤１０は、受信したＴＯＤ／ＰＰＳ情報フレーム９０に含まれるＴＯＤ及びシフトビット情報を取得する（ステップＳ１２２）。具体的には、図１２に示すように、フレーム検出器１３１は、受信したＴＯＤ／ＰＰＳ情報フレーム９０のＴＯＤフィールドに格納されているＴＯＤを取得する。フレーム検出器１３１は、取得したＴＯＤを、セレクタ１３６を介してＲＴＣ１２４へと出力する。従って、セレクタ１３６は、フレーム検出器１３１とＲＴＣ１２４とを接続する。加えて、フレーム検出器１３１は、取得したＴＯＤを、セレクタ１３７を介してフレーム生成器１３８へと出力する。従って、セレクタ１３７は、フレーム検出器１３１とフレーム生成器１３８とを接続する。同様に、フレーム検出器１３１は、受信したＴＯＤ／ＰＰＳ情報フレーム９０のシフトビットフィールドに格納されているシフトビット情報を取得する。フレーム検出器１３１は、取得したシフトビット情報を、シフトレジスタ１３３へと出力する。

続いて、図１３に示すように、スレーブモードのインタフェース盤１０は、フレーム検出器１３１から出力される仮想的なＰＰＳの位相を、フレーム検出器１３１から出力されるシフトビット情報が示す位相量だけシフトした後に、ＲＴＣ１２４へと出力する（ステップＳ１２３）。具体的には、図１２に示すように、シフトレジスタ１３３は、フレーム検出器１３１から出力される仮想的なＰＰＳの位相を、フレーム検出器１３１から出力されるシフトビット情報が示す位相量だけシフトする。その後、シフトレジスタ１３３は、シフトした後のＰＰＳを、セレクタ１３５を介してＲＴＣ１２４へと出力する。従って、セレクタ１３５は、シフトレジスタ１３３とＲＴＣ１２４とを接続する。

その結果、図１３に示すように、ＴＯＤ／ＰＰＳ情報フレーム９０から取得したＴＯＤ及びシフトレジスタ１３３から出力されるＰＰＳが、ＲＴＣ１２４に対して設定される（ステップＳ１２４）。つまり、ＲＴＣ１２４は、マスタモードのインタフェース盤１０と同一の時刻で動作を開始する。つまり、スレーブモードのインタフェース盤１０が備えるＲＴＣ１２４には、マスタモードのインタフェース盤１０が備えるＲＴＣ１２４と同様に、ＰＴＰパケットに含まれるＴＯＤの精度で時刻情報の設定が行われる。つまり、スレーブモードのインタフェース盤１０が備えるＲＴＣ１２４には、マスタモードのインタフェース盤１０が備えるＲＴＣ１２４と同様に、ＰＴＰパケットに含まれるＴＯＤの精度で時刻の同期が行われる。

尚、スレーブモードのインタフェース盤１０は、受信したＴＯＤ／ＰＰＳ情報フレーム９０に含まれるＴＯＤ等を含むＴＯＤ／ＰＰＳ情報フレーム９０をＭＣＵ盤４０に送信してもよいし、送信しなくともよい。但し、スレーブモードのインタフェース盤１０では、仮想的なＰＰＳの位相とＲＴＣ１２４から出力されるＰＰＳの位相との比較が行われないため、送信するＴＯＤ／ＰＰＳ情報フレーム９０には、シフトビット情報は含まれていなくともよい。

以上説明したように、本実施形態の通信システム１によれば、マスタモードのインタフェース盤１０から出力されるシフトビット情報（位相の比較結果）に基づいて、スレーブモードのインタフェース盤１０における時刻の同期が行われる。従って、通信システム１が複数のインタフェース盤１０を備えている場合であっても、１つのグランドマスタモード装置の時刻に基づいて、複数のインタフェース盤１０の夫々の時刻の設定（同期）を好適に行うことができる。

尚、マスタモードのインタフェース盤１０におけるＰＰＳそのものをスレーブモードのインタフェース盤１０に通知する場合には、ＰＰＳの伝送遅延や波形歪み等の影響によって、マイクロ秒未満の精度が損なわれてしまいかねない。しかるに、本実施形態の通信システム１によれば、マスタモードのインタフェース盤１０における同期状態（例えば、ＰＰＳの状態）を、定量化することができる。つまり、マスタモードのインタフェース盤１０における同期状態が、シフトビット情報という定量値としてスレーブモードのインタフェース盤１０に通知される。従って、マスタモードのインタフェース盤１０における時刻同期の精度を損なうことなく、スレーブモードのインタフェース盤１０における時刻同期を行うことができる。

本実施形態の通信システム１によれば、マスタモードのインタフェース盤１０における位相の比較を、ＲＴＣ１２４の分解性能に相当する高周波クロックの精度で行うことができる。従って、マスタモードのインタフェース盤１０がＰＴＰによって行ったマイクロ秒未満の時刻精度を損なうことなく、ＰＰＳの位相差を定量化することができる。従って、スレーブモードのインタフェース盤１０は、マイクロ秒未満の時刻制度を損なうことなく時刻の設定を行うことができる。

本実施形態の通信システム１によれば、インタフェース盤１０内の各構成要素は、ＭＣＵ盤４０から送信される通信システムに共通の基準クロックに同期して動作する。従って、各インタフェース盤１０に個別の基準クロックを設定する（例えば、個別の発振器を設ける）場合と比較して、位相の比較結果に対する周波数偏差の影響を排除することができる。

本実施形態の通信システム１によれば、ＭＣＵ盤４０からインタフェース盤１０に対して上述した高周波クロックを直接送信することに代えて、高周波クロックよりも低い周波数の基準クロックを送信することができる。この場合、インタフェース盤は、基準クロックを分周することで高周波クロックを生成することができる。従って、ＭＣＵ盤４０からインタフェース盤１０に対して高周波クロックを送信する際に生じ得る高周波クロックの伝送遅延や波形歪み等の影響を排除することができる。

本実施形態の通信システム１によれば、ＴＯＤ／ＰＰＳ情報フレーム９０というフレーム信号を用いて各インタフェース盤１０とＭＣＵ盤４０との間の通信が行われる。従って、各インタフェース盤１０及びＭＣＵ盤４０は、ＴＯＤ等の情報を、単一の信号線を用いて且つソフトウェアによる処理を施すことなく送受信することができる。

本実施形態の通信システム１によれば、シフトレジスタ１３３に対して初期位相差分量を設定することができる。従って、各インタフェース盤１０は、各インタフェース盤１０とＭＣＵ盤４０との間の伝送遅延を考慮した上で、時刻の設定を高精度に行うことができる。

本実施形態の通信システム１によれば、各インタフェース盤１０のステータス情報（例えば、同期ステータス情報や同期コントロール情報等）をＭＣＵ盤４０に集約することができる。従って、ＭＣＵ盤４０での一括管理が可能になるため、結果として各インタフェース盤１０の機能を簡略化することができる。

本実施形態の通信システム１によれば、フレーム生成タイミング生成器４１３によって生成されるフレーム生成タイミングで、ＴＯＤ／ＰＰＳ情報フレーム９０の送受信やＰＰＳの位相の比較等（つまり、時刻の設定ないしは同期）を行うことができる。従って、フレーム生成タイミングを適宜変更することで、通信システム１の負荷を考慮した上で適切な頻度で時刻の設定ないしは同期を行うことができる。

本実施形態の通信システム１によれば、ＰＴＰパケットの受信タイミングに応じたラインリカバードクロックを参照信号として用いることで基準クロックを生成することができる。従って、各インタフェース盤１０とグランドマスタモード装置（或いは、グランドマスタモード装置に接続するＧＰＳ衛星等の時刻源）との間の周波数ずれを抑制することができる。

尚、上述の説明では、ＰＰＳの位相を比較する例を用いて説明を進めている。つまり、ＰＰＳを「同期信号」の一例として用いている場合の例について説明を進めている。しかしながら、ＰＰＳ以外の任意のフォーマットの同期信号の位相を比較する場合であっても、同様の動作を適用することで上述した各種効果を享受することができる。つまり、マスタモードのインタフェース盤１０内で使用される同期信号（具体的には、例えば、同期信号の位相や周波数等の信号パラメータ）とＭＣＵ４０から送信される任意の仮想的な同期信号（具体的には、例えば、同期信号の位相や周波数等の信号パラメータ）との比較結果に応じて、スレーブモードのインタフェース盤１０内での同期をとることにより、上述した各種効果を享受することができる。

また、上述の説明では、光通信を行う複数のインタフェース盤１０が、バックワイヤリングボードを介して相互に接続されている複数のスロットに対して実装されている伝送装置を通信システム１の一例として用いて説明を進めている。しかしながら、光通信を行う複数のインタフェース盤１０を備える通信システム１のみならず、他の通信（例えば、無線通信や電気通信等）を行うインタフェース盤又は通信装置を複数備える任意の通信システムであっても、同様の構成を採用することで同様の効果を享受することができる。例えば、複数の無線基地局を備える通信システムにおいても、複数の無線基地局のうちのマスタモードの無線基地局とスレーブモードの無線基地局の間で上述した動作を行うことで、上述した各種効果を享受することができる。

（３）変形例
続いて、図１４から図１９を参照して、本実施形態の通信システムの変形例について説明する。

（３−１）第１変形例
図１４及び図１５を参照して、第１変形例の通信システム１ａについて説明する。第１変形例の通信システム１ａでは、上述した通信システム１と比較して、ＭＣＵ盤４０ａの構成及び動作が異なっている。他方で、第１変形例の通信システム１ａのその他の構成要素は、上述した通信システム１と同一であってもよい。従って、以下では、説明の簡略化のため、上述した通信システム１と異なるＭＣＵ盤４０ａの構成及び動作に着目して説明を進める。一方で、上述した通信システム１と同一の構成要素については、同一の参照符号を付することでその詳細な説明を省略する。

（３−１−１）構成
図１４を参照して、第１変形例のＭＣＵ盤４０ａの構成について説明する。図１４は、第１変形例のＭＣＵ盤４０ａの構成を示すブロック図である。

図１４に示すように、第１変形例のＭＣＵ盤４０ａは、上述したＭＣＵ盤４０と同様に、フレーム検出器４０１と、フレーム生成器４０２と、メモリ４０３ａと、ＣＰＵ４０６ａと、ＲＴＣ４１１と、シフトレジスタ４１２と、フレーム生成タイミング生成器４１３と、基準クロックＰＬＬ４２１と、セレクタ４２２と、システムクロックＰＬＬ４３１とを備える。第１変形例のＭＣＵ盤４０ａは、上述したＭＣＵ盤４０と比較して、メモリ４０３ａ及びＣＰＵ４０６ａが異なっている。

メモリ４０３ａは、上述したＴＯＤ／ＰＰＳ情報４０４及び初期位相差分情報４０５に加えて、マスタモード優先リスト４０７ａを格納する。マスタモード優先リスト４０７ａは、通信システム１がマスタモードとして動作し得るインタフェース盤１０を複数備えている場合に、マスタモードとして動作し得る複数のインタフェース盤１０の夫々の優先度を示す。

ＣＰＵ４０６ａは、ＭＣＵ盤４０ａ内のソフトウェア処理を行う。ＣＰＵ４０６ａは、「選択部」の一例となるマスタモード優先制御部４０６１ａを備えている。マスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａに基づいて、マスタモードとして動作し得る複数のインタフェース盤１０のうち実際にマスタモードとして動作する一つのインタフェース盤１０を選択する。つまり、マスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａに基づいて、マスタモードとして動作し得る複数のインタフェース盤１０のうち実際にグランドマスタモード装置とＰＴＰパケットの送受信を行うと共に位相の比較及びシフトビット情報を含むＴＯＤ／ＰＰＳ情報の送信を行う一つのインタフェース盤１０を選択する。

（３−１−２）動作
図１５を参照して、第１変形例のＭＣＵ盤４０ａの動作について説明する。図１５は、第１変形例のＭＣＵ盤４０ａの動作の流れを示すシーケンス図である。尚、図１５は、第１変形例のＭＣＵ盤４０ａに特有の動作（つまり、マスタモードとして動作し得る複数のインタフェース盤１０が存在する場合の動作）に着目している。しかしながら、第１変形例のＭＣＵ盤４０ａは、上述したＭＣＵ盤４０と同一の動作（つまり、図１０に示す動作）を行ってもよい。

図１５に示すように、ＭＣＵ盤４０ａが備えるマスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａを参照することで、優先度が最も高いマスタモードのインタフェース盤１０に対して、ＰＴＰによる時刻同期を実行させるための命令を出力する（ステップＳ２１１）。具体的には、マスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａを参照することで、マスタモードとして動作し得る複数のインタフェース盤１０のうち実際にマスタモードとして動作する一つのインタフェース盤１０を選択する。ここでは、インタフェース盤１０＃１が、マスタモードとして動作する１つのインタフェース盤１０として選択されるものとする。その後、ＣＰＵ４０６ａは、選択されたインタフェース盤１０＃１に対して、ＰＴＰによる時刻同期を実行させるための命令を出力する。

その結果、選択されたインタフェース盤１０＃１は、ＰＴＰによる時刻同期を行う（ステップＳ２０１）。つまり、選択されたインタフェース盤１０＃１は、グランドマスタモード装置からＰＴＰパケットを受信すると共に、当該受信したＰＴＰパケットに基づく時刻の設定を行う（ステップＳ２０１）。尚、ステップＳ２０１における動作は、図７のステップＳ１０１及びステップＳ１０２の動作と同様である。選択されたインタフェース盤１０＃１は、ＰＴＰによる時刻同期を完了した後、ＰＴＰによる時刻同期を完了した旨をＭＣＵ盤４０ａに対して通知する。

その後、インタフェース盤１０＃１とＭＣＵ盤４０ａとの間の正常な通信ができない又はできなくなり得る状態が発生する場合を想定する（ステップＳ２０２）。尚、インタフェース盤１０＃１とＭＣＵ盤４０ａとの間の正常な通信ができない又はできなくなり得る状態として、例えば、インタフェース盤１０＃１が抜去される状態や、インタフェース盤１０＃１に何らかの障害（例えば、正常な通信ができない又はできなくなり得る障害）が発生している状態が一例としてあげられる。

この場合、ＭＣＵ盤４０ａは、インタフェース盤１０＃１とＭＣＵ盤４０ａとの間の正常な通信ができない又はできなくなり得る状態を検出する（ステップＳ２１２）。尚、このような状態の検出は、ＣＰＵ４０６ａの動作によって行われてもよい。

インタフェース盤１０＃１とＭＣＵ盤４０ａとの間の正常な通信ができない又はできなくなり得る状態を検出した場合には、ＭＣＵ盤４０ａが備えるマスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａに基づいて、実際にマスタモードとして動作する次のインタフェース盤１０を選択する（ステップＳ２１３）。つまり、マスタモード優先制御部４０６１ａは、マスタモード優先リスト４０７ａに基づいて、マスタモードとして動作し得る複数のインタフェース盤１０のうち、正常な通信ができない又はできなくなり得る状態に陥ったインタフェース盤１０＃１の次に優先度が高い一つのインタフェース盤１０を選択する。ここでは、インタフェース盤１０＃２が、マスタモードとして動作する次のインタフェース盤１０として選択されるものとする。

その後、ＣＰＵ４０６ａは、選択されたインタフェース盤１０＃２に対して、ＰＴＰによる時刻同期を実行させるための命令を出力する（ステップＳ２１４）。

その結果、選択されたインタフェース盤１０＃２は、ＰＴＰによる時刻同期を行う（ステップＳ２２１）。つまり、選択されたインタフェース盤１０＃２は、グランドマスタモード装置からＰＴＰパケットを受信すると共に、当該受信したＰＴＰパケットに基づく時刻の設定を行う（ステップＳ２２１）。尚、ステップＳ２２１における動作は、図７のステップＳ１０１及びステップＳ１０２の動作と同様である。選択されたインタフェース盤１０＃２は、ＰＴＰによる時刻同期を完了した後、ＰＴＰによる時刻同期を完了した旨をＭＣＵ盤４０ａに対して通知する。以降は、インタフェース盤１０＃１に代えて、インタフェース盤１０＃２が、マスタモードのインタフェース盤１０として動作する。

尚、インタフェース盤１０＃１が改めて挿入された場合やインタフェース盤１０＃１に生じた何らかの障害が解消された場合には、インタフェース盤１０＃１とＭＣＵ盤４０ａとの間の正常な通信ができない又はできなくなり得る状態が解消され得る（ステップＳ２０３）。この場合には、インタフェース盤１０＃１は、スレーブモードのインタフェース盤１０として動作してもよい（ステップＳ２０４）。

以上説明したように、第１変形例の通信システムによれば、マスタモードとして動作し得るインタフェース盤１０が複数存在する場合であっても、実際にマスタモードとして動作するインタフェース盤１０を１つ選択することができる。一方で、実際にマスタモードとして動作するインタフェース盤１０が複数存在する場合には、複数のマスタモードのインタフェース盤１０の夫々が別個のグランドマスタモード装置から送信されるＰＴＰパケットに基づく時刻の同期を行っている場合もある。この場合には、通信システム１全体として共通する一つの基準時刻に同期しているとは言い難い。しかるに、第１変形例によれば、実際にマスタモードとして動作するインタフェース盤１０を１つ選択することができるため、通信システム１全体として共通する一つの基準時刻に同期させることができる。

第１変形例の通信システムによれば、マスタモード優先リスト４０７ａに基づいて、優先度の高い順に、マスタモードとして動作する一つのインタフェース盤１０を適宜ないしは自動的に切り替えることができる。

（３−２）第２変形例
図１６及び図１７を参照して、第２変形例の通信システム１ｂについて説明する。第２変形例の通信システム１ｂでは、上述した通信システム１と比較して、ＭＣＵ盤４０ｂの構成及び動作が異なっている。他方で、第２変形例の通信システム１ｂのその他の構成要素は、上述した通信システム１と同一であってもよい。従って、以下では、説明の簡略化のため、上述した通信システム１と異なるＭＣＵ盤４０ｂの構成及び動作に着目して説明を進める。一方で、上述した通信システム１と同一の構成要素については、同一の参照符号を付することでその詳細な説明を省略する。図１６は、第２変形例のＭＣＵ盤４０ｂの構成を示すブロック図である。図１７は、第２変形例のＭＣＵ盤４０ｂが動作している場合のＭＣＵ盤４０ｂ内の信号の流れを示すブロック図である。

図１６及び図１７に示すように、第２変形例のＭＣＵ盤４０ｂは、上述したＭＣＵ盤４０と同様に、フレーム検出器４０１と、フレーム生成器４０２と、メモリ４０３と、ＣＰＵ４０６と、ＲＴＣ４１１と、シフトレジスタ４１２と、フレーム生成タイミング生成器４１３と、基準クロックＰＬＬ４２１と、セレクタ４２２と、システムクロックＰＬＬ４３１とを備える。

第２変形例のＭＣＵ盤４０ｂは、更に、ＰＴＰ管理部４５１ｂと、リカバリクロック生成器４５２ｂとを備えている。

ＰＴＰ管理部４５１ｂは、上述したＰＴＰ管理部１３と同様の構成を有し且つ同様の動作を行う。具体的には、ＰＴＰ管理部４５１ｂは、ＭＣＵ盤４０ｂの外部又は内部（或いは、通信システム１の外部又は内部）に設けられるＧＰＳ受信器５０ｂから、ＧＰＳ信号を取得する。尚、ＧＰＳ受信器５０ｂは、「マスタ時刻源」の他の一例であるＧＰＳ衛星から送信されているＧＰＳ電波を受信すると共に、当該ＧＰＳ電波が示すＴＯＤやＰＰＳ等を含むＧＰＳ信号を出力する。

ＰＴＰ管理部４５１ｂは、上述したＰＴＰ管理部１３がＰＴＰパケットに基づいてＲＴＣ１２４の設定を行う態様と同様の態様で、ＧＰＳ信号に基づいてＲＴＣ４１１の設定を行う。加えて、ＰＴＰ管理部４５１ｂは、ＲＴＣ４１１から出力されるＰＰＳの位相と、仮想的なＰＰＳの位相（つまり、ＭＣＵ盤４０ｂが送信するＴＯＤ／ＰＰＳ情報フレーム９０の送信タイミングの位相）とを比較する。比較結果は、シフトビット情報として（言い換えれば、シフトビット情報を含むＴＯＤ／ＰＰＳ情報として）メモリ４０３に格納される。加えて、ＰＴＰ管理部４５１ｂは、ＧＰＳ信号に含まれるＴＯＤをＴＯＤ／ＰＰＳ情報４０４としてメモリ４０３に格納する。

リカバリクロック生成器４５２ｂは、ＧＰＳ信号の受信タイミングに同期したラインリカバードクロックを生成する。リカバリクロック生成器４５２ｂは、生成したラインリカバードクロックをセレクタ４２２に出力する。

このように、第２変形例では、ＭＣＵ盤４０ｂが上述したマスタモードのインタフェース盤１０の如き動作を行う。従って、第２変形例では、複数のインタフェース盤１０の全てがスレーブモードのインタフェース盤１０として動作してもよい。このように構成しても、上述した各種効果を好適に享受することができる。

尚、第２変形例では、ＭＣＵ盤４０ｂがＧＰＳ受信器５０ｂから直接的に、ＴＯＤやＰＰＳ等を含むＧＰＳ信号を取得する例について説明している。しかしながら、ＭＣＵ盤４０ｂが、上述したグランドマスタモード装置からＴＯＤやＰＰＳ等を含むＰＴＰパケットを受信するように構成してもよい。このように構成しても、上述した各種効果を好適に享受することができる。

（３−３）第３変形例
図１８及び図１９を参照して、第３変形例の通信システム１ｃについて説明する。第３変形例の通信システム１ｃでは、上述した通信システム１と比較して、インタフェース盤１０が備えるＰＴＰ管理部１３ｃ及びＭＣＵ盤４０ｃの構成及び動作が異なっている。他方で、第３変形例の通信システム１ｃのその他の構成要素は、上述した通信システム１と同一であってもよい。従って、以下では、説明の簡略化のため、上述した通信システム１と異なるＰＴＰ管理部１３ｃ及びＭＣＵ盤４０ｃの構成及び動作に着目して説明を進める。一方で、上述した通信システム１と同一の構成要素については、同一の参照符号を付することでその詳細な説明を省略する。図１８は、第３変形例のＰＴＰ管理部１３ｃの構成を示すブロック図である。図１９は、第３変形例のＭＣＵ盤４０ｃの構成を示すブロック図である。

図１８に示すように、第３変形例のＰＴＰ管理部１３ｃは、上述したＰＴＰ管理部１３と同様に、フレーム検出器１３１と、ＰＬＬ１３２と、シフトレジスタ１３３と、位相比較器１３４と、ＣＰＵ１３９１ｃと、メモリ１３９３とを備えている。一方で、第３変形例のＰＴＰ管理部１３ｃは、上述したＰＴＰ管理部１３とは異なり、セレクタ（スイッチ）１３６と、セレクタ（スイッチ）１３６と、フレーム生成器１３８とを備えていなくともよい。

第３変形例のＣＰＵ１３９１ｃは、上述したＰＴＰソフトウェア処理部１３９２に加えて、装置内時刻同期処理部１３９４ｃを備えている。装置内時刻同期処理部１３９４ｃは、ＴＯＤ／ＰＰＳ情報フレーム９０を用いて送受信していた情報を、ソフトウェア処理によってＭＣＵ盤４０ｃとの間で送受信する。

具体的には、第３変形例では、インタフェース盤１０がマスタモードとして動作する場合には、以下の動作が行われる。位相比較器１３４は、シフトビット情報をＣＰＵ１３９１（具体的には、装置内時刻同期処理部１３９４ｃ）へと出力する。ＰＴＰソフトウェア処理部１３９２は、ＰＴＰパケットから取得したＴＯＤを、装置内時刻同期処理部１３９４ｃへと出力する。その結果、装置内時刻同期処理部１３９４ｃは、シフトビット情報及びＴＯＤを含むデータを、ソフトウェア処理によってＭＣＵ盤４０ｃへと送信する。

同様に、第３変形例では、インタフェース盤１０がスレーブモードとして動作する場合には、以下の動作が行われる。ＭＣＵ盤４０ｃから送信されるデータ（具体的には、ＴＯＤ及びシフトビット情報を含むデータ）は、装置内時刻同期処理部１３９４ｃによって受信される。装置内時刻同期処理部１３９４ｃは、受信したデータに含まれるＴＯＤをＲＴＣ１２４へと出力する。加えて、装置内時刻同期処理部１３９４ｃは、受信したデータに含まれるシフトビット情報をシフトレジスタ１３３へと出力する。

図１９に示すように、第３変形例のＭＣＵ盤４０ｃは、上述したＭＣＵ盤４０と同様に、フレーム生成器４０２と、メモリ４０３と、ＣＰＵ４０６ｃと、ＲＴＣ４１１と、シフトレジスタ４１２と、フレーム生成タイミング生成器４１３と、基準クロックＰＬＬ４２１と、セレクタ４２２と、システムクロックＰＬＬ４３１とを備える。一方で、第３変形例のＭＣＵ盤４０ｃは、上述したＭＣＵ盤４０とは異なり、フレーム検出器４０１とを備えていなくともよい。

第３変形例のＣＰＵ４０６ｃは、装置内時刻同期処理部４０６２ｃを備えている。装置内時刻同期処理部４０６２ｃは、上述した装置内時刻同期処理部１３９４ｃと同様に、ＴＯＤ／ＰＰＳ情報フレーム９０を用いて送受信していた情報を、ソフトウェア処理によってインタフェース盤１０との間で送受信する。

尚、第３変形例であっても、仮想的なＰＰＳがＭＣＵ盤４０ｃからスレーブモードのインタフェース盤１０に対して送信されることが好ましい。従って、第３変形例のＭＣＵ盤４０ｃは、仮想的なＰＰＳをスレーブモードのインタフェース盤１０に対して送信するために、ＴＯＤ／ＰＰＳ情報フレーム９０を送信するフレーム生成器４０２を備えていてもよい。尚、第３変形例では、ＴＯＤやシフトビット情報等は装置内時刻同期処理部４０６２ｃを介してスレーブモードのインタフェース盤１０に対して送信される。従って、第３変形例のＭＣＵ盤４０ｃからスレーブモードのインタフェース盤１０に対して送信されるＴＯＤ／ＰＰＳ情報フレーム９０の各フィールドには、有効な情報が格納されていてもよいし無効な情報（或いはダミー情報ないしはヌル情報）が格納されていてもよい。

以上説明したように、第３変形例のインタフェース盤１０及びＭＣＵ盤４０ｃによれば、ＴＯＤ／ＰＰＳ情報フレーム９０を用いて送受信していた情報を、ソフトウェア処理によって送受信することができる。この場合であっても、第３変形例のインタフェース盤１０及びＭＣＵ盤４０ｃは、上述したインタフェース盤１０及びＭＣＵ盤４０と同様の動作を行うことができる。従って、上述した各種効果を享受することができる。

以上説明した実施形態に関して、更に以下の付記を開示する。

（付記１）
夫々がデータの送受信を行う第１及び第２通信インタフェース装置と、
前記第１及び第２通信インタフェース装置を制御する制御装置と
を備える通信システムであって、
前記制御装置は、当該通信システム内に共通の仮想同期信号を前記第１及び第２通信インタフェース装置の夫々に送信する送信部を備え、
前記第１通信インタフェース装置は、
外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該第１通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる第１同期部と、
前記第１時刻に同期する第１同期信号の位相と前記仮想同期信号の位相とを比較する第１比較部と、
前記第１比較部による比較結果を、前記第２通信インタフェース装置に通知する第１通知部と
を備え、
前記第２通信インタフェース装置は、前記第１通知部から通知される前記比較結果に基づいて、当該第２通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる第２同期部を備えることを特徴とする通信システム。

（付記２）
前記第１同期部は、ＰＰＳ（Pulse Per Second）を前記第１同期信号として出力するＲＴＣ（Real Time Clock）を含み、
前記第１比較部は、前記ＲＴＣの分解性能に相当する高周波クロック信号の精度で、前記第１同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする付記１に記載の通信システム。

（付記３）
前記送信部は、前記通信システムの動作の基準となり且つ前記高周波クロック信号よりも低周波の基準クロック信号を前記第１及び第２通信インタフェース装置の夫々に送信し、
前記第１通信インタフェース装置は、前記基準クロック信号を分周することで前記基準クロック信号よりも高周波の高周波クロック信号を生成する第１生成部を更に備え、
前記第１比較部は、前記高周波クロック信号の精度で、前記第１同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする付記２に記載の通信システム。

（付記４）
前記第２同期部は、前記制御装置から送信される前記仮想同期信号を前記第１通知部から通知される前記比較結果が示す位相の差分量だけシフトさせたタイミングに前記第２時刻を同期させることで、前記第２時刻を前記基準時刻に同期させることを特徴とする付記１から３のいずれか一項に記載の通信システム。

（付記５）
前記第１同期部は、前記第１同期信号を前記第１比較部に出力し、
前記第１比較部と前記第１同期部とは、前記第１同期信号に対して所定の演算処理を行う他の処理部を介在させることなく接続されていることを特徴とする付記１から４のいずれか一項に記載の通信システム。

（付記６）
前記第１通知部は、前記比較結果を、一定時間毎に送信され且つ所定のフレーム形式に準拠したフレーム信号を用いて通知することを特徴とする付記１から５のいずれか一項に記載の通信システム。

（付記７）
前記第１通知部は、前記比較結果を、所定のアプリケーションソフトウェアに準拠したデータ信号を用いて通知することを特徴とする付記１から５のいずれか一項に記載の通信システム。

（付記８）
前記第１通知部は、前記比較結果を、前記制御装置を介して前記第２通信インタフェース装置に通知し、
前記送信部は、(i)前記比較結果を、一定時間毎に送信され且つ所定のフレーム形式に準拠したフレーム信号又は所定のアプリケーションソフトウェアに準拠したデータ信号を用いて通知すると共に、(ii)前記フレーム信号又は前記データ信号の通知のタイミングを前記仮想同期信号とすることを特徴とする付記１から７のいずれか一項に記載の通信システム。

（付記９）
前記制御装置は、
前記マスタ時刻源から前記マスタ同期信号を取得する取得手段と、
前記マスタ同期信号の位相と前記制御装置が送信する前記仮想同期信号の位相とを比較する第２比較部と、
前記第２比較部による比較結果を、前記第１及び第２通信インタフェース装置の夫々に通知する第２通知部と
を備え、
前記第１同期部は、前記第２通知部から通知される前記比較結果に基づいて、前記第１時刻を前記基準時刻に同期させ、
前記第２生成部は、前記第２通知部から通知される前記比較結果に基づいて、前記第２時刻を前記基準時刻に同期させることを特徴とする付記１から８のいずれか一項に記載の通信システム。

（付記１０）
前記第１同期部は、ＰＰＳ（Pulse Per Second）を前記第１同期信号として出力するＲＴＣ（Real Time Clock）を含み、
前記第２比較部は、前記ＲＴＣの分解性能に相当する高周波クロック信号の精度で、前記マスタ同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする付記１に記載の通信システム。

（付記１１）
前記制御装置は、前記通信システムの動作の基準となり且つ前記高周波クロック信号よりも低周波の基準クロック信号を分周することで前記基準クロック信号よりも高周波の高周波クロック信号を生成する第２生成部を更に備え、
前記第２比較部は、前記高周波クロック信号の精度で、前記マスタ同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする付記１０に記載の通信システム。

（付記１２）
前記第２通知部は、前記送信部に含まれており、
前記送信部は、(i)前記比較結果を、一定時間毎に送信され且つ所定のフレーム形式に準拠したフレーム信号又は所定のアプリケーションソフトウェアに準拠したデータ信号を用いて通知すると共に、(ii)前記フレーム信号又は前記データ信号の通知のタイミングを前記仮想同期信号とすることを特徴とする付記９から１１のいずれか一項に記載の通信システム。

（付記１３）
前記送信部は、当該制御装置と前記第１及び第２通信インタフェース装置の夫々との間の伝送経路に依存した遅延時間を示す遅延時間情報を、前記第１及び第２通信インタフェース装置の夫々に送信し、
前記第２同期部は、前記第１通知部から通知される前記比較結果及び前記送信部から送信される前記遅延時間情報の少なくとも一つに基づいて、前記第２時刻を前記基準時刻に同期させることを特徴とする付記１から１２のいずれか一項に記載の通信システム。

（付記１４）
当該通信システムは、複数の前記第１インタフェース装置を備えており、
前記制御装置は、前記複数の第１インタフェース装置の夫々の優先度を示す優先度リストに基づいて、前記複数の第１インタフェース装置から、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ(ii)比較結果を通知する一の前記第１インタフェース装置を選択する選択部を更に備え、
前記複数の第１インタフェース装置のうち前記選択部により選択される一の前記第１インタフェース装置は、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ(ii)比較結果を通知し、
前記複数の第１インタフェース装置のうち前記選択部により選択されない他の前記第１インタフェース装置は、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較せず且つ(ii)比較結果を通知しないことを特徴とする付記１から１３のいずれか一項に記載の通信システム。

（付記１５）
前記選択部は、現在選択中の前記一の第１インタフェース装置に状態異常が発生した場合には、前記優先度リストに基づいて、当該一の第１インタフェース装置の次に優先度が高い他の第１インタフェース装置を選択することを特徴とする付記１４に記載の通信システム。

（付記１６）
前記制御装置は、前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ前記比較結果を通知するタイミングを規定するタイミング規定部を更に備え、
前記送信部は、前記タイミング規定部が規定するタイミングで、前記仮想同期信号を送信し、
前記第１通信インタフェース装置は、前記タイミング規定部が規定するタイミングで、前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ前記比較結果を通知し、
前記第２通信インタフェース装置は、前記タイミング規定部が規定するタイミングで、前記第２時刻を前記基準時刻に同期させることを特徴とする付記１から１５のいずれか一項に記載の通信システム。

（付記１７）
外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる同期部と、
前記第１時刻に同期する第１同期信号の位相と当該通信インタフェース装置を制御する制御装置から送信される所定の仮想同期信号の位相とを比較する比較部と、
前記比較部による比較結果を、他の通信インタフェース装置に通知する通知部と
を備えることを特徴とする通信インタフェース装置。

（付記１８）
外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させ、前記第１時刻に同期する第１同期信号の位相と当該通信インタフェース装置を制御する制御装置から送信される所定の仮想同期信号の位相とを比較し、比較結果を通知する他の通信インタフェース装置と対向する通信インタフェース装置であって、
前記他の通信インタフェース装置から通知される比較結果を取得する取得部と、
前記取得部が取得する前記比較結果に基づいて、当該通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる同期部と
を備えることを特徴とする通信インタフェース装置。

（付記１９）
夫々がデータの送受信を行う第１及び第２通信インタフェース装置と、
前記第１及び第２通信インタフェース装置を制御する制御装置と
を備える通信システムにおける伝送方法であって、
当該通信システム内に共通の仮想同期信号を、前記制御装置から前記第１及び第２通信インタフェース装置の夫々に送信する送信工程と、
外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、前記第１通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる第１同期工程と、
前記第１時刻に同期する第１同期信号の位相と前記仮想同期信号の位相とを比較する第１比較工程と、
前記第１比較工程における比較結果を、前記第２通信インタフェース装置に通知する第１通知工程と、
前記第１通知工程において通知される前記比較結果に基づいて、前記第２通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる第２同期工程と
を備えることを特徴とする通信システム。

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう通信システム及び通信インタフェース装置並びに同期方法もまた本発明の技術的範囲に含まれるものである。

１ 通信システム
１０ インタフェース盤
１２ ＮＰＵ
１２４ ＲＴＣ
１３ ＰＴＰ管理部
１３１ フレーム検出器
１３３ シフトレジスタ
１３４ 位相比較器
１３８ フレーム生成器
１３９１ ＣＰＵ
１３９２ ＰＴＰソフトウェア処理部
４０ ＭＣＵ盤
４０１ フレーム検出器
４０２ フレーム生成器
４０３ メモリ
４０４ ＴＯＤ／ＰＰＳ情報
４１１ ＲＴＣ
４２１ 基準クロックＰＬＬ

Claims (14)

1. 夫々がデータの送受信を行う第１及び第２通信インタフェース装置と、
   前記第１及び第２通信インタフェース装置を制御する制御装置と
   を備える通信システムであって、
   前記制御装置は、当該通信システム内に共通の仮想同期信号を前記第１及び第２通信インタフェース装置の夫々に送信する送信部を備え、
   前記第１通信インタフェース装置は、
   外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該第１通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる第１同期部と、
   前記第１時刻に同期する第１同期信号の位相と前記仮想同期信号の位相とを比較する第１比較部と、
   前記第１比較部による比較結果を、前記第２通信インタフェース装置に通知する第１通知部と
   を備え、
   前記第２通信インタフェース装置は、前記第１通知部から通知される前記比較結果に基づいて、当該第２通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる第２同期部を備えることを特徴とする通信システム。
2. 前記第１同期部は、ＰＰＳ（Pulse Per Second）を前記第１同期信号として出力するＲＴＣ（Real Time Clock）を含み、
   前記第１比較部は、前記ＲＴＣの分解性能に相当する高周波クロック信号の精度で、前記第１同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする請求項１に記載の通信システム。
3. 前記送信部は、前記通信システムの動作の基準となり且つ前記高周波クロック信号よりも低周波の基準クロック信号を前記第１及び第２通信インタフェース装置の夫々に送信し、
   前記第１通信インタフェース装置は、前記基準クロック信号を分周することで前記基準クロック信号よりも高周波の前記高周波クロック信号を生成する第１生成部を更に備え、
   前記第１比較部は、前記高周波クロック信号の精度で、前記第１同期信号の位相と前記仮想同期信号の位相とを比較することを特徴とする請求項２に記載の通信システム。
4. 前記第２同期部は、前記制御装置から送信される前記仮想同期信号を前記第１通知部から通知される前記比較結果が示す位相の差分量だけシフトさせたタイミングに前記第２時刻を同期させることで、前記第２時刻を前記基準時刻に同期させることを特徴とする請求項１から３のいずれか一項通信システム。
5. 前記第１同期部は、前記第１同期信号を前記第１比較部に出力し、
   前記第１比較部と前記第１同期部とは、前記第１同期信号に対して所定の演算処理を行う他の処理部を介在させることなく接続されていることを特徴とする請求項１から４のいずれか一項に記載の通信システム。
6. 前記第１通知部は、前記比較結果を、一定時間毎に送信され且つ所定のフレーム形式に準拠したフレーム信号を用いて通知することを特徴とする請求項１から５のいずれか一項に記載の通信システム。
7. 前記第１通知部は、前記比較結果を、所定のアプリケーションソフトウェアに準拠したデータ信号を用いて通知することを特徴とする請求項１から５のいずれか一項に記載の通信システム。
8. 前記制御装置は、
   前記マスタ時刻源から前記マスタ同期信号を取得する取得手段と、
   前記マスタ同期信号の位相と前記制御装置が送信する前記仮想同期信号の位相とを比較する第２比較部と、
   前記第２比較部による比較結果を、前記第１及び第２通信インタフェース装置の夫々に通知する第２通知部と
   を備え、
   前記第１同期部は、前記第２通知部から通知される前記比較結果に基づいて、前記第１時刻を前記基準時刻に同期させ、
   前記第２生成部は、前記第２通知部から通知される前記比較結果に基づいて、前記第２時刻を前記基準時刻に同期させることを特徴とする請求項１から７のいずれか一項に記載の通信システム。
9. 前記送信部は、当該制御装置と前記第１及び第２通信インタフェース装置の夫々との間の伝送経路に依存した遅延時間を示す遅延時間情報を、前記第１及び第２通信インタフェース装置の夫々に送信し、
   前記第２同期部は、前記第１通知部から通知される前記比較結果及び前記送信部から送信される前記遅延時間情報の少なくとも一つに基づいて、前記第２時刻を前記基準時刻に同期させることを特徴とする請求項１から８のいずれか一項に記載の通信システム。
10. 当該通信システムは、複数の前記第１インタフェース装置を備えており、
    前記制御装置は、前記複数の第１インタフェース装置の夫々の優先度を示す優先度リストに基づいて、前記複数の第１インタフェース装置から、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ(ii)比較結果を通知する一の前記第１インタフェース装置を選択する選択部を更に備え、
    前記複数の第１インタフェース装置のうち前記選択部により選択される一の前記第１インタフェース装置は、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較し且つ(ii)比較結果を通知し、
    前記複数の第１インタフェース装置のうち前記選択部により選択されない他の前記第１インタフェース装置は、(i)前記第１同期信号の位相と前記仮想同期信号の位相とを比較せず且つ(ii)比較結果を通知しないことを特徴とする請求項１から９のいずれか一項に記載の通信システム。
11. 前記選択部は、現在選択中の前記一の第１インタフェース装置に状態異常が発生した場合には、前記優先度リストに基づいて、当該一の第１インタフェース装置の次に優先度が高い他の第１インタフェース装置を選択することを特徴とする請求項１０に記載の通信システム。
12. 外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる同期部と、
    前記第１時刻に同期する第１同期信号の位相と当該通信インタフェース装置を制御する制御装置から送信される所定の仮想同期信号の位相とを比較する比較部と、
    前記比較部による比較結果を、他の通信インタフェース装置に通知する通知部と
    を備えることを特徴とする通信インタフェース装置。
13. 外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、当該通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させ、前記第１時刻に同期する第１同期信号の位相と当該通信インタフェース装置を制御する制御装置から送信される所定の仮想同期信号の位相とを比較し、比較結果を通知する他の通信インタフェース装置と対向する通信インタフェース装置であって、
    前記他の通信インタフェース装置から通知される比較結果を取得する取得部と、
    前記取得部が取得する前記比較結果に基づいて、当該通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる同期部と
    を備えることを特徴とする通信インタフェース装置。
14. 夫々がデータの送受信を行う第１及び第２通信インタフェース装置と、
    前記第１及び第２通信インタフェース装置を制御する制御装置と
    を備える通信システムにおける伝送方法であって、
    当該通信システム内に共通の仮想同期信号を、前記制御装置から前記第１及び第２通信インタフェース装置の夫々に送信する送信工程と、
    外部のマスタ時刻源から供給され且つ基準時刻を規定するマスタ同期信号に基づいて、前記第１通信インタフェース装置の時刻である第１時刻を前記基準時刻に同期させる第１同期工程と、
    前記第１時刻に同期する第１同期信号の位相と前記仮想同期信号の位相とを比較する第１比較工程と、
    前記第１比較工程における比較結果を、前記第２通信インタフェース装置に通知する第１通知工程と、
    前記第１通知工程において通知される前記比較結果に基づいて、前記第２通信インタフェース装置の時刻である第２時刻を前記基準時刻に同期させる第２同期工程と
    を備えることを特徴とする通信システム。

Images