JP6036179B2 - 通信装置及び同期方法 - Google Patents

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Description

本明細書で論じられる実施態様は、ネットワーク上の装置の同期に関する。
ネットワーク上にある各装置の時刻をマイクロ秒未満の精度で同期する技術として、IEEE1588が提案されている。例えば、IEEE1588による同期方法は、グランドマスタモード(Grand Master Mode)装置と、バウンダリクロックモード(Boundary Clock Mode)装置と、オーディナリクロックモード(Ordinary Clock Mode)装置とによって実現される。グランドマスタモード装置は、GPS(Global Positioning System)衛星や標準電波や原子時計等の正確な時刻源に直接接続される。バウンダリクロックモード装置は、グランドマスタモード装置から送信される時刻情報を中継する。オーディナリクロックモード装置は、グランドマスタモード装置から送信される時刻情報を終端する。
グランドマスタモード装置は、GPS衛星等の正確な時刻源から、TOD(Time Of Day)及びPPS(Pulse Per Second)を受信し、自装置の時刻を同期させる。一方、バウンダリクロックモード装置及びオーディナリクロックモード装置は、PTP(Precision Time Protocol)を用いて、任意のタイミングでグランドマスタモード装置に時間の問い合わせ用のPTPパケットを送出する。
グランドマスタモード装置は、問い合わせ用のPTPパケットを受信する。グランドマスタモード装置は、バウンダリクロックモード装置及びオーディナリクロックモード装置に対して、TOD及びPPSを含む時刻通知用のPTPパケットを、当該時刻通知用のPTPパケットの送信時刻をタイムスタンプした上で送信する。
バウンダリクロックモード装置及びオーディナリクロックモード装置は、問い合わせ用のPTPパケットを送信した時点のタイムスタンプ及び時刻通知用のPTPパケットのタイムスタンプを使用して伝送路における遅延時間を算出する。バウンダリクロックモード装置及びオーディナリクロックモード装置は、グランドマスタモード装置から送信された時刻通知用のPTPパケットの時刻に対して時刻補正を行うことで、自装置の時刻を同期させる。
「IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems」 IEEE Std 1588-2008
時刻同期ネットワークでは、時刻情報を供給するマスタ装置を冗長化することによって信頼性を向上することができる。しかしながら、現用系マスタ装置の切り替え時に瞬間的に時刻が変動することにより時刻同期ネットワークにおける同期品質が低下する。本明細書に開示される装置又は方法は、現用系マスタ装置の切り替え時における同期品質の低下を軽減することを目的とする。
装置の一観点によればパケット伝送装置が与えられる。パケット伝送装置は、第1の時計及び第2の時計と、外部時刻源装置との間で同期用パケットを送受信する通信部と、同期用パケットの時刻情報に応じて第1の時計を外部時刻源装置に同期させる第1同期処理部と、第2の時計を第1の時計に同期させる第2同期処理部を備える。
本明細書に開示される装置又は方法によれば、現用系マスタ装置の切り替え時における同期品質の低下が軽減される。
通信システムの構成例の説明図である。 パケット伝送装置の一例のハードウエア構成図である。 パケット伝送装置の第1例の機能構成図である。 PPS位相監視部の第1例の機能構成図である。 相互位相監視部の一例の機能構成図である。 パケット伝送装置の動作の一例の説明図である。 監視制御盤の動作の一例の説明図である。 パケット伝送装置の第2例の機能構成図である。 PPS位相監視部の第2例の機能構成図である。
<1.第1実施例>
以下、添付する図面を参照して好ましい実施例について説明する。図1は、通信システムの構成例の説明図である。通信システム1は、ネットワーク2と、マスタ装置3と、パケット伝送装置4を含む。パケット伝送装置4は、所定の時刻同期プロトコルに従って、時刻情報を格納したパケットをマスタ装置3とやりとりすることにより、パケット伝送装置4が備える時計の時刻をマスタ装置3の時計の時刻に同期させる。マスタ装置3は、外部時刻源装置の一例である。
以下の説明では、IEEE1588で提案されるPTP(Precision Time Protocol)が時刻同期プロトコルとして使用される例示を使用する。但しこの例示は、本明細書に記載される装置、方法及び通信システムが、PTPを使用するものに限定して適用されることを意図するものではない。本明細書に記載される装置、方法及び通信システムは、例えばNTP(Network Time Protocol)やSNTP(Simple Network Time Protocol)を使用してもよい。本明細書に記載される装置、方法及び通信システムは、所定の時刻同期プロトコルに従って、時刻情報を格納したパケットをやりとりすることにより装置間の時刻を同期させるものに広く適用可能である。
図2は、パケット伝送装置4の一例のハードウエア構成図である。パケット伝送装置4は、インタフェース盤10−1〜10−nと、スイッチ盤11−1及び11−2と、監視制御盤12−1及び12−2を備える。以下の説明及び添付する図面においてインタフェース盤を「IF盤」と表記することがある。IF盤10−1〜10−nは、通信部の一例である。
なお、図2に示すハードウエア構成は実施例の説明のための例示にすぎない。以下の動作を実行するものであれば、本明細書に記載されるパケット伝送装置4は他のどのようなハードウエア構成を採用してもよい。
IF盤10−1〜10−nは回線インタフェースを収容する。IF盤10−1は、PHY(Physical)回路20−1と、NPU(Network Processor Unit)21−1と、トラヒック管理回路22−1、IF盤監視制御回路23−1を備える。以下の説明及び添付する図面においてトラヒック管理回路(TM(Traffic Management)回路)を「TM回路」と表記することがある。
PHY回路20−1は、物理信号処理を行う。NPU21−1は、パケット・フォワーディング処理を行う。また、NPU21−1は、PTPパケットに受信時刻、及び送信時刻のタイムスタンプを付することができる。NPU21−1は、タイムスタンプ処理のためのRTC(Real Time Clock)と呼ばれる時計を有する。NPU21−1は、RTC24−1が示す時刻のタイムスタンプをPTPパケットに付する。RTC24−1は、第3の時計の一例である。
TM回路22−1は、パケット・トラフィック制御処理を行う。TM回路22−1で処理されたパケットは、スイッチ盤11−1又は11−2に送られ、行き先のインタフェース盤へスイッチングされる。パケット伝送装置4は、スイッチ盤11−1及び11−2のいずれか一方を現用系スイッチ盤として使用し、他方を予備系スイッチ盤として待機させる冗長構成を持つ。
IF盤監視制御回路23−1は、IF盤10−1内の各種監視制御処理を行う。PTP通信でやり取りされるパケットは、NPU21−1でタイムスタンピングされ、IF盤監視制御回路23−1にて終端される。IF盤監視制御回路23−1は、PTPパケットの送受信処理を行ない、マスタ装置3との間のPTP通信にて取得したタイムスタンプ情報を監視制御盤12−1及び12−2へ送信する。なお、図2において、破線は主信号が格納されたパケットの流れを示し、一点鎖線はPTPパケットの流れを示し、二点鎖線はタイムスタンプ情報の流れを示す。
他のIF盤10−nも、IF盤10−1と同様の構成を備えており、PHY回路20−nと、NPU21−nと、トラヒック管理回路22−n、IF盤監視制御回路23−n、RTC24−nを備える。
監視制御盤12−1及び12−2は、パケット伝送装置の状態監視及び制御を行う。パケット伝送装置4は、監視制御盤12−1及び12−2のいずれか一方を現用系監視制御盤として使用し、他方を予備系監視制御盤として待機させる冗長構成を持つ。以下の説明では、監視制御盤12−1が現用系監視制御盤として動作し、監視制御盤12−2が予備系監視制御盤として待機中であると想定する。
現用系監視制御盤12−1は、RTC25−1を備える。現用系監視制御盤12−1は、IF盤監視制御回路23−1から受信したタイムスタンプ情報に応じて、PTPソフト・アルゴリズム処理を実行することにより、RTC25−1の時刻をマスタ装置3の時刻に同期させる。予備系監視制御盤12−2も同様にRTCを備え、IF盤監視制御回路23−1から受信したタイムスタンプ情報に従ってRTCの時刻をマスタ装置3の時刻に同期させる。
現用系監視制御盤12−1は、RTC25−1の時刻を示すTOD情報及びPPS信号をIF盤10−1に出力する。TOD情報は日時情報である。PPS信号は、各秒の位相を示す信号であり、立ち上がりエッジにて秒の変化タイミングを示す。IF盤監視制御回路23−1は、IF盤10−1のRTC24−1を、現用系監視制御盤12−1のRTC25−1に同期させる。このため、IF盤10−1のRTC24−1の時刻は、現用系監視制御盤12−1のRTC25−1に従属する。他のIF盤10−nにも同様にTOD情報及びPPS信号が出力され、他のIF盤10−nのRTC24−nはRTC25−1に同期させられる。
図3は、パケット伝送装置4の第1例の機能構成図である。IF盤10−iは、RTC24−iと、MAC(Media Access Control)処理部30−iと、タイムスタンプ処理部31−iと、終端部32−iと、タイムスタンプメモリ33−iと、制御部34−iと、PPS選択部35−iを備える。なお、図3の機能構成図は、本明細書において説明されるパケット伝送装置4の機能に関係する構成を中心に示している。パケット伝送装置4は、図示の構成要素以外の他の構成要素を含んでいてよい。図8の機能構成図も同様である。
RTC24−i、MAC処理部30−i及びタイムスタンプ処理部31−iの動作は、NPU21−iによって実行されてよい。終端部32−i、制御部34−i及びPPS選択部35−iの動作は、IF盤監視制御回路23−iによって実現されてよい。IF盤監視制御回路23−iは、制御部34−iの動作を実行するCPU(Central Processing Unit)を備えてもよい。図3は、IF盤10−1〜10−nのうちIF盤10−iの機能構成を示すが、IF盤10−1〜10−nは同様の機能構成を有していてよい。
現用系監視制御盤12−1は、RTC25−1と、制御部40−1と、PPS位相監視部41−1を備える。予備系監視制御盤12−2は、RTC25−2と、制御部40−2と、PPS位相監視部41−2を備える。現用系監視制御盤12−1及び予備系監視制御盤12−2は、それぞれ制御部40−1及び40−2の動作を実行するCPUを備えてもよい。
RTC25−1及び25−2は、第1の時計及び第2の時計の一例である。監視制御盤12−1及び12−2は、第1同期処理部及び第2同期処理部の一例である。RTC25−1の時刻を示すPPS信号は第1基準タイミング信号の一例であり、RTC25−1の時刻を示すPPS信号は第2基準タイミング信号の一例である。制御部40−2は、補正部の一例である。
MAC処理部30−iは、パケット送受信のための媒体アクセス制御層におけるプロトコル処理を実行する。タイムスタンプ処理部31−iは、PTPパケットにタイムスタンプを付加する。終端部32−iは、PTPパケットの送受信処理を行い、タイムスタンプメモリ33−iにタイムスタンプ情報を格納する。タイムスタンプ情報は、PTPパケットの送信時刻及び受信時刻を示す情報である。
制御部34−iは、タイムスタンプメモリ33−iからタイムスタンプ情報を読み出して、現用系監視制御盤12−1及び予備系監視制御盤12−2に送信する。
現用系監視制御盤12−1の制御部40−1は、IF盤監視制御回路23−iから受信したタイムスタンプ情報に従って、PTPソフト・アルゴリズム処理を実行することにより、RTC25−1の時刻及び周波数を調整する。同様に、予備系監視制御盤12−2の制御部40−2は、IF盤監視制御回路23−iから受信したタイムスタンプ情報に従って、PTPソフト・アルゴリズム処理を実行することにより、RTC25−2の時刻及び周波数を調整する。
制御部34−iは、現用系監視制御盤12−1の制御部40−1から、RTC25−1のTOD情報を受信して、RTC24−iの時刻を調整する。PPS選択部35−iは、RTC25−1及びRTC25−2のPPS信号のうち、現用系監視制御盤12−1のRTC25−1のPPS信号を選択してRTC24−iに入力する。RTC24−iは、選択されたPPS信号に基づいて時刻を調整する。
現用系監視制御盤12−1及び予備系監視制御盤12−2には、同じタイムスタンプ情報が与えられ、同じPTPソフト・アルゴリズム処理を実行している。また、制御部40−1及び40−2は同じハードウエア性能を有する。このため、RTC25−1及びRTC25−2のTOD情報、PPS信号の位相は同じになる。
しかし、RTCの個体差や、現用系監視制御盤12−1と予備系監視制御盤12−2との間の不可の偏りに起因して、RTC25−1のPPS信号の位相及びRTC25−2のPPS信号の位相の間のずれが生じる恐れがある。
RTC25−1及びRTC25−2のPPS信号の位相の間にずれがあると、現用系監視制御盤が監視制御盤12−2に切り替わった時に瞬間的にパケット伝送装置4の時刻の変動を招き、パケット伝送装置4の時刻同期性能、品質が低下する。例えば、パケット伝送装置4の時刻をパケットの伝送遅延の測定に使用していた場合には、パケット伝送装置4の変動により測定誤差が発生する。
そこで、パケット伝送装置4は、PPS位相監視部41−2によりRTC25−1及びRTC25−2のPPS信号の位相差を監視し、位相差に応じてRTC25−2の時刻及び周波数を調整する。監視制御盤12−1が予備系監視制御盤として待機する場合には、パケット伝送装置4は、PPS位相監視部41−1によりRTC25−1及びRTC25−2のPPS信号の位相差を監視し、RTC25−1の時刻及び周波数を調整する。
図4は、PPS位相監視部41−2の第1例の機能構成図である。PPS位相監視部41−2は、フリップフロップ50−1及び50−2と、自己位相監視部51−1及び51−2と、相互位相監視部52を備える。PPS位相監視部41−1も同様の構成を有する。以下の説明及び添付する図面においてフリップフロップを「FF」と表記することがある。自己位相監視部51−1及び51−2は、第1監視部及び第2監視部の一例である。相互位相監視部52は、位相差検出部の一例である。
フリップフロップ50−1は、与えられたクロック信号でRTC25−1のPPS信号をサンプリングする。例えば、クロック信号の周波数が100MHzである時は、PPS信号の立ち上がりエッジ周期は106個のクロックに相当する。自己位相監視部51−1は、前回のPPS信号の立ち上がりエッジから期待される次の立ち上がりエッジの位相に対して、実際の立ち上がりエッジの位相が何クロックずれているかを検出する。
自己位相監視部51−1は、エッジ周期が長くなる方向である正方向の位相ずれ量、及びエッジ周期が短くなる方向の負方向の位相ずれ量の各々について最大値を記憶する。フリップフロップ50−2も同様にRTC25−2のPPS信号をサンプリングし、自己位相監視部51−2は、RTC25−2のPPS信号の位相の変動を検出し正方向及び負方向の位相ずれ量の最大値を記憶する。
自己位相監視部51−1及び51−2は、それぞれ、RTC25−1のPPS信号の位相ずれ量の最大値及びRTC25−2のPPS信号の位相ずれ量の最大値を、制御部40−2へ出力する。制御部40−2は、例えば、これらの位相ずれ量の最大値の値に基づいて、RTC25−1及び25−2の異常を検出してよい。
図5は、相互位相監視部52の一例の機能構成図である。相互位相監視部52は、RTC25−1のPPS信号及びRTC25−2のPPS信号の間の位相差を監視する。相互位相監視部52は、カウンタ回路60−1及び60−2と、ラッチ回路61−1及び61−2と、論理和(OR)回路63と、比較回路64及び65と、最大位相差格納部66−1及び66−2と、リセット部67を備える。最大位相差格納部66−1及び66−2は格納部の一例である。
カウンタ回路60−1は、クロック信号のパルスをカウントし、RTC25−1のPPS信号の立ち上がりエッジでカウント値がリセットされる。ラッチ回路61−1は、カウンタ回路60−1のカウント値をRTC25−2のPPS信号の立ち上がりエッジが生じたタイミングでラッチする。したがって、ラッチ回路61−1の出力値として、RTC25−1のPPS信号の立ち上がりエッジからRTC25−2のPPS信号の立ち上がりエッジまでの期間のクロック信号のパルス数が得られる。このパルス数は、RTC25−1のPPS信号の立ち上がりエッジからRTC25−2のPPS信号の立ち上がりエッジまで位相差Δ1を示す。
カウンタ回路60−2は、クロック信号のパルスをカウントし、RTC25−2のPPS信号の立ち上がりエッジでカウント値がリセットされる。ラッチ回路61−2は、カウンタ回路60−2のカウント値をRTC25−1のPPS信号の立ち上がりエッジが生じたタイミングでラッチする。したがって、ラッチ回路61−2の出力値として、RTC25−2のPPS信号の立ち上がりエッジからRTC25−1のPPS信号の立ち上がりエッジまで位相差Δ2が得られる。
OR回路63は、RTC25−1のPPS信号及びRTC25−2のPPS信号の各々の立ち上がりエッジのタイミングでトリガを発生する。比較回路64は、OR回路63によるトリガの発生タイミングで、ラッチ回路61−1及び61−2の出力をラッチする。
比較回路64は、位相差Δ1及びΔ2のうち小さい方を現在のPPS信号間の位相差として選択する。比較回路64は、選択した位相差を示す位相差信号を制御部40−2へ出力する。また、比較回路64は、位相差Δ1及びΔ2のいずれを選択したかを示す識別信号を制御部40−2へ出力する。
比較回路65は、比較回路64が出力する位相差信号及び識別信号を入力する。比較回路65は、位相差Δ1を入力した場合に、最大位相差格納部66−1に格納されている位相差と位相差Δ1とを比較する。最大位相差格納部66−1には、以前に比較回路64から出力された、RTC25−1のPPS信号の立ち上がりエッジからRTC25−2のPPS信号の立ち上がりエッジまで位相差の最大値が格納される。
比較回路65は、比較回路64から入力した位相差Δ1が最大位相差格納部66−1に格納されている位相差よりも大きい場合には、最大位相差格納部66−1に格納される位相差を位相差Δ1に更新する。比較回路65は、比較回路64から入力した位相差Δ1が最大位相差格納部66−1に格納されている位相差以下の場合には、最大位相差格納部66−1に格納される位相差を更新しない。
比較回路65は、位相差Δ2を入力した場合に、最大位相差格納部66−2に格納されている位相差と位相差Δ2とを比較する。最大位相差格納部66−2には、以前に比較回路64から出力された、RTC25−2のPPS信号の立ち上がりエッジからRTC25−1のPPS信号の立ち上がりエッジまで位相差の最大値が格納される。
比較回路65は、比較回路64から入力した位相差Δ2が最大位相差格納部66−2に格納されている位相差よりも大きい場合には、最大位相差格納部66−2に格納される位相差を位相差Δ2に更新する。比較回路65は、比較回路64から入力した位相差Δ2が最大位相差格納部66−2に格納されている位相差以下の場合には、最大位相差格納部66−2に格納される位相差を更新しない。
最大位相差格納部66−1及び66−2に格納されている位相差の最大値は、制御部40−2により読み出される。リセット部67は、監視制御盤12−2の動作開始時や所定のタイミングで最大位相差格納部66−1及び66−2に格納されている情報をリセットする。
制御部40−2は、比較回路64から出力された位相差信号に従ってRTC25−2の周波数を調整することにより、RTC25−2の時刻をRTC25−1の時刻に同期させる。制御部40−2は、例えば以下の算出式(1)に従ってRTC25−2の周波数を調整してよい。
r(n)=r(n−1)+r(n−1)×α×(Δt1−Δt0) … (1)
r(n−1)及びr(n)は、RTC25−2の調整前及び調整後の周波数であり、Δt1は、現時刻t1における位相差であり、Δt0は時刻t1より以前の時刻t0における位相差であり、αは補正の応答速度を定める係数である。
制御部40−2は、最大位相差格納部66−1及び66−2に格納されている位相差の最大値が所定閾値よりも大きい場合には、上式(1)による周波数の補正が適正でないと判断する。この場合、制御部40−2は係数αの調整処理を開始してもよい。
制御部40−2は、自己位相監視部51−1及び51−2から出力されるRTC25−1及びRTC25−2のPPS信号の位相ずれ量の最大値に基づきRTC25−1及び25−2の異常を検出したとき、上式(1)による周波数の補正を停止してもよい。
<2.動作説明>
次に、パケット伝送装置4がバウンダリクロックモード装置として動作する場合の例示を用いてパケット伝送装置4の動作例を説明する。図6は、パケット伝送装置4の動作の一例の説明図である。
定常状態としてPTP同期状態である間、IF盤10−i及び10−jは、PTP Slave Peer動作によりそれぞれグランドマスタモード装置70−1及び70−2とPTPパケット通信を行ない、タイムスタンプ情報を取得する。IF盤10−i及び10−jは、取得したタイムスタンプ情報を現用系監視制御盤12−1及び予備系監視制御盤12−2に伝達する。図6の一点鎖線はタイムスタンプ情報の流れを示す。
現用系監視制御盤12−1及び予備系監視制御盤12−2は、PTPソフト・アルゴリズム処理を実行し、それぞれRTC25−1及び25−2をグランドマスタモード装置の時刻に同期させる。本例では、IF盤10−i及び10−jが、それぞれグランドマスタモード装置70−1及び70−2とPTP通信を行うことで、同期時刻ソースが冗長化されている。
現用系監視制御盤12−1及び予備系監視制御盤12−2は、グランドマスタモード装置70−1及び70−2のうち現用系グランドマスタモード装置70−1から送信されたタイムスタンプ情報を選択する。現用系監視制御盤12−1及び予備系監視制御盤12−2は、選択したタイムスタンプ情報を用いてRTC25−1及び25−2をグランドマスタモード装置70−1の時刻に同期させる。
グランドマスタモード装置70−1及び70−2の何れか一方を同期時刻ソースとして選択する冗長構成により、グランドマスタモード装置70−1及び70−2の何れか一方との間の通信障害が発生しても他方を利用して同期状態を維持する。
現用系監視制御盤12−1のRTC25−1からは、IF盤10−i、10−j、10−k、10−mにTOD情報及びPPS信号が分配される。これにより、IF盤10−i、10−j、10−k、10−mのRTC24−i、24−j、24−k、24−mは、RTC25−1に同期する。図6の一点鎖線はTOD情報及びPPS信号の流れを示す。
IF盤10−k及び10−mは、PTP Master Peer動作によりそれぞれオーディナリクロックモード装置70−3及び70−4とPTPパケット通信を行ない、時刻同期のネットワーク分配を行う。
このようなPTP同期状態である場合、現用系監視制御盤12−1の故障により監視制御盤12−2が現用系監視制御盤に切り替わる場合の同期状態の品質劣化を抑えるために、RTC25−2がRTC25−1に高精度で同期していることが望ましい。このため、予備系監視制御盤12−2のPPS監視制御部41−2は、RTC25−1及びRTC25−2のPPS信号の位相差を監視する。制御部40−2は、PPS信号の位相差に基づいてRTC25−2の時刻及び周波数を調整する。
図7は、タイムスタンプ情報を取得した場合の監視制御盤12−2の動作の一例の説明図である。監視制御盤12−1の動作も同様である。図7を参照して説明する一連の動作は複数の手順を含む方法と解釈してもよい。この場合に「オペレーション」を「ステップ」と読み替えてもよい。
オペレーションAAにおいて制御部40−2は、タイムスタンプ情報をIF盤10−i及び10−jから取得する。オペレーションABにおいて制御部40−2は、取得したタイムスタンプ情報が、同期相手として選択された現用系グランドマスタモード装置70−1からのタイムスタンプ情報であるか否かを判断する。取得したタイムスタンプ情報が現用系グランドマスタモード装置70−1からのタイムスタンプ情報である場合(オペレーションAB:Y)に動作はオペレーションADへ進む。
取得したタイムスタンプ情報が現用系グランドマスタモード装置70−1からのタイムスタンプ情報でない場合(オペレーションAB:N)に動作はオペレーションACへ進む。オペレーションACにおいて制御部40−2は、取得したタイムスタンプ情報を廃棄する。その後に動作は終了する。
オペレーションADにおいて制御部40−2は、監視制御盤12−2が現用系監視制御盤として動作しているか否かを判断する。監視制御盤12−2が現用系監視制御盤として動作している場合(オペレーションAD:Y)に動作はオペレーションAEへ進む。監視制御盤12−2が予備系監視制御盤として動作している場合(オペレーションAD:N)に動作はオペレーションAGへ進む。
オペレーションAEにおいて制御部40−2は、取得したタイムスタンプ情報に応じてPTPソフト・アルゴリズム処理を実行する。オペレーションAFにおいて制御部40−2は、PTPソフト・アルゴリズム処理の結果に応じてRTC25−2の時刻を調整する。その後に処理は終了する。
オペレーションAGにおいて制御部40−2は、取得したタイムスタンプ情報に応じてPTPソフト・アルゴリズム処理を実行し、RTC25−2の時刻を調整する。オペレーションAHにおいてPPS位相監視部41−1は、現用系監視制御盤12−1のRTC25−1とRTC25−2のPPS信号間の位相差を検出する。制御部40−2は、PPS信号間の位相差に基づき、RTC25−2の周波数の補正量を決定する。オペレーションAIにおいて制御部40−1は、決定した補正量に基づいてRTC25−2の周波数を調整する。その後に処理は終了する。
<3.実施例の効果>
本実施例によれば、パケット伝送装置4はPTPによる同期処理を各々行う複数の監視制御盤による冗長構成を備える。このため、パケット伝送装置4内で同期処理を行う監視制御盤のいずれかに障害が発生してもパケット伝送装置4内の他の監視制御盤により同期処理を継続することができる。この結果、現用系と予備系との切り替え等の障害救済動作をパケット伝送装置4内で行うことで、障害救済動作の影響を局所的な範囲に留めることができる。
本実施例によれば、予備系監視制御盤のRTCを現用系監視制御盤のRTCに高精度に同期させることが可能になる。このため現用系と予備系との切り替え時に生じうる同期品質の低下が軽減される。
<4.第2実施例>
図8は、パケット伝送装置4の第2例の機能構成図である。図3の構成要素と同様の構成要素に図3で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。
IF盤10−iは、PPS位相監視部36−iを備える。PPS位相監視部36−iは、図3に示すPPS位相監視部41−2と同様に下記の値を検出する。
(1)RTC25−1のPPS信号の位相ずれ量の最大値
(2)RTC25−2のPPS信号の位相ずれ量の最大値
(3)RTC25−1及びRTC25−2のPPS信号の位相差
(4)RTC25−1及びRTC25−2のPPS信号の位相差の最大値
PPS位相監視部36−iは、上記(1)〜(4)の値を制御部34−iに出力する。制御部34−iは(1)〜(4)の値を予備系監視制御盤12−2の制御部40−2に出力する。制御部40−2は(1)〜(4)の値に基づいてRTC25−2の時刻及び周波数を調整する。制御部40−2によるRTC25−2の時刻及び周波数の調整は、上記第1実施例と同様であってよい。
また、PPS位相監視部36−iは、RTC25−1及びRTC25−2のPPS信号のうち、現用系監視制御盤12−1のRTC25−1のPPS信号を選択してRTC24−iに入力する。
図9は、PPS位相監視部36−iの第2例の機能構成図である。図4の構成要素と同様の構成要素に図4で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。PPS位相監視部36−iは、PPS選択部53を備える。PPS選択部53は、RTC25−1及びRTC25−2のPPS信号のうち、現用系監視制御盤12−1のRTC25−1のPPS信号を選択してRTC24−iに入力する。
本実施例によれば、タイムスタンプ処理を行うNPU21−iに近い位置で検出したRTC25−1及びRTC25−2のPPS信号の位相差に基づいて、RTC25−2の調整を行うことができる。このため、RTC25−1及びRTC25−2からNPU21−iのRTC24−iに与えられるPPS信号の同期精度が向上する。
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
(付記1)
第1の時計及び第2の時計と、
外部時刻源装置との間で同期用パケットを送受信する通信部と、
前記同期用パケットの時刻情報に応じて前記第1の時計を前記外部時刻源装置に同期させる第1同期処理部と、
前記第2の時計を前記第1の時計に同期させる第2同期処理部と、
を備えることを特徴とするパケット伝送装置。
(付記2)
第2同期処理部は、
前記第1の時計の所定の時間間隔を示す第1基準タイミング信号と、前記第2の時計の前記所定の時間間隔を示す第2基準タイミング信号の位相差を検出する位相差検出部と、
前記位相差に応じて前記第2の時計を調整する補正部と、
を備えることを特徴とする付記1に記載のパケット伝送装置。
(付記3)
前記通信部は、
前記第1の時計に同期する第3の時計と、
前記第3の時計の時刻に基づいて前記同期用パケットのタイムスタンプ処理を行うタイムスタンプ処理部と、
前記第1の時計の所定の時間間隔を示す第1基準タイミング信号と、前記第2の時計の前記所定の時間間隔を示す第2基準タイミング信号の位相差を検出する位相差検出部と、
を備え、
第2同期処理部は、前記位相差に応じて前記第2の時計を調整する補正部を備えることを特徴とする付記1に記載のパケット伝送装置。
(付記4)
前記位相差検出部は前記位相差の最大値を格納する格納部を備え、前記補正部は前記最大値に応じて前記第2の時計を調整することを特徴とする付記1〜3のいずれか一項に記載のパケット伝送装置。
(付記5)
第1基準タイミング信号の位相変動量を監視する第1監視部と、
第2基準タイミング信号の位相変動量を監視する第2監視部と、
を備え、
前記補正部は、第1基準タイミング信号の位相変動量及び第2基準タイミング信号の位相変動量に応じて、前記第2の時計の調整を停止することを特徴とする付記1〜4のいずれか一項に記載のパケット伝送装置。
(付記6)
外部時刻源装置とパケット伝送装置との間で同期用パケットを送受信し、
前記同期用パケットの時刻情報に応じて前記パケット伝送装置の第1の時計を前記外部時刻源装置に同期させ、
前記パケット伝送装置の第2の時計を第1の時計に同期させる、
ことを特徴とする同期方法。
1 通信システム
4 パケット伝送装置
10−1〜10−n、10−i IF盤
12−1、12−2 監視制御盤
24−1〜24−n、24−i、25−1、25−2 RTC
34−i、40−1、40−2 制御部
41−1、41−2、36−i PPS位相監視部

Claims (4)

  1. 冗長構成をなす第1の時計及び第2の時計と、
    外部時刻源装置との間で同期用パケットを送受信する通信部と、
    冗長構成の一方をなす同期処理部であって前記同期用パケットの時刻情報に応じて前記第1の時計を前記外部時刻源装置に同期させる第1同期処理部と、
    冗長構成の他方をなす同期処理部であって前記第2の時計を前記第1の時計に同期させる第2同期処理部と、
    を備えることを特徴とするパケット伝送装置。
  2. 前記第2同期処理部は、
    前記第1の時計の所定の時間間隔を示す第1基準タイミング信号と、前記第2の時計の前記所定の時間間隔を示す第2基準タイミング信号の位相差を検出する位相差検出部と、
    前記位相差に応じて前記第2の時計を調整する補正部と、
    を備えることを特徴とする請求項1に記載のパケット伝送装置。
  3. 前記通信部は、
    前記第1の時計に同期する第3の時計と、
    前記第3の時計の時刻に基づいて前記同期用パケットのタイムスタンプ処理を行うタイムスタンプ処理部と、
    前記第1の時計の所定の時間間隔を示す第1基準タイミング信号と、前記第2の時計の前記所定の時間間隔を示す第2基準タイミング信号の位相差を検出する位相差検出部と、
    を備え、
    前記第2同期処理部は、前記位相差に応じて前記第2の時計を調整する補正部を備えることを特徴とする請求項1に記載のパケット伝送装置。
  4. 外部時刻源装置とパケット伝送装置との間で、前記パケット伝送装置の通信部にて、同期用パケットを送受信し、
    前記パケット伝送装置において、冗長構成の一方をなす第1同期処理部にて、前記同期用パケットの時刻情報に応じて、冗長構成をなす第1の時計及び第2の時計のうちの一方の第1の時計を前記外部時刻源装置に同期させ、
    前記パケット伝送装置において、冗長構成の他方をなす第2同期処理部にて、冗長構成の他方をなす前記第2の時計を前記第1の時計に同期させる、
    ことを特徴とする同期方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014111783A1 (en) * 2013-01-17 2014-07-24 Koninklijke Philips N.V. A system and method for influence an operation of a device of the system
CN110249372B (zh) * 2016-12-28 2021-10-01 日本电信电话株式会社 传感系统及时间同步方法
TWI780243B (zh) * 2018-10-23 2022-10-11 智邦科技股份有限公司 時鐘同步裝置及時鐘同步方法
TWI722590B (zh) * 2019-10-02 2021-03-21 瑞昱半導體股份有限公司 目標時脈調整方法及其無線裝置
WO2022031586A1 (en) * 2020-08-03 2022-02-10 Commscope Technologies Llc State estimation for time synchronization
CN116671193B (zh) * 2021-01-29 2024-05-17 华为技术有限公司 一种采样方法、采样电路及分布式网络的时钟同步方法
JP2022168409A (ja) * 2021-04-26 2022-11-08 キヤノン株式会社 通信装置、通信装置の制御方法およびプログラム
CN113341680B (zh) * 2021-06-30 2022-05-27 广东电网有限责任公司 一种用于配电物联网端设备的对时方法及设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177866A (ja) * 1992-12-10 1994-06-24 Fujitsu Ltd クロック制御方法
JP2001060940A (ja) * 1999-08-20 2001-03-06 Fujitsu Ltd クロック切り換え回路及びクロック切り換え方法
US7991016B2 (en) * 2009-01-06 2011-08-02 Alcatel-Lucent Usa Inc. High availability clock synchronization and distribution for mobile backhaul networks
US8082367B2 (en) * 2009-07-23 2011-12-20 Schneider Electric USA, Inc. Differential time synchronization of intelligent electronic devices
US8428045B2 (en) * 2010-03-16 2013-04-23 Harman International Industries, Incorporated Media clock recovery
JP5569299B2 (ja) * 2010-09-28 2014-08-13 富士通株式会社 通信システム及び通信インタフェース装置、並びに同期方法
US8949648B2 (en) * 2011-04-13 2015-02-03 Semtech Corp. System and method to overcome wander accumulation to achieve precision clock distribution over large networks
US8600239B2 (en) * 2011-09-26 2013-12-03 Symmetricom Precise clock synchronization over optical fiber
US9252903B2 (en) * 2011-10-21 2016-02-02 Cortina Systems, Inc. System and method for accounting for time that a packet spends in transit through a transparent clock

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