WO2010026863A1 - 多重回路 - Google Patents

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clock signal
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泰 天宮
栄実 野口
信秀 吉田
知行 山瀬
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日本電気株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits

Definitions

  • the present invention relates to an identification circuit (flip-flop, DF / F) for retiming a high-speed data signal with a clock signal, and a signal multiplexing circuit (hereinafter referred to as a multiplexing circuit) composed thereof.
  • the multiplexing circuit multiplexes a plurality of parallel data signals into a serial data signal.
  • This multiplex circuit includes a plurality of 2: 1 multiplex circuits which are basic element blocks.
  • FIG. 1 shows the configuration of a 2: 1 multiplexing circuit.
  • the multiplexing circuit can multiplex a large number of parallel signals into one by combining a plurality of 2: 1 multiplexing circuits in a tree shape.
  • the 2: 1 multiplexing circuit includes two low-speed identification circuits, a selector circuit, a high-speed identification circuit, and a frequency divider circuit.
  • DF / F is used as the low speed identification circuit and the high speed identification circuit.
  • the frequency dividing circuit includes a TF / F circuit that divides the high-speed clock signal CK1 by 1/2 to generate the low-speed clock signal CK2.
  • Low speed data signals are input in parallel to the two low speed identification circuits.
  • Each of the two low-speed identification circuits determines (identifies) high level “1” or low level “0” as the signal level of the low-speed data signal in synchronization with the low-speed clock signal CK2, and outputs the result as an output signal To do.
  • the DF / F circuit is also called an identification circuit because it identifies the signal level of the data signal in synchronization with the clock signal.
  • the selector circuit multiplexes output signals from the two low-speed identification circuits into one data signal in synchronization with the low-speed clock signal CK2, and outputs it as a high-speed data signal.
  • the high speed identification circuit identifies the signal level of the high speed data signal from the selector circuit in synchronization with the high speed clock signal CK1, and outputs the result as an output signal.
  • the data signal is multiplexed from the low speed side to the high speed side.
  • the clock signal is divided from the high speed side to the low speed side.
  • the data signal and the clock signal proceed in opposite directions. Therefore, it is difficult to match the timing of the data signal and the clock signal by design using both the low-speed and high-speed DF / F circuits.
  • timing design becomes a big problem because of a small phase margin. Therefore, some kind of phase adjustment function that can optimize the input phase of the clock signal to each data processing stage is required.
  • an object of the present invention is to provide a multiplexing circuit that can automatically optimize the phase of a clock signal with respect to a data signal and always obtain a good output signal.
  • the multiplexing circuit of the present invention includes a frequency divider, a plurality of low-speed identification circuits to which low-speed data signals are input in parallel, a selector circuit, a multiphase clock generation circuit, a plurality of high-speed identification circuits, and a selection unit. It has.
  • the frequency divider circuit divides the high-speed clock signal by 1/2 to generate a low-speed clock signal.
  • the plurality of low-speed identification circuits identify the signal level of the low-speed data signal in synchronization with the low-speed clock signal and output the result as an output signal.
  • the selector circuit multiplexes output signals from a plurality of low-speed identification circuits into one data signal in synchronization with the low-speed clock signal, and outputs it as a high-speed data signal.
  • the multiphase clock generation circuit generates a plurality of clock signals representing different phases from the high-speed clock signal.
  • Each of the plurality of high-speed identification circuits identifies the signal level of the high-speed data signal in synchronization with the plurality of clock signals, and outputs the result as an output signal.
  • the selection unit compares the signal levels of the output signals from multiple high-speed identification circuits, and detects the clock signal with the optimum phase for the high-speed data signal from the multiple clock signals based on the comparison result Then, an optimum high-speed identification circuit that is synchronized with the optimum clock signal is selected from among the plurality of high-speed identification circuits, and an output signal from the optimum high-speed identification circuit is output as an optimum output signal.
  • the phase of the high-speed clock signal is automatically optimized with respect to the high-speed data signal, so that the high-speed data signal can be output as the optimum output signal. Therefore, a good output signal can always be obtained.
  • FIG. 1 is a block diagram of a general 2: 1 multiplex circuit.
  • FIG. 2 is a configuration diagram of a general multiplexing circuit.
  • FIG. 3 is a configuration diagram of a multiplexing circuit described in Japanese Patent Laid-Open No. 2000-124870.
  • FIG. 4 is a schematic configuration diagram of a multiplexing circuit according to the embodiment of the present invention.
  • FIG. 5 is a configuration diagram of a multiplexing circuit according to the first embodiment of the present invention.
  • FIG. 6A is a diagram illustrating a concept of clock phase automatic optimum selection as an embodiment of the present invention.
  • FIG. 6B is a diagram illustrating a concept of clock phase automatic optimum selection as an embodiment of the present invention.
  • FIG. 6A is a diagram illustrating a concept of clock phase automatic optimum selection as an embodiment of the present invention.
  • FIG. 6C is a diagram illustrating a concept of clock phase automatic optimum selection as an embodiment of the present invention.
  • FIG. 7 is a block diagram of a multiplexing circuit according to the second embodiment of the present invention.
  • FIG. 8 is a block diagram of a multiplexing circuit according to the third embodiment of the present invention.
  • FIG. 9 is a block diagram of a multiplexing circuit according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram showing an implementation example of a four-phase output frequency dividing circuit (TF / F) as an embodiment of the present invention.
  • FIG. 11 is a block diagram of a multiplexing circuit according to the fifth embodiment of the present invention.
  • FIG. 4 is a schematic configuration diagram of a multiplex circuit according to an embodiment of the present invention.
  • the multiplexing circuit includes first and second low speed identification circuits 1-1 and 1-2 (hereinafter, low speed identification circuits 1-1 and 1-2), a selector circuit 2, and a control unit 3. And.
  • low speed identification circuits 1-1 and 1-2 DF / F is used as the low speed identification circuits 1-1 and 1-2.
  • the control unit 3 includes a frequency divider circuit 17, a multiphase clock generation circuit 16, high-speed identification circuits 11-1, 11-2, 11-3,.
  • DF / F is used as the high-speed identification circuits 11-1, 11-2, 11-3,.
  • the frequency divider circuit 17 divides the high-speed clock signal CK1 by 1/2 to generate a low-speed clock signal CK2.
  • Low speed data signals are input in parallel to the low speed identification circuits 1-1 and 1-2.
  • Each of the low speed identification circuits 1-1 and 1-2 establishes (identifies) the high level “1” or the low level “0” as the signal level of the low speed data signal in synchronization with the low speed clock signal CK2, and determines the result. Output as an output signal.
  • the selector circuit 2 multiplexes the output signals from the low speed identification circuits 1-1 and 1-2 into one (serial) data signal in synchronization with the low speed clock signal CK2, and outputs it as a high speed data signal.
  • the multiphase clock generation circuit 16 generates a plurality of clock signals representing different phases from the high-speed clock signal CK1.
  • the high speed identification circuits 11-1, 11-2, 11-3,... Identify the signal level of the high speed data signal from the selector circuit 2 in synchronization with a plurality of clock signals, and output the result as an output signal.
  • the selection unit 12 compares the signal levels of the output signals from the high speed identification circuits 11-1, 11-2, 11-3,.
  • the selection unit 12 detects a clock signal having an optimum phase with respect to the high-speed data signal from the plurality of clock signals based on the comparison result. In this case, the selection unit 12 selects an optimum high-speed identification circuit synchronized with the optimum clock signal from among the high-speed identification circuits 11-1, 11-2, 11-3,.
  • the signal is output as the optimum output signal.
  • the high-speed data signal is output as the optimum output signal by automatically optimizing the phase of the high-speed clock signal with respect to the high-speed data signal. Can do. Therefore, a good output signal can always be obtained.
  • a high-speed data signal is identified by three clock signals having different phases, and the high-speed data signal identified by the optimum clock signal among the clock signals is the above-mentioned optimum output signal. Output as.
  • FIG. 5 is a block diagram of a multiplexing circuit according to the first embodiment of the present invention.
  • the multiphase clock generation circuit 16 (hereinafter, the three-phase clock generation circuit 16) has a predetermined phase with respect to the first clock signal “0 °” and the first clock signal “0 °” from the high-speed clock signal CK1.
  • the second clock signal “ ⁇ 90 °” that is slower by the value and the third clock signal “90 °” that has a phase that is faster than the first clock signal “0 °” by a predetermined value are the plurality of clocks. Generate as a signal.
  • the first to third clock signals are referred to as clock signals “0 °”, “ ⁇ 90 °”, and “90 °”.
  • the first to third high-speed identification circuits among the high-speed identification circuits 11-1, 11-2, 11-3,... are referred to as high-speed identification circuits 11-1 to 11-3).
  • the high-speed identification circuits 11-1 to 11-3 identify the signal level of the high-speed data signal in synchronization with the clock signals “0 °”, “ ⁇ 90 °”, and “90 °”, and output the results. Output as a signal.
  • T the time from the timing at which the previous high-speed data signal Dn ⁇ 1 is switched to the current high-speed data signal Dn to the timing at which the current high-speed data signal Dn is switched to the next high-speed data signal Dn + 1.
  • the clock signal “0 °” whose phase is the center phase is optimal.
  • the signal levels of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” are high when “1”, and when they are “0”. Low level.
  • the clock edge (rising edge) timing of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” is within the time T.
  • the timing of the clock edge of the clock signal “0 °” is assumed to be a time 1 / 2T that is half the time T.
  • the high-speed identification circuits 11-1 to 11-3 identify the signal level of the high-speed data signal Dn without error in synchronization with the clock signals “0 °”, “ ⁇ 90 °”, and “90 °”, respectively. can do. That is, the output signals from the high speed identification circuits 11-1 to 11-3 match.
  • the clock edge timing of the clock signal “0 °” is shifted 90 ° or more earlier than the time 1 / 2T.
  • the clock signal “90 °” of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” is optimal, and the timing of the clock edge of the clock signal “90 °” is time 1 / Assume 2T.
  • the clock edge timing of the clock signals “0 °” and “90 °” is within the time T, but the clock edge timing of the clock signal “ ⁇ 90 °” is not within the time T.
  • the high-speed identification circuits 11-1 and 11-3 can identify the signal level of the high-speed data signal Dn without error in synchronization with the clock signals “0 °” and “90 °”, respectively.
  • the high speed identification circuit 11-2 identifies the signal level of the high speed data signal Dn-1 immediately before the high speed data signal Dn in synchronization with the clock signal "-90 °". That is, the output signal from the high speed identification circuit 11-2 is different from the output signals from the high speed identification circuits 11-1 and 11-3.
  • the clock edge timing of the clock signal “0 °” is shifted 90 ° or more later than the time 1 / 2T.
  • the clock signal “ ⁇ 90 °” out of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” is optimal, and the timing of the clock edge of the clock signal “ ⁇ 90 °” is time. It is assumed that it is 1 / 2T.
  • the clock edge timing of the clock signals “0 °” and “ ⁇ 90 °” is within the time T, but the clock edge timing of the clock signal “90 °” is not within the time T.
  • the high-speed identification circuits 11-1 and 11-2 can identify the signal level of the high-speed data signal Dn without error in synchronization with the clock signals “0 °” and “ ⁇ 90 °”, respectively.
  • the high speed identification circuit 11-3 identifies the signal level of the high speed data signal Dn + 1 immediately after the high speed data signal Dn in synchronization with the clock signal “90 °”. That is, the output signal from the high speed identification circuit 11-3 is different from the output signals from the high speed identification circuits 11-1 and 11-2.
  • the selection unit 12 compares the signal levels of the output signals from the high speed identification circuits 11-1, 11-2, and 11-3. As a comparison, the selection unit 12 performs an exclusive logical ring (EXOR) on the signal levels of the output signals from the high-speed identification circuits 11-1 and 11-2, and sets the result (value) to X. The selection unit 12 applies an exclusive logical ring to the signal levels of the output signals from the high speed identification circuits 11-1 and 11-3, and sets the result to Y.
  • EXOR exclusive logical ring
  • the selection unit 12 selects a clock signal having an optimum phase with respect to the high-speed data signal from among the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” based on the comparison result. Detect. When (X, Y) is (0, 0), the clock signal “0 °” is the optimum clock signal (see FIG. 6A). When (X, Y) is (1, 0), the clock signal “90 °” is the optimum clock signal (see FIG. 6B). When (X, Y) is (0, 1), the clock signal “ ⁇ 90 °” is the optimum clock signal (see FIG. 6C).
  • the selection unit 12 selects an optimum high-speed identification circuit synchronized with an optimum clock signal from among the high-speed identification circuits 11-1, 11-2, and 11-3, and outputs an output signal from the optimum high-speed identification circuit as an optimum output signal Output as.
  • the selection unit 12 includes first and second EXOR circuits (hereinafter, EXOR circuits 13-1 and 13-2), a NAND circuit 14, To third output amplifiers (hereinafter referred to as output amplifiers 15-1 to 15-3).
  • the input of the EXOR circuit 13-1 is connected to the outputs of the high speed identification circuits 11-1 and 11-2.
  • the input of the EXOR circuit 13-2 is connected to the outputs of the high speed identification circuits 11-1 and 11-3.
  • the input of the NAND circuit 14 is connected to the outputs of the EXOR circuits 13-1 and 13-2.
  • Inputs of the output amplifiers 15-1 to 15-3 are connected to high-speed identification circuits 11-1 to 11-3, respectively.
  • the output amplifier 15-1 is connected to the output of the NAND circuit 14, and an enable signal is supplied to the output amplifier 15-1 as an output from the NAND circuit 14.
  • the output amplifier 15-2 is connected to the output of the EXOR circuit 13-2, and an enable signal is supplied to the output amplifier 15-2 as an output from the EXOR circuit 13-2.
  • the output amplifier 15-3 is connected to the output of the EXOR circuit 13-1, and the enable signal is supplied to the output amplifier 15-3 as an output from the EXOR circuit 13-1.
  • the EXOR circuit 13-1 performs an exclusive OR based on the outputs of the high-speed identification circuits 11-1 and 11-2 and outputs the result.
  • the EXOR circuit 13-2 performs an exclusive OR based on the outputs of the high speed identification circuits 11-1 and 11-3, and outputs the result.
  • the NAND circuit 14 performs a NAND operation based on the outputs of the EXOR circuits 13-1 and 13-2, and outputs the result.
  • Each of the output signal levels of the EXOR circuits 13-1 and 13-2 is at a low level. In this case, the signal level of the output of the NAND circuit 14 is high.
  • the output amplifier 15-1 outputs the output signal from the high-speed identification circuit 11-1 as the optimum output signal according to the output “high level” of the NAND circuit 14.
  • the output signal levels of the EXOR circuits 13-1 and 13-2 are high level and low level, respectively.
  • the output amplifier 15-2 outputs the output signal from the high speed identification circuit 11-2 as the optimum output signal in accordance with the output “high level” of the EXOR circuit 13-1.
  • the output signal levels of the EXOR circuits 13-1 and 13-2 are a low level and a high level, respectively.
  • the output amplifier 15-3 outputs the output signal from the high-speed discrimination circuit 11-3 as the optimum output signal in accordance with the output “high level” of the EXOR circuit 13-2.
  • the high-speed data signal is identified by the three clock signals “0 °”, “ ⁇ 90 °”, and “90 °” having different phases, and the clock signal A high-speed data signal identified by an optimum clock signal among “0 °”, “ ⁇ 90 °”, and “90 °” is output as the optimum output signal. Therefore, a good output signal can always be obtained.
  • the optimum clock signal can be automatically selected based on the outputs of the EXOR circuits 13-1 and 13-2. Thereby, the phase adjustment from the outside becomes unnecessary, and the phase optimization can be realized more easily.
  • the outputs of the EXOR circuits 13-1 and 13-2 are fed back to the three-phase clock generation circuit 16, and the three-phase clock generation circuit 16 Based on the output of ⁇ 2, the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” are generated from the high-speed clock signal CK1 with the optimum clock signal phase as the center phase.
  • FIG. 7 is a block diagram of a multiplexing circuit according to the second embodiment of the present invention.
  • the three-phase clock generation circuit 16 is connected to the outputs of the EXOR circuits 13-1 and 13-2.
  • the three-phase clock generation circuit 16 is one of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” according to the signal level of the output of the EXOR circuits 13-1 and 13-2. Are clock signals “0 °”, and clock signals “0 °”, “ ⁇ 90 °”, and “90 °” are generated from the high-speed clock signal CK1.
  • Each of the output signal levels of the EXOR circuits 13-1 and 13-2 is at a low level.
  • the three-phase clock generation circuit 16 generates clock signals “0 °”, “ ⁇ 90 °”, and “90 °” from the high-speed clock signal CK1.
  • the output signal levels of the EXOR circuits 13-1 and 13-2 are high level and low level, respectively.
  • the three-phase clock generation circuit 16 sets the clock signal “ ⁇ 90 °” to the clock signal “0 °” and generates the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” from the high-speed clock signal CK1. Generate.
  • the output signal levels of the EXOR circuits 13-1 and 13-2 are a low level and a high level, respectively.
  • the three-phase clock generation circuit 16 generates the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” from the high-speed clock signal CK1 with the clock signal “90 °” as the clock signal “0 °”. To do.
  • the outputs of the EXOR circuits 13-1 and 13-2 are fed back to the three-phase clock generation circuit 16, and the three-phase clock generation circuit 16 Based on the outputs of the circuits 13-1 and 13-2, the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” are generated from the high-speed clock signal CK 1 with the optimum clock signal phase as the center phase. .
  • the phase of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” fluctuates during operation.
  • FIG. 8 is a block diagram of a multiplexing circuit according to the third embodiment of the present invention.
  • the selection unit 12 includes an output amplifier 35 instead of the NAND circuit 14 and the output amplifiers 15-1 to 15-3 in the second embodiment.
  • the input of the output amplifier 35 is connected to the high speed identification circuit 11-1.
  • the output amplifier 35 outputs the output signal from the high-speed identification circuit 11-1 as the optimum output signal. Other operations are the same as those in the second embodiment.
  • the same effect as that of the second embodiment can be achieved, and the circuit scale can be reduced as compared with the second embodiment.
  • the outputs of the EXOR circuits 13-1 and 13-2 are fed back to the phase adjustment circuit described later, and the phase adjustment circuit outputs the outputs of the EXOR circuits 13-1 and 13-2. Based on this, the phase of the low-speed clock signal CK2 is adjusted.
  • FIG. 9 is a configuration diagram of a multiplexing circuit according to the fourth embodiment of the present invention.
  • the control unit 3 further includes a phase adjustment circuit 41.
  • the frequency divider 17 and the phase adjustment circuit 41 are configured as a clock phase variable circuit 40.
  • the phase adjustment circuit 41 is provided between the low speed identification circuits 1-1 and 1-2, the selector circuit 2 and the frequency dividing circuit 17, and is used as an output of the first and second EXOR circuits 13-1 and 13-2. It is connected.
  • the clock phase variable circuit 40 further includes, for example, a master-side differential output circuit and a slave-side differential output circuit, as shown in FIG.
  • the clock phase variable circuit 40 obtains the low-speed clock signal CK2 by the frequency dividing circuit 17, and 90 degrees from the low-speed clock signal CK2 as a set value by the master side differential output circuit and the slave side differential output circuit.
  • a four-phase clock signal out of phase is extracted.
  • the phase adjustment circuit 41 sets the phase of the low-speed clock signal CK2 by setting one of the four-phase clock signals as the low-speed clock signal CK2 based on the outputs of the EXOR circuits 13-1 and 13-2. adjust.
  • phase adjustment circuit 41 The operation of the phase adjustment circuit 41 will be specifically described with reference to FIG.
  • the signal level of the output from the EXOR circuit 13-1 is high.
  • the high-speed data signal is delayed with respect to the clock signal “0 °”.
  • the phase adjustment circuit 41 advances the phase of the low-speed clock signal CK2 by a set value and outputs it to the low-speed identification circuits 1-1 and 1-2 and the selector circuit 2.
  • the signal level of the output from the EXOR circuit 13-2 is high.
  • the high-speed data signal is advanced with respect to the clock signal “0 °”. Therefore, the phase adjustment circuit 41 delays the phase of the low-speed clock signal CK2 by a set value and outputs it to the low-speed identification circuits 1-1 and 1-2 and the selector circuit 2.
  • the outputs of the EXOR circuits 13-1 and 13-2 are fed back to the phase adjustment circuit 41, and the phase adjustment circuit 41 is connected to the EXOR circuit 13-1. , 13-2, the phase of the low-speed clock signal CK2 is adjusted.
  • the phase of the clock signals “0 °”, “ ⁇ 90 °”, and “90 °” fluctuates during operation.
  • FIG. 11 is a block diagram of a multiplexing circuit according to the fifth embodiment of the present invention.
  • the selection unit 12 includes an output amplifier 35 instead of the NAND circuit 14 and the output amplifiers 15-1 to 15-3 in the fourth embodiment.
  • the input of the output amplifier 35 is connected to the high speed identification circuit 11-1.
  • the output amplifier 35 outputs the output signal from the high-speed identification circuit 11-1 as the optimum output signal. Other operations are the same as those in the fourth embodiment.
  • the same effect as that of the fourth embodiment can be achieved, and the circuit scale can be reduced as compared with the fourth embodiment.

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Abstract

　本発明の多重回路は、分周回路と、低速データ信号が並列入力される複数の低速識別回路と、セレクタ回路と、多相クロック生成回路と、複数の高速識別回路と、選択部と、を具備している。分周回路は、高速クロック信号を１／２分周して低速クロック信号を生成する。複数の低速識別回路は、低速クロック信号に同期して、低速データ信号を識別する。セレクタ回路は、低速クロック信号に同期して、複数の低速識別回路からの出力を多重化して高速データ信号とする。多相クロック生成回路は、高速クロック信号から、異なる位相を表す複数のクロック信号を生成する。複数の高速識別回路は、それぞれ、複数のクロック信号に同期して、高速データ信号を識別する。選択部は、複数の高速識別回路の出力を比較し、高速データ信号に対して位相が最適なクロック信号を検知し、最適なクロック信号に同期する最適高速識別回路を選択し、最適高速識別回路からの出力信号を最適出力信号として出力する。

Description

多重回路
　本発明は、高速のデータ信号をクロック信号でリタイミングする識別回路（フリップフロップ、Ｄ－Ｆ／Ｆ）およびそれらで構成される信号多重回路（以下、多重回路）に関する。
　多重回路は、並列の複数のデータ信号を直列のデータ信号に多重化するものである。この多重回路は、基本的な要素ブロックである複数の２：１多重回路を具備している。図１は、２：１多重回路の構成を示している。図２に示されるように、多重回路は、複数の２：１多重回路がツリー型に組み合わされることにより、多数の並列信号を１つに多重化することができる。
　図１に示されるように、２：１多重回路は、２個の低速識別回路と、セレクタ回路と、高速識別回路と、分周回路と、を具備している。低速識別回路、高速識別回路としては、Ｄ－Ｆ／Ｆが用いられる。分周回路は、高速クロック信号ＣＫ１を１／２分周して低速クロック信号ＣＫ２を生成するＴ－Ｆ／Ｆ回路を含んでいる。２個の低速識別回路には、低速データ信号が並列入力される。２個の低速識別回路の各々は、低速クロック信号ＣＫ２に同期して、低速データ信号の信号レベルとしてハイレベル“１”又はロウレベル“０”を確定（識別）し、その結果を出力信号として出力する。Ｄ－Ｆ／Ｆ回路は、クロック信号に同期してデータ信号の信号レベルを識別するため、識別回路とも呼ばれる。セレクタ回路は、低速クロック信号ＣＫ２に同期して、２個の低速識別回路からの出力信号を１つのデータ信号に多重化し、高速データ信号として出力する。高速識別回路は、高速クロック信号ＣＫ１に同期して、セレクタ回路からの高速データ信号の信号レベルを識別し、その結果を出力信号として出力する。
　図１に示されるように、多重回路においては、データ信号は低速側から高速側へと多重化される。これに対して、クロック信号は高速側から低速側へと分周される。このように、データ信号とクロック信号とは互いに逆方向に進む。従って、低速側、高速側の両方のＤ－Ｆ／Ｆ回路を用いてデータ信号とクロック信号のタイミングを設計で合わせこむことは難しい。特に、高速のデータ通信においては、位相余裕が少なくタイミング設計は大きな課題となる。そのため、クロック信号の各データ処理段への入力位相を最適化できるような何らかの位相調整機能が求められる。
　例えば、特開２０００－１２４８７０号公報では、図３に示されるように、高速側クロック信号のパスに位相を外部から選択する機構を設けることが提案されている。しかしながら、最適な位相に調整するためには、どこが最適位相なのかを判定する必要がある。一般には、出力信号の波形やエラーレイトなどを測定して、どこが最適位相かを判断し、外部端子を介して調整を加えていかなくてはならない。これらの位相余裕の判定と最適値への調整を全て、回路内部で自動化することが望まれる。
特開２０００－１２４８７０号公報
　上述した多重回路では常に良好な出力信号を得ることができないという問題（課題）がある。従って、本発明の目的は、データ信号に対してクロック信号の位相を自動的に最適化し、常に良好な出力信号を得ることができる多重回路を提供することにある。
　本発明の多重回路は、分周回路と、低速データ信号が並列入力される複数の低速識別回路と、セレクタ回路と、多相クロック生成回路と、複数の高速識別回路と、選択部と、を具備している。分周回路は、高速クロック信号を１／２分周して低速クロック信号を生成する。複数の低速識別回路は、低速クロック信号に同期して、低速データ信号の信号レベルを識別し、その結果を出力信号として出力する。セレクタ回路は、低速クロック信号に同期して、複数の低速識別回路からの出力信号を１つのデータ信号に多重化し、高速データ信号として出力する。多相クロック生成回路は、高速クロック信号から、異なる位相を表す複数のクロック信号を生成する。複数の高速識別回路は、それぞれ、複数のクロック信号に同期して、高速データ信号の信号レベルを識別し、その結果を出力信号として出力する。選択部は、複数の高速識別回路からの出力信号の信号レベルを比較し、その比較の結果に基づいて、複数のクロック信号の中から、高速データ信号に対して位相が最適なクロック信号を検知し、複数の高速識別回路のうちの、最適なクロック信号に同期する最適高速識別回路を選択し、最適高速識別回路からの出力信号を最適出力信号として出力する。本発明の多重回路によれば、高速データ信号に対して高速クロック信号の位相を自動的に最適化することにより、高速データ信号を上記の最適出力信号として出力することができる。従って、常に良好な出力信号を得ることができる。
　上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態の記述から、より明らかになる。
図１は、一般的な２：１多重回路のブロック構成図である。 図２は、一般的な多重回路の構成図である。 図３は、特開２０００－１２４８７０号公報に記載された多重回路の構成図である。 図４は、本発明の実施形態による多重回路の概要構成図である。 図５は、本発明の第１実施形態による多重回路の構成図である。 図６Ａは、本発明の実施形態として、クロック位相自動最適選択の考え方を示す図である。 図６Ｂは、本発明の実施形態として、クロック位相自動最適選択の考え方を示す図である。 図６Ｃは、本発明の実施形態として、クロック位相自動最適選択の考え方を示す図である。 図７は、本発明の第２実施形態による多重回路の構成図である。 図８は、本発明の第３実施形態による多重回路の構成図である。 図９は、本発明の第４実施形態による多重回路の構成図である。 図１０は、本発明の実施形態として、４相出力の分周回路（Ｔ－Ｆ／Ｆ）の実現例を示す図である。 図１１は、本発明の第５実施形態による多重回路の構成図である。
　以下に添付図面を参照して、本発明の実施形態による２：１多重回路（以下、多重回路）について詳細に説明する。
　図４は、本発明の実施形態による多重回路の概要構成図である。
　本発明の実施形態による多重回路は、第１、第２の低速識別回路１－１、１－２（以下、低速識別回路１－１、１－２）と、セレクタ回路２と、制御部３と、を具備している。低速識別回路１－１、１－２としては、Ｄ－Ｆ／Ｆが用いられる。
　制御部３は、分周回路１７と、多相クロック生成回路１６と、高速識別回路１１－１、１１－２、１１－３、…と、選択部１２と、を具備している。高速識別回路１１－１、１１－２、１１－３、…としては、Ｄ－Ｆ／Ｆが用いられる。
　分周回路１７は、高速クロック信号ＣＫ１を１／２分周して低速クロック信号ＣＫ２を生成する。低速識別回路１－１、１－２には、低速データ信号が並列入力される。低速識別回路１－１、１－２の各々は、低速クロック信号ＣＫ２に同期して、低速データ信号の信号レベルとしてハイレベル“１”又はロウレベル“０”を確定（識別）し、その結果を出力信号として出力する。セレクタ回路２は、低速クロック信号ＣＫ２に同期して、低速識別回路１－１、１－２からの出力信号を１つの（直列の）データ信号に多重化し、高速データ信号として出力する。多相クロック生成回路１６は、高速クロック信号ＣＫ１から、異なる位相を表す複数のクロック信号を生成する。高速識別回路１１－１、１１－２、１１－３、…は、複数のクロック信号に同期して、セレクタ回路２からの高速データ信号の信号レベルを識別し、その結果を出力信号として出力する。選択部１２は、高速識別回路１１－１、１１－２、１１－３、…からの出力信号の信号レベルを比較する。選択部１２は、その比較の結果に基づいて、複数のクロック信号の中から、高速データ信号に対して位相が最適なクロック信号を検知する。この場合、選択部１２は、高速識別回路１１－１、１１－２、１１－３、…のうちの、最適なクロック信号に同期する最適高速識別回路を選択し、最適高速識別回路からの出力信号を最適出力信号として出力する。
　このように、本発明の実施形態による多重回路によれば、高速データ信号に対して高速クロック信号の位相を自動的に最適化することにより、高速データ信号を上記の最適出力信号として出力することができる。従って、常に良好な出力信号を得ることができる。
　（第１実施形態）
　本発明の第１実施形態による多重回路では、位相が異なる３つのクロック信号により高速データ信号を識別し、そのクロック信号のうちの、最適なクロック信号により識別した高速データ信号を上記の最適出力信号として出力する。
　第１実施形態では、上記の実施形態と重複する説明を省略する。
　図５は、本発明の第１実施形態による多重回路の構成図である。
　多相クロック生成回路１６（以下、３相クロック生成回路１６）は、高速クロック信号ＣＫ１から、第１のクロック信号“０°”と、第１のクロック信号“０°”に対して位相が所定値だけ遅い第２のクロック信号“－９０°”と、第１のクロック信号“０°”に対して位相が所定値だけ速い第３のクロック信号“９０°”と、を上記の複数のクロック信号として生成する。
　以下、第１～第３のクロック信号をクロック信号“０°”、“－９０°”、“９０°”と称する。また、高速識別回路１１－１、１１－２、１１－３、…のうちの第１～第３の高速識別回路を高速識別回路１１－１～１１－３）と称する。高速識別回路１１－１～１１－３は、それぞれ、クロック信号“０°”、“－９０°”、“９０°”に同期して、高速データ信号の信号レベルを識別し、その結果を出力信号として出力する。
　ここで、本発明の実施形態の考え方について図６Ａ～６Ｃを用いて説明する。
　例えば、高速データ信号が高速データ信号Ｄｎ－１、Ｄｎ、Ｄｎ＋１、…の順に生成されるものとする。前回の高速データ信号Ｄｎ－１から今回の高速データ信号Ｄｎに切り替わるタイミングから、今回の高速データ信号Ｄｎから次回の高速データ信号Ｄｎ＋１に切り替わるタイミングまでの時間をＴとする。
　まず、クロック信号“０°”、“－９０°”、“９０°”のうちの、位相が中心位相であるクロック信号“０°”が最適である。この場合、図６Ａに示されるように、クロック信号“０°”、“－９０°”、“９０°”の信号レベルは、“１”のときにハイレベルであり、“０”のときにロウレベルである。クロック信号“０°”、“－９０°”、“９０°”のクロックエッジ（立ち上がり）のタイミングは、時間Ｔ内にあるものとする。また、クロック信号“０°”のクロックエッジのタイミングは、時間Ｔの半分の時間１／２Ｔであるものとする。このとき、高速識別回路１１－１～１１－３は、それぞれ、クロック信号“０°”、“－９０°”、“９０°”に同期して、高速データ信号Ｄｎの信号レベルを誤りなく識別することができる。即ち、高速識別回路１１－１～１１－３からの出力信号は一致する。
　図６Ｂに示されるように、クロック信号“０°”のクロックエッジのタイミングは、時間１／２Ｔに対して９０°以上早めにずれているものとする。この場合、クロック信号“０°”、“－９０°”、“９０°”のうちのクロック信号“９０°”が最適であり、クロック信号“９０°”のクロックエッジのタイミングは、時間１／２Ｔであるものとする。また、クロック信号“０°”、“９０°”のクロックエッジのタイミングは、時間Ｔ内にあるが、クロック信号“－９０°”のクロックエッジのタイミングは、時間Ｔ内にないものとする。このとき、高速識別回路１１－１、１１－３は、それぞれ、クロック信号“０°”、“９０°”に同期して、高速データ信号Ｄｎの信号レベルを誤りなく識別することができる。一方、高速識別回路１１－２は、クロック信号“－９０°”に同期して、高速データ信号Ｄｎの１つ前の高速データ信号Ｄｎ－１の信号レベルを識別してしまう。即ち、高速識別回路１１－２からの出力信号は、高速識別回路１１－１、１１－３からの出力信号とは異なる。
　図６Ｃに示されるように、クロック信号“０°”のクロックエッジのタイミングは、時間１／２Ｔに対して９０°以上遅めにずれているものとする。この場合、クロック信号“０°”、“－９０°”、“９０°”のうちのクロック信号“－９０°”が最適であり、クロック信号“－９０°”のクロックエッジのタイミングは、時間１／２Ｔであるものとする。また、クロック信号“０°”、“－９０°”のクロックエッジのタイミングは、時間Ｔ内にあるが、クロック信号“９０°”のクロックエッジのタイミングは、時間Ｔ内にないものとする。このとき、高速識別回路１１－１、１１－２は、それぞれ、クロック信号“０°”、“－９０°”に同期して、高速データ信号Ｄｎの信号レベルを誤りなく識別することができる。一方、高速識別回路１１－３は、クロック信号“９０°”に同期して、高速データ信号Ｄｎの１つ後の高速データ信号Ｄｎ＋１の信号レベルを識別してしまう。即ち、高速識別回路１１－３からの出力信号は、高速識別回路１１－１、１１－２からの出力信号とは異なる。
　そこで、選択部１２は、高速識別回路１１－１、１１－２、１１－３からの出力信号の信号レベルを比較する。その比較として、選択部１２は、高速識別回路１１－１、１１－２からの出力信号の信号レベルに対して、排他的論理輪（ＥＸＯＲ）を施し、その結果（値）をＸとする。選択部１２は、高速識別回路１１－１、１１－３からの出力信号の信号レベルに対して、排他的論理輪を施し、その結果をＹとする。
　次に、選択部１２は、その比較の結果に基づいて、クロック信号“０°”、“－９０°”、“９０°”の中から、高速データ信号に対して位相が最適なクロック信号を検知する。（Ｘ、Ｙ）が（０、０）の場合、クロック信号“０°”が最適なクロック信号である（図６Ａ参照）。（Ｘ、Ｙ）が（１、０）の場合、クロック信号“９０°”が最適なクロック信号である（図６Ｂ参照）。（Ｘ、Ｙ）が（０、１）の場合、クロック信号“－９０°”が最適なクロック信号である（図６Ｃ参照）。
　選択部１２は、高速識別回路１１－１、１１－２、１１－３のうちの、最適なクロック信号に同期する最適高速識別回路を選択し、最適高速識別回路からの出力信号を最適出力信号として出力する。
　これを実現するために、図５に示されるように、選択部１２は、第１、第２のＥＸＯＲ回路（以下、ＥＸＯＲ回路１３－１、１３－２）と、ＮＡＮＤ回路１４と、第１～第３の出力アンプ（以下、出力アンプ１５－１～１５－３）と、を具備している。
　ＥＸＯＲ回路１３－１の入力は、高速識別回路１１－１、１１－２の出力に接続されている。ＥＸＯＲ回路１３－２の入力は、高速識別回路１１－１、１１－３の出力に接続されている。ＮＡＮＤ回路１４の入力は、ＥＸＯＲ回路１３－１、１３－２の出力に接続されている。出力アンプ１５－１～１５－３の入力は、それぞれ、高速識別回路１１－１～１１－３に接続されている。出力アンプ１５－１は、ＮＡＮＤ回路１４の出力に接続され、出力アンプ１５－１には、ＮＡＮＤ回路１４からの出力としてイネーブル信号が供給される。出力アンプ１５－２は、ＥＸＯＲ回路１３－２の出力に接続され、出力アンプ１５－２には、ＥＸＯＲ回路１３－２からの出力としてイネーブル信号が供給される。出力アンプ１５－３は、ＥＸＯＲ回路１３－１の出力に接続され、出力アンプ１５－３には、ＥＸＯＲ回路１３－１からの出力としてイネーブル信号が供給される。
　ＥＸＯＲ回路１３－１は、高速識別回路１１－１、１１－２の出力に基づいて排他的論理和を施し、その結果を出力する。ＥＸＯＲ回路１３－２は、高速識別回路１１－１、１１－３の出力に基づいて排他的論理和を施し、その結果を出力する。ＮＡＮＤ回路１４は、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて否定論理積を施し、その結果を出力する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルの各々がロウレベルである。この場合、ＮＡＮＤ回路１４の出力の信号レベルがハイレベルである。出力アンプ１５－１は、ＮＡＮＤ回路１４の出力“ハイレベル”に応じて、高速識別回路１１－１からの出力信号を上記の最適出力信号として出力する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルがそれぞれハイレベル、ロウレベルである。この場合、出力アンプ１５－２は、ＥＸＯＲ回路１３－１の出力“ハイレベル”に応じて、高速識別回路１１－２からの出力信号を上記の最適出力信号として出力する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルがそれぞれロウレベル、ハイレベルである。この場合、出力アンプ１５－３は、ＥＸＯＲ回路１３－２の出力“ハイレベル”に応じて、高速識別回路１１－３からの出力信号を上記の最適出力信号として出力する。
　このように、本発明の第１実施形態による多重回路によれば、位相が異なる３つのクロック信号“０°”、“－９０°”、“９０°”により高速データ信号を識別し、クロック信号“０°”、“－９０°”、“９０°”のうちの、最適なクロック信号により識別した高速データ信号を上記の最適出力信号として出力する。従って、常に良好な出力信号を得ることができる。
　また、本発明の第１実施形態による多重回路によれば、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて最適なクロック信号を自動選択することができる。これにより、外部からの位相調整が不要となり、より簡易に位相最適化を実現することができる。
　（第２実施形態）
　本発明の第２実施形態による多重回路では、ＥＸＯＲ回路１３－１、１３－２の出力を３相クロック生成回路１６にフィードバックして、３相クロック生成回路１６が、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて、最適なクロック信号の位相を中心位相として、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。
　第２実施形態では、第１実施形態と重複する説明を省略する。
　図７は、本発明の第２実施形態による多重回路の構成図である。
　３相クロック生成回路１６は、ＥＸＯＲ回路１３－１、１３－２の出力に接続されている。
　３相クロック生成回路１６は、ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルに応じて、クロック信号“０°”、“－９０°”、“９０°”のうちの１つのクロック信号をクロック信号“０°”として、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。
　３相クロック生成回路１６の動作について具体的に説明する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルの各々がロウレベルである。この場合、３相クロック生成回路１６は、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルがそれぞれハイレベル、ロウレベルである。この場合、３相クロック生成回路１６は、クロック信号“－９０°”をクロック信号“０°”として、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。
　ＥＸＯＲ回路１３－１、１３－２の出力の信号レベルがそれぞれロウレベル、ハイレベルである。この場合、３相クロック生成回路１６は、クロック信号“９０°”をクロック信号“０°”として、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。
　このように、本発明の第２実施形態による多重回路によれば、ＥＸＯＲ回路１３－１、１３－２の出力を３相クロック生成回路１６にフィードバックして、３相クロック生成回路１６が、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて、最適なクロック信号の位相を中心位相として、高速クロック信号ＣＫ１からクロック信号“０°”、“－９０°”、“９０°”を生成する。これにより、動作中にクロック信号“０°”、“－９０°”、“９０°”の位相が変動しても自動最適化を実現することができる。
　（第３実施形態）
　第３実施形態では、第２実施形態と重複する説明を省略する。
　図８は、本発明の第３実施形態による多重回路の構成図である。
　選択部１２は、第２実施形態におけるＮＡＮＤ回路１４、出力アンプ１５－１～１５－３に代えて、出力アンプ３５を具備している。出力アンプ３５の入力は、高速識別回路１１－１に接続されている。
　出力アンプ３５は、高速識別回路１１－１からの出力信号を上記の最適出力信号として出力する。それ以外の動作については、第２実施形態と同じである。
　このように、本発明の第３実施形態による多重回路によれば、第２実施形態と同じ効果を達成し、第２実施形態に対して回路規模を削減できる。
　（第４実施形態）
　本発明の第４実施形態による多重回路では、ＥＸＯＲ回路１３－１、１３－２の出力を後述の位相調整回路にフィードバックして、位相調整回路が、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて、低速クロック信号ＣＫ２の位相を調整する。
　第４実施形態では、第１実施形態と重複する説明を省略する。
　図９は、本発明の第４実施形態による多重回路の構成図である。
　制御部３は、位相調整回路４１を更に具備している。分周回路１７と位相調整回路４１は、クロック位相可変回路４０として構成される。
　位相調整回路４１は、低速識別回路１－１、１－２、セレクタ回路２と分周回路１７との間に設けられ、第１、第２のＥＸＯＲ回路１３－１、１３－２の出力に接続されている。
　クロック位相可変回路４０は、例えば、図１０に示されるように、マスター側の差動出力回路、スレーブ側の差動出力回路を更に具備している。クロック位相可変回路４０は、分周回路１７により低速クロック信号ＣＫ２を得て、マスター側の差動出力回路、スレーブ側の差動出力回路により、低速クロック信号ＣＫ２から、設定値として互いに９０°ずつ位相がずれた４相のクロック信号を取り出す。位相調整回路４１は、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて、４相のクロック信号のうちの１つのクロック信号を低速クロック信号ＣＫ２とすることにより、低速クロック信号ＣＫ２の位相を調整する。
　位相調整回路４１の動作について図９を用いて具体的に説明する。
　ＥＸＯＲ回路１３－１の出力の信号レベルがハイレベルである。この場合、クロック信号“０°”に対して高速データ信号が遅れている。このため、位相調整回路４１は、低速クロック信号ＣＫ２の位相を設定値だけ進ませて、低速識別回路１－１、１－２、セレクタ回路２に出力する。
　ＥＸＯＲ回路１３－２の出力の信号レベルがハイレベルである。この場合、クロック信号“０°”に対して高速データ信号が進んでいる。このため、位相調整回路４１は、低速クロック信号ＣＫ２の位相を設定値だけ遅らせて、低速識別回路１－１、１－２、セレクタ回路２に出力する。
　このように、本発明の第４実施形態による多重回路によれば、ＥＸＯＲ回路１３－１、１３－２の出力を位相調整回路４１にフィードバックして、位相調整回路４１が、ＥＸＯＲ回路１３－１、１３－２の出力に基づいて、低速クロック信号ＣＫ２の位相を調整する。これにより、動作中にクロック信号“０°”、“－９０°”、“９０°”の位相が変動しても自動最適化を実現することができる。
　（第５実施形態）
　第５実施形態では、第４実施形態と重複する説明を省略する。
　図１１は、本発明の第５実施形態による多重回路の構成図である。
　選択部１２は、第４実施形態におけるＮＡＮＤ回路１４、出力アンプ１５－１～１５－３に代えて、出力アンプ３５を具備している。出力アンプ３５の入力は、高速識別回路１１－１に接続されている。
　出力アンプ３５は、高速識別回路１１－１からの出力信号を上記の最適出力信号として出力する。それ以外の動作については、第４実施形態と同じである。
　このように、本発明の第５実施形態による多重回路によれば、第４実施形態と同じ効果を達成し、第４実施形態に対して回路規模を削減できる。
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００８年９月３日に出願された特許出願番号２００８－２２６１９１号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (7)

  1. 　高速クロック信号を１／２分周して低速クロック信号を生成する分周回路と、
    　低速データ信号が並列入力され、前記低速クロック信号に同期して、前記低速データ信号の信号レベルを識別し、その結果を出力信号として出力する複数の低速識別回路と、
    　前記低速クロック信号に同期して、前記複数の低速識別回路からの出力信号を１つのデータ信号に多重化し、高速データ信号として出力するセレクタ回路と、
    　前記高速クロック信号から、異なる位相を表す複数のクロック信号を生成する多相クロック生成回路と、
    　それぞれ、前記複数のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力する複数の高速識別回路と、
    　前記複数の高速識別回路からの出力信号の信号レベルを比較し、その比較の結果に基づいて、前記複数のクロック信号の中から、前記高速データ信号に対して位相が最適なクロック信号を検知し、前記複数の高速識別回路のうちの、前記最適なクロック信号に同期する最適高速識別回路を選択し、前記最適高速識別回路からの出力信号を最適出力信号として出力する選択部と、
    を具備する多重回路。
  2. 　前記多相クロック生成回路は、前記高速クロック信号から、第１のクロック信号、前記第１のクロック信号に対して位相が遅い第２のクロック信号、前記第１のクロック信号に対して位相が速い第３のクロック信号を前記複数のクロック信号として生成し、
    　前記複数の高速識別回路である第１～第３の高速識別回路は、それぞれ、前記第１～第３のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力し、
    　前記選択部は、
    　前記第１、第２の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第１のＥＸＯＲ回路と、
    　前記第１、第３の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第２のＥＸＯＲ回路と、
    　前記第１、第２のＥＸＯＲ回路の出力に基づいて否定論理積を施し、その結果を出力するＮＡＮＤ回路と、
    　前記ＮＡＮＤ回路の出力に接続され、前記第１、第２のＥＸＯＲ回路の出力の信号レベルの各々がロウレベルである場合、前記第１の高速識別回路からの出力信号を前記最適出力信号として出力する第１の出力アンプと、
    　前記第２のＥＸＯＲ回路の出力に接続され、前記第１、第２のＥＸＯＲ回路の出力の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第２の高速識別回路からの出力信号を前記最適出力信号として出力する第２の出力アンプと、
    　前記第１のＥＸＯＲ回路の出力に接続され、前記第１、第２のＥＸＯＲ回路の出力の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第３の高速識別回路からの出力信号を前記最適出力信号として出力する第３の出力アンプと
    を具備する請求の範囲１に記載の多重回路。
  3. 　前記多相クロック生成回路は、前記第１、第２のＥＸＯＲ回路の出力に接続され、前記第１、第２のＥＸＯＲ回路の出力の信号レベルに応じて、前記第１～第３のクロック信号のうちの１つのクロック信号を前記第１のクロック信号として、前記高速クロック信号から前記第１～第３のクロック信号を生成する
    請求の範囲２に記載の多重回路。
  4. 　前記多相クロック生成回路は、前記高速クロック信号から、第１のクロック信号、前記第１のクロック信号に対して位相が遅い第２のクロック信号、前記第１のクロック信号に対して位相が速い第３のクロック信号を前記複数のクロック信号として生成し、
    　前記複数の高速識別回路である第１～第３の高速識別回路は、前記第１～第３のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力し、
    　前記選択部は、
    　前記第１、第２の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第１のＥＸＯＲ回路と、
    　前記第１、第３の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第２のＥＸＯＲ回路と、
    　前記第１の高速識別回路からの出力信号を前記最適出力信号として出力する出力アンプと
    を具備し、
    　前記多相クロック生成回路は、前記第１、第２のＥＸＯＲ回路の出力に接続され、前記第１、第２のＥＸＯＲ回路の出力の信号レベルに応じて、前記第１～第３のクロック信号のうちの１つのクロック信号を前記第１のクロック信号として、前記高速クロック信号から前記第１～第３のクロック信号を生成する
    請求の範囲１に記載の多重回路。
  5. 　前記多相クロック生成回路は、
    　前記第１、第２のＥＸＯＲ回路の出力の信号レベルの各々がロウレベルである場合、前記第１のクロック信号の位相を中心位相として、前記高速クロック信号から前記第１～第３のクロック信号を生成し、
    　前記第１、第２のＥＸＯＲ回路の出力の信号レベルがそれぞれハイレベル、ロウレベルである場合、前記第２のクロック信号を前記第１のクロック信号として、前記高速クロック信号から前記第１～第３のクロック信号を生成し、
    　前記第１、第２のＥＸＯＲ回路の出力の信号レベルがそれぞれロウレベル、ハイレベルである場合、前記第３のクロック信号を前記第１のクロック信号として、前記高速クロック信号から前記第１～第３のクロック信号を生成する
    請求の範囲３又は４に記載の多重回路。
  6. 　前記複数の低速識別回路、前記セレクタ回路と前記分周回路との間に設けられ、前記第１、第２のＥＸＯＲ回路の出力に接続された位相調整回路
    を更に具備し、
    　前記位相調整回路は、
    　前記第１のＥＸＯＲ回路の出力の信号レベルがハイレベルである場合、前記第１のクロック信号に対して前記高速データ信号が遅れているため、前記低速クロック信号の位相を設定値だけ進ませて、前記複数の低速識別回路、前記セレクタ回路に出力し、
    　前記第２のＥＸＯＲ回路の出力の信号レベルがハイレベルである場合、前記第１のクロック信号に対して前記高速データ信号が進んでいるため、前記低速クロック信号の位相を前記設定値だけ遅らせて、前記複数の低速識別回路、前記セレクタ回路に出力する
    請求の範囲２に記載の多重回路。
  7. 　前記多相クロック生成回路は、前記高速クロック信号から、第１のクロック信号、前記第１のクロック信号に対して位相が遅い第２のクロック信号、前記第１のクロック信号に対して位相が速い第３のクロック信号を前記複数のクロック信号として生成し、
    　前記複数の高速識別回路である第１～第３の高速識別回路は、それぞれ、前記第１～第３のクロック信号に同期して、前記高速データ信号の信号レベルを識別し、その結果を出力信号として出力し、
    　前記選択部は、
    　前記第１、第２の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第１のＥＸＯＲ回路と、
    　前記第１、第３の高速識別回路の出力に基づいて排他的論理和を施し、その結果を出力する第２のＥＸＯＲ回路と、
    　前記第１の高速識別回路からの出力信号を前記最適出力信号として出力する出力アンプと、
    　前記複数の低速識別回路、前記セレクタ回路と前記分周回路との間に設けられ、前記第１、第２のＥＸＯＲ回路の出力に接続された位相調整回路と
    を具備し、
    　前記位相調整回路は、
    　前記第１のＥＸＯＲ回路の出力の信号レベルがハイレベルである場合、前記第１のクロック信号に対して前記高速データ信号が遅れているため、前記低速クロック信号の位相を設定値だけ進ませて、前記複数の低速識別回路、前記セレクタ回路に出力し、
    　前記第２のＥＸＯＲ回路の出力の信号レベルがハイレベルである場合、前記第１のクロック信号に対して前記高速データ信号が進んでいるため、前記低速クロック信号の位相を前記設定値だけ遅らせて、前記複数の低速識別回路、前記セレクタ回路に出力する
    請求の範囲１に記載の多重回路。
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JP2000124870A (ja) * 1998-10-13 2000-04-28 Nec Eng Ltd ２：１多重回路

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