JP2000124870A - ２：１多重回路 - Google Patents

Abstract

(57)【要約】 【課題】 製造時の素子特性バラツキによりクロック側
の回路とデータ側の回路の遅延量に差が生じて安定動作
位相範囲から外れた場合でも調整を行うことができる
２：１多重回路を提供すること。 【解決手段】 安定動作位相範囲から外れた場合に調整
を行う手段として、入力クロック信号から位相をシフト
させた４本のクロック信号を生成し、４本のうちから出
力する１本のクロック信号の選択を直流電圧印加による
４本の選択端子４１〜４４の設定で行えるようにした位
相可変回路４を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多重回路に関し、特
に光端局多重化装置において用いられ、局内の低速デー
タ信号を並直列変換により多重化して、光伝送路に送出
する高速データ信号線１本に変換する機能を有する２：
１多重回路に関する。本発明は特に、モノリシックＩＣ
化された多重回路に適している。

【０００２】

【従来の技術】一般に、多重回路は多重化したデータ信
号を識別するフリップフロップに入力されるデータ信号
とクロック信号がクリティカルパスとなるため、位相最
適化の機能が必要となる。位相最適化にはいくつかの手
段が考えられるが、位相調整機能を含めモノリシックＩ
Ｃ化出来ること、特性劣化等の影響を与えずに調整出来
ることが要求される。

【０００３】図５を参照して、信号伝達経路上の信号遅
延の差を補償する機能を有する回路の一例を説明する。
この回路は、信号伝達経路上の信号遅延の差を補償する
遅延補償回路を回路内部に付加することにより、外部回
路なしに位相のズレを補償できるようにしたものであ
り、特開平２−２３７２１５号に開示されている。

【０００４】図５において、５１，５２はフリップフロ
ップ、５３〜５５はインバータ、５６，５７は出力駆動
素子、５８は等価遅延発生用素子、５９は自動配置配線
用終端処理素子である。

【０００５】次に、動作について説明する。トリガ信号
Ｔ１により同期をとってフリップフロップ５１，５２よ
り出力された信号は、一方はインバータ５３，５４を通
って出力駆動素子５６から出力され、他方はインバータ
５５を通って出力駆動素子５７から出力される。この場
合、後述の経路の方が通過する素子数が少ないが、付加
された等価遅延発生用素子５８がインバータ５５に対す
る負荷となり、インバータ５５での遅延時間が大きくな
る。このため、インバータ５５における遅延時間とイン
バータ５３，５４合計での遅延時間が等しくなり、位相
のズレを防ぐことができる。

【０００６】以上の動作の概要から判るように、上記の
回路は、ゲート段数の違いによって生じる位相差を補正
する手段である。そして、正論理と負論理等のインバー
タ１段分程度の遅延差を補正する手段としては有効であ
るが、位相差が大きく生じる回路、例えば信号経路の回
路段数または回路形式に違いが大きいようなクリティカ
ルパスの位相補償手段としては有効な手段ではない。

【０００７】上記の回路より優れた従来の２：１多重回
路で行われていた調整方法を、以下に従来例１、２とし
てそれぞれ図６、図７を参照して説明する。

【０００８】［従来例１］図６において、クロック入力
端子１より入力したクロック信号は、入力バッファ２、
バッファ５を介して分周回路６に入力され、分周回路６
で２分周される。分周後の２分周クロック信号は、出力
バッファ８を介してクロック出力端子９から出力され
る。分周後の２分周クロック信号はまた、バッファ７を
介してセレクタ回路１４のクロック入力端子Ｃに入力さ
れる。

【０００９】２本のデータ入力端子１０、１１には、ク
ロック出力端子９より出力された２分周クロック信号に
同期した低速データ信号２本が入力される。セレクタ回
路１４は、その入力端子Ｄ１、Ｄ２が入力バッファ１
２、１３を介してデータ入力端子１０、１１に接続さ
れ、２分周クロック信号により低速データ信号２本を並
直列変換して高速データ信号１本に多重する。フリップ
フロップ１５は、クロック信号がｎ段接続されたバッフ
ァ３１〜３ｎを介して入力され、高速データ信号を識別
再生する。識別再生された高速データ信号は、出力バッ
ファ１６を介して出力端子１７より出力される。

【００１０】図６に示すモノリシックＩＣ化された２：
１多重回路は、クロック入力端子１から入力されたクロ
ック信号が分周回路６で２分周され、その２分周クロッ
ク信号はクロック出力端子９より外部に出力される。外
部回路において２分周クロック信号にて同期された２本
の低速データ信号が入力端子１０，１１から入力され
る。低速データ信号２本はセレクタ回路１４で並直列変
換されて高速データ信号１本に多重化され、高速データ
信号は、フリップフロップ１５によって識別されて出力
端子１７より出力される。

【００１１】この動作において、フリップフロップ１５
に入力される高速データ信号とクロック信号の位相関係
は、入力バッファ２の出力を起点とするデータ側の遅延
パスとクロック側の遅延パスの遅延差によって決定され
る。この回路におけるデータ側の遅延パスは、バッファ
５、分周回路６、バッファ７およびセレクタ回路１４で
あり、これらの回路遅延値の合計がデータ側の遅延値と
なる。

【００１２】一般に、フリップフロップ１５の入力位相
は、データ信号のビットの中心にクロック信号の立ち上
がりとなる位相関係が最適となるため、クロック側の遅
延パスのバッファ３１〜３ｎの１個当たりの遅延値をｔ
ａとすれば、必要バッファ段数ｎは、以下により求ま
る。

【００１３】 ｎ×ｔａ＝データ側の遅延値＋半ビット分の遅延値 このようにして求まるｎを設計時に算出し、フリップフ
ロップ１５の入力位相が最適となるバッファ段数を遅延
パスに付加していた。

【００１４】［従来例２］図７において、クロック入力
端子１より入力したクロック信号は、入力バッファ２、
バッファ５を介して分周回路６に入力され、分周回路６
で２分周される。分周後の２分周クロック信号は、出力
バッファ８を介してクロック出力端子９から出力され
る。分周後の２分周クロック信号はまた、バッファ７を
介してセレクタ回路１４のクロック入力端子Ｃに入力さ
れる。

【００１５】２本のデータ入力端子１０、１１には、ク
ロック出力端子９より出力された２分周クロック信号に
同期した低速データ信号２本が入力される。セレクタ回
路１４は、その入力端子Ｄ１、Ｄ２が入力バッファ１
２、１３を介してデータ入力端子１０、１１に接続さ
れ、２分周クロック信号により低速データ信号２本を並
直列変換して高速データ信号１本に多重する。

【００１６】この回路では、図６のバッファ３１〜３ｎ
に代えて、クロック信号を出力バッファ１８を介してＩ
Ｃ外に出力する出力端子１９と、出力端子１９より外部
に外付けされた遅延素子２０を介してクロック信号を再
度ＩＣ内に入力する入力端子２１と、再度入力されたク
ロック信号をフリップフロップ１５のクロック入力端子
Ｃに入力する入力バッファ２２とを設けている。フリッ
プフロップ１５は、入力バッファ２２を介して再度入力
されたクロック信号にて高速データ信号を識別再生す
る。識別再生された高速データ信号は、出力端子１７よ
り出力される。

【００１７】図７においては、従来例１で説明したバッ
ファ３１〜３ｎの代わりにＩＣ外部にて遅延素子２０に
よる遅延調整を行う。その他の動作については、従来例
１と同様である。

【００１８】

【発明が解決しようとする課題】図５の回路は、ＩＣ化
後の位相調整が出来ないという問題がある。

【００１９】また、従来例１の回路は、データ信号の遅
延パスとクロック側の遅延パスの回路が異なるため、Ｉ
Ｃ製造時の素子特性バラツキによる感度が回路によって
違う場合にクロック側とデータ側で遅延量に差が生じ
る。その結果として、安定動作位相範囲から外れる可能
性があり、外れた場合に調整手段が無いという問題があ
る。素子特性バラツキの影響は、高周波になるほど影響
が大きくなるため、高周波動作では重要な課題となる。

【００２０】従来例２の回路は、Ｇｂ／ｓ帯の高周波動
作に適用する場合に、ＩＣ外にクロック信号を引き出す
ことによって生じる反射等による波形劣化が安定動作を
得られない原因となる。また、Ｇｂ／ｓ帯における位相
調整は、ｐｓ単位の調整となるため調整が困難であると
いう問題がある。

【００２１】そこで、本発明の課題は、製造時の素子特
性バラツキによりクロック側の回路とデータ側の回路の
遅延量に差が生じて安定動作位相範囲から外れた場合で
も調整を行うことができる２：１多重回路を提供するこ
とにある。

【００２２】

【課題を解決するための手段】本発明による２：１多重
回路は、クロック入力端子より入力したクロック信号を
２分周する分周回路と、分周後の２分周クロック信号を
出力するクロック出力端子と、前記クロック出力端子よ
り出力された２分周クロック信号に同期した低速データ
信号２本を入力する２本のデータ入力端子と、前記２分
周クロック信号により前記低速データ信号２本を並直列
変換し高速データ信号１本に多重するセレクタ回路と、
前記クロック信号を位相可変回路を介して入力し前記高
速データ信号を識別再生するフリップフロップと、識別
再生された高速データ信号を出力する出力端子とを含
み、前記位相可変回路は、入力クロック信号から位相を
シフトさせたｎ本のクロック信号を生成し、ｎ本のうち
から出力する１本のクロック信号の選択を直流電圧印加
によるｎ本の選択端子の設定で行えることを特徴とす
る。

【００２３】前記位相可変回路は、入力クロック信号か
ら位相をシフトさせた４本のクロック信号を生成し、４
本のうちから出力する１本のクロック信号の選択を直流
電圧印加による４本の選択端子の設定で行うものであ
る。

【００２４】上記の４本の選択端子の設定で行う場合、
前記位相可変回路は、前記入力クロック信号と該入力ク
ロック信号の位相を遅延回路により９０度遅延させたク
ロック信号とが入力され、第１の出力とこれを反転させ
た第１の反転出力とを出力するＥＸ−ＯＲ回路と、前記
第１の出力を２分周して第２の出力とこれを反転させた
第２の反転出力とを出力する第１の２分周回路と、前記
第１の反転出力を２分周して第３の出力とこれを反転さ
せた第３の反転出力とを出力する第２の２分周回路と、
前記第２の出力、前記第２の反転出力、前記第３の出
力、及び前記第３の反転出力と前記４本の選択端子を入
力とし、前記４本の選択端子の１本に直流電圧を印加す
ることにより、前記第２の出力、前記第２の反転出力、
前記第３の出力、及び前記第３の反転出力のいずれか１
つを選択する選択回路とで構成される。

【００２５】更に、前記位相可変回路を複数個並列接続
することにより、入力クロック信号から位相をシフトさ
せたｎ本のクロック信号を生成し、ｎ本のうちから１本
のクロック信号を選択して出力することができる。

【００２６】

【発明の実施の形態】図１〜図３を参照して、本発明の
実施の形態について説明する。図１において、この回路
は、従来例１、２の２：１多重回路におけるバッファ３
１〜３ｎの多段積み、あるいは外部で遅延素子２０の付
加により構成していたクロック信号の遅延回路に代わ
り、クロック信号の位相の設定をＩＣ外で行える位相可
変回路４を付加したことを特徴とする。ここでは、位相
可変回路４として、９０度ずつ位相シフトしたクロック
信号４本から選択する回路を例として説明する。

【００２７】図２において、位相可変回路４はＥＸ−Ｏ
Ｒ回路４０３の２入力のうち、一方の入力を遅延回路４
０２によりクロック信号周期の９０度分遅延させ、ＥＸ
−ＯＲ回路４０３の出力より２逓倍したクロック信号を
生成する。ＥＸ−ＯＲ回路４０３の出力ＱとＱバー（出
力Ｑの反転を意味する）の出力を２個の分周回路４０
４、４０５の各入力に接続し、各分周回路４０４、４０
５の出力Ｑと反転出力Ｑバーより９０度ずつ位相のシフ
トしたクロック信号を再生する。９０度ずつ位相のシフ
トした４本のクロック信号は、２入力ＮＯＲ回路４０６
〜４０９と４入力ＮＯＲ回路４１０からなる選択回路に
入力され、選択端子４１〜４４を通して入力される外部
からの選択情報にて４本のうちの１本を選択して出力す
る。

【００２８】この位相可変回路４をクロック信号の遅延
パスに挿入することにより、フリップフロップ１５にお
けるデータ信号とクロック信号の位相関係は４つの位相
から選択が可能となる。仮に、データ信号側の遅延パス
とクロック信号側の遅延パスに製造バラツキ等による遅
延差が生じ、フリップフロップ１５における位相が一致
し、正常な識別動作が出来ない状態になっても位相可変
回路４の設定を１８０度ずれたクロック信号に変えるこ
とにより、フリップフロップ１５のデータ信号とクロッ
ク信号の位相関係は位相余裕が最適となる関係を得るこ
とが出来る。

【００２９】また、位相可変回路４の位相選択は９０度
ずつ位相のずれたクロック信号４本を出力できる。さら
に微細な位相可変を行う場合には、位相可変回路４を２
個用い、１個の位相可変回路の入力にてクロック信号周
期の４５度分遅延させることにより、２個の位相可変回
路の出力８本からは、４５度ずつ位相がずれたクロック
信号が得られる。このように、ｎ個の位相可変回路を並
列に並べ、（９０度／ｎ）×１，（９０度／ｎ）×２，
（９０度／ｎ）×３，…（９０度／ｎ）×ｎで示される
遅延を各位相可変回路の入力に付加することによって９
０度／ｎずつ位相のずれたクロック信号が４ｎ本得られ
る。あとは選択回路にて４ｎ本のクロック信号の中から
１本のクロック信号を任意に選ぶことにより微細な位相
調整が可能となる。

【００３０】本回路では上記手段により、ＩＣ化後の位
相調整を実現できること、またクロック信号をＩＣ外に
引き出すことなく位相調整を可能としたため、高周波動
作時の特性に影響を与えないという利点を有する。

【００３１】以下に、動作について説明する。図１にお
いて、クロック入力端子１にクロック信号が入力される
と、入力バッファ２、バッファ５を介して、分周回路６
に入力される。分周回路６では２分周された２分周クロ
ック信号を出力する。２分周クロック信号は出力バッフ
ァ８を介して出力端子９から出力される。外部回路にお
いて出力された２分周クロックで同期をとられた２本の
低速データ信号がデータ入力端子１０，１１より入力さ
れる。入力された２本の低速データ信号はそれぞれ入力
バッファ１２，１３を介して、セレクタ回路１４の入力
端子Ｄ１，Ｄ２に入力される。

【００３２】一方、分周回路６の出力より２分周クロッ
ク信号がバッファ７を介してセレクタ回路１４のクロッ
ク入力端子Ｃに入力される。セレクタ回路１４では２分
周クロック信号がハイレベル時に入力端子Ｄ１に入力さ
れている低速データ信号が出力端子Ｑから出力され、２
分周クロック信号がローレベル時に入力端子Ｄ２に入力
されている低速データ信号が出力端子Ｑから出力される
動作を行う。これにより、２本の低速データ信号はデー
タの並直列変換がなされ、２倍のビットレートの高速デ
ータ信号となり、２：１の多重が行われたことになる。

【００３３】次に、セレクタ回路１４の出力の高速デー
タ信号はフリップフロップ１５のデータ入力端子Ｄに入
力される。この場合にフリップフロップ１５のデータ入
力端子Ｄ（図１中のＢ点）におけるデータ入力位相は入
力バッファ２の出力（図１中のＡ点）を起点にして、バ
ッファ５、分周回路６、バッファ７、セレクタ回路１４
の回路遅延値の合計値で決まる。一方、フリップフロッ
プ１５のクロック入力端子Ｃ（図１中のＣ点）における
クロック入力位相はＡ点を起点にして、バッファ３、位
相可変回路４の回路遅延値の合計値で決まる。

【００３４】フリップフロップ１５のデータとクロック
信号の入力位相関係がフリップフロップ１５のセットア
ップタイム・ホールドタイム以上の位相余裕を持ってい
れば安定に識別動作する。識別された高速データ信号は
出力バッファ１６を介して出力端子１７より出力され
る。

【００３５】上記動作において、フリップフロップ１５
のデータとクロック信号の入力位相が一致、あるいはセ
ットアップタイム・ホールドタイム以上の位相余裕が無
い場合にはフリップフロップ１５では安定な識別動作が
出来ず、出力の高速データ信号に誤りが生じる。その場
合に、本発明の回路では位相可変回路４の出力クロック
信号の位相を切り替えて、フリップフロップ１５の入力
位相関係が安定な識別動作となるように設定する。

【００３６】次に、クロック信号の位相を切り替える位
相可変回路４の動作について説明する。本形態の位相可
変回路４は、位相が９０度ずつ異なる位相のクロック信
号４本を生成し、その４本から最適位相のクロック信号
１本を選択し出力する構成である。まず、入力端子４０
１に入力されたクロック信号は遅延回路４０２に入力さ
れる。遅延回路４０２は図３に示す簡易な回路で実現で
き、クロック信号周期の１／４、すなわち９０度位相を
遅らせる。９０度位相の遅れたクロック信号と遅らせて
いないクロック信号をＥＸ−ＯＲ回路４０３の２入力に
入力する。

【００３７】図４に位相可変回路４における各部の信号
のタイミングチャートを示す。ＥＸ−ＯＲ回路４０３に
入力される信号が図４の波形（ａ）、波形（ｂ）とする
と、ＥＸ−ＯＲ回路４０３では排他的論理和の論理動作
がなされ、ＥＸ−ＯＲ回路４０３の出力Ｑと反転出力Ｑ
バーより波形（ｃ）、波形（ｄ）で示すように入力クロ
ック信号が２逓倍された周期の２逓倍クロック信号が出
力される。

【００３８】ＥＸ−ＯＲ回路４０３の出力Ｑより出力さ
れた２逓倍クロック信号は、分周回路４０４にて２分周
され、入力端子４０１に入力されたクロック信号と同一
周期のクロック信号に戻されて出力される。分周回路４
０４の出力Ｑと反転出力Ｑバーに出力されるクロック信
号は波形（ｅ）、波形（ｆ）に示す位相となる。

【００３９】同様に、ＥＸ−ＯＲ回路４０３の反転出力
Ｑバーより分周回路４０５に入力されて出力Ｑと反転出
力Ｑバーから出力されるクロック信号は波形（ｇ）、波
形（ｈ）に示す位相となる。分周回路４０５の出力Ｑの
クロック信号はＥＸ−ＯＲ回路４０３の反転出力Ｑバー
を入力しているため、分周回路４０４の出力Ｑは位相が
９０度遅れたクロック信号となり、分周回路４０５の反
転出力Ｑバーは分周回路４０４の出力Ｑから位相が２７
０度遅れたクロック信号が出力される。

【００４０】よって、分周回路４０４、４０５の出力
Ｑ、反転出力Ｑバーにはそれぞれ位相が９０度ずつずれ
た４本のクロック信号が出力され、このクロック信号の
周期は入力端子４０１に入力されたクロック信号と同一
周期となる。分周回路４０４，４０５の出力Ｑ、反転出
力Ｑバーは２入力ＮＯＲ回路４０６〜４０９の一方の入
力端子にそれぞれ接続され、残りの入力端子は選択端子
４１〜４４に接続される。２入力ＮＯＲ回路４０６〜４
０９の出力は４入力ＮＯＲ回路４１０の４入力にそれぞ
れ接続される。４入力ＮＯＲ回路４１０の出力は位相可
変回路４の出力端子４１１に接続される。

【００４１】この２入力ＮＯＲ回路４０６〜４０９と４
入力ＮＯＲ回路４１０は選択回路を構成しており、選択
回路は選択端子４１〜４４にローレベルを入力した端子
（残りの端子はハイレベル入力）とペアで２入力ＮＯＲ
回路に入力されているクロック信号が選択され、出力端
子４１１から波形（ｉ）が出力される動作を行う。

【００４２】以上の位相可変回路４の動作説明からわか
るように、位相可変回路４は選択端子４１〜４４のうち
の１端子にローレベルのＤＣ電圧を印加することによ
り、９０度ずつ位相のずれたクロック信号４本のうちか
ら１本を選択し、フリップフロップ１５へ出力する。よ
って、フリップフロップ１５におけるデータ信号とクロ
ック信号の入力位相が一致して、フリップフロップ１５
の出力に誤りが生じている場合には位相可変回路４の出
力が１８０度位相が変わるように選択端子４１〜４４の
ＤＣ値をＩＣ外部より設定することにより、フリップフ
ロップ１５のデータ信号とクロック信号の入力位相関係
は安定位相となり、誤りのない安定な識別動作が可能と
なる。また、誤りを生じるまでに至っていなくても、よ
り位相余裕を確保するための調整手段として９０度位相
シフトの選択も可能としている。

【００４３】

【発明の効果】以上説明したように、本発明による２：
１多重回路は、内部の回路遅延で決まるクリティカルパ
スに９０度ステップでクロック信号の位相を切り替える
位相可変回路を付加したことにより、ＩＣ製造時の素子
特性バラツキによりクロック側の回路とデータ側の回路
の遅延量に差が生じて安定動作位相範囲から外れた場合
でも調整を行うことが可能である。また、クロック信号
をＩＣ外に引き出すことなく位相調整が行えるため、Ｇ
ｂ／ｓ帯などの高周波動作のＩＣにも適用が可能とな
る。

【図面の簡単な説明】

【図１】本発明による２：１多重回路の実施の形態を示
した図である。

【図２】図１に示された位相可変回路の一例を示した図
である。

【図３】図２に示された遅延回路の一例を示した図であ
る。

【図４】図２の位相可変回路における各部の信号のタイ
ミングチャート図である。

【図５】従来の回路の一例を示した図である。

【図６】２：１多重回路の従来例を示したブロック図で
ある。

【図７】２：１多重回路の他の従来例を示したブロック
図である。

【符号の説明】

１ クロック入力端子 ２、１２、１３ 入力バッファ ３、５、７、 バッファ ４ 位相可変回路 ６ 分周回路 ８、１６ 出力バッファ ９ クロック出力端子 １０、１１ データ入力端子 １４ セレクタ回路 １５ フリップフロップ １７ 出力端子 ４１〜４４ 選択端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 クロック入力端子より入力したクロック
   信号を２分周する分周回路と、 分周後の２分周クロック信号を出力するクロック出力端
   子と、 前記クロック出力端子より出力された２分周クロック信
   号に同期した低速データ信号２本を入力する２本のデー
   タ入力端子と、 前記２分周クロック信号により前記低速データ信号２本
   を並直列変換し高速データ信号１本に多重するセレクタ
   回路と、 前記クロック信号を位相可変回路を介して入力し前記高
   速データ信号を識別再生するフリップフロップと、 識別再生された高速データ信号を出力する出力端子とを
   含み、 前記位相可変回路は、入力クロック信号から位相をシフ
   トさせたｎ本のクロック信号を生成し、ｎ本のうちから
   出力する１本のクロック信号の選択を直流電圧印加によ
   るｎ本の選択端子の設定で行えることを特徴とする２：
   １多重回路。
2. 【請求項２】 請求項１記載の２：１多重回路におい
   て、前記位相可変回路は、入力クロック信号から位相を
   シフトさせた４本のクロック信号を生成し、４本のうち
   から出力する１本のクロック信号の選択を直流電圧印加
   による４本の選択端子の設定で行うものであることを特
   徴とする２：１多重回路。
3. 【請求項３】 請求項２記載の２：１多重回路におい
   て、前記位相可変回路は、 前記入力クロック信号と該入力クロック信号の位相を遅
   延回路により９０度遅延させたクロック信号とが入力さ
   れ、第１の出力とこれを反転させた第１の反転出力とを
   出力するＥＸ−ＯＲ回路と、 前記第１の出力を２分周して第２の出力とこれを反転さ
   せた第２の反転出力とを出力する第１の２分周回路と、 前記第１の反転出力を２分周して第３の出力とこれを反
   転させた第３の反転出力とを出力する第２の２分周回路
   と、 前記第２の出力、前記第２の反転出力、前記第３の出
   力、及び前記第３の反転出力と前記４本の選択端子を入
   力とし、前記４本の選択端子の１本に直流電圧を印加す
   ることにより、前記第２の出力、前記第２の反転出力、
   前記第３の出力、及び前記第３の反転出力のいずれか１
   つを選択する選択回路とを含むことを特徴とする２：１
   多重回路。
4. 【請求項４】 請求項３記載の２：１多重回路におい
   て、前記位相可変回路を複数個並列接続することによ
   り、入力クロック信号から位相をシフトさせたｎ本のク
   ロック信号を生成し、ｎ本のうちから１本のクロック信
   号を選択して出力することを特徴とする２：１多重回
   路。