JP2001345792A - 位相制御回路 - Google Patents
位相制御回路Info
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- JP2001345792A JP2001345792A JP2000166255A JP2000166255A JP2001345792A JP 2001345792 A JP2001345792 A JP 2001345792A JP 2000166255 A JP2000166255 A JP 2000166255A JP 2000166255 A JP2000166255 A JP 2000166255A JP 2001345792 A JP2001345792 A JP 2001345792A
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- JP
- Japan
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- clock signal
- phase
- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ディジタルオーディオシステムにおいて、入
力信号のジッターノイズを低減する位相制御回路を提供
する。 【解決手段】 本発明の位相制御回路は、主に、入力さ
れる基準クロック信号と分周器４の出力クロック信号と
の位相を比較する位相比較器１と、位相比較器１の出力
電圧を平滑化するＬＰＦ２と、ＬＰＦ２から出力される
電圧信号に応じた周波数を発振出力するＶＣＯ３と、Ｖ
ＣＯ３から出力されるマスタークロック信号を所定の分
周比を実行して出力する分周器４と、入力される各信号
を格納するデータ格納部５から構成され、分周器４から
出力する低ジッター化されたクロック信号をデータ出力
用信号（同期信号）としてデータ格納部５に供給し、デ
ータ格納部５に格納された信号を同期信号と同期させて
出力する。
力信号のジッターノイズを低減する位相制御回路を提供
する。 【解決手段】 本発明の位相制御回路は、主に、入力さ
れる基準クロック信号と分周器４の出力クロック信号と
の位相を比較する位相比較器１と、位相比較器１の出力
電圧を平滑化するＬＰＦ２と、ＬＰＦ２から出力される
電圧信号に応じた周波数を発振出力するＶＣＯ３と、Ｖ
ＣＯ３から出力されるマスタークロック信号を所定の分
周比を実行して出力する分周器４と、入力される各信号
を格納するデータ格納部５から構成され、分周器４から
出力する低ジッター化されたクロック信号をデータ出力
用信号（同期信号）としてデータ格納部５に供給し、デ
ータ格納部５に格納された信号を同期信号と同期させて
出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部クロック信号
の位相をある基準クロック信号の位相に一致させ、安定
した位相のクロック信号を出力する位相制御回路（ＰＬ
Ｌ回路）に関する。
の位相をある基準クロック信号の位相に一致させ、安定
した位相のクロック信号を出力する位相制御回路（ＰＬ
Ｌ回路）に関する。
【０００２】
【従来の技術】データ伝送においては、受信側から送ら
れてくるジッターノイズ（時間軸方向の揺れ）を持った
伝送波形より、誤りなく情報を取り出さなければならな
い。直列データ伝送では、データがビット単位に直列に
送られる。従って、伝送信号からデータを取り出すに
は、ビットの区切りを見出すこと、すなわちビット同期
が必要である。
れてくるジッターノイズ（時間軸方向の揺れ）を持った
伝送波形より、誤りなく情報を取り出さなければならな
い。直列データ伝送では、データがビット単位に直列に
送られる。従って、伝送信号からデータを取り出すに
は、ビットの区切りを見出すこと、すなわちビット同期
が必要である。
【０００３】この同期の技術は、データ伝送にとって非
常に重要であり、同期の能力を高めることがデータ伝送
の品質を向上させる大きな要因となる。これに役立つの
がＰＬＬ回路で、位相に関する自動制御である。ＰＬＬ
回路の目的は、内部のマスタークロック信号（ＭＣＬＫ
信号）の位相を受信した基準信号の位相に一致させると
ともに、ジッターノイズを低減して安定した位相を持つ
マスタークロック信号を出力することである。
常に重要であり、同期の能力を高めることがデータ伝送
の品質を向上させる大きな要因となる。これに役立つの
がＰＬＬ回路で、位相に関する自動制御である。ＰＬＬ
回路の目的は、内部のマスタークロック信号（ＭＣＬＫ
信号）の位相を受信した基準信号の位相に一致させると
ともに、ジッターノイズを低減して安定した位相を持つ
マスタークロック信号を出力することである。
【０００４】よって、ＰＬＬ回路では、受信した基準信
号の立ち上がり時期に対する内部のクロック信号の立ち
上がり時期の遅れまたは進みを位相比較器によって検出
し、遅れている場合には内部のクロック信号を進め、進
んでいる場合には内部のクロック信号を遅らせるように
制御が行われる。ただし、ジッターノイズ等による基準
信号の位相の一時的変動に速やかにクロック信号を追従
させると、安定した位相を持つマスタークロック信号を
得ることができなくなる。従って、従来のＰＬＬはその
構成要素にフィルターを付加し、位相の一時的変動を吸
収し、安定した位相のマスタークロック信号を得るよう
にしている。
号の立ち上がり時期に対する内部のクロック信号の立ち
上がり時期の遅れまたは進みを位相比較器によって検出
し、遅れている場合には内部のクロック信号を進め、進
んでいる場合には内部のクロック信号を遅らせるように
制御が行われる。ただし、ジッターノイズ等による基準
信号の位相の一時的変動に速やかにクロック信号を追従
させると、安定した位相を持つマスタークロック信号を
得ることができなくなる。従って、従来のＰＬＬはその
構成要素にフィルターを付加し、位相の一時的変動を吸
収し、安定した位相のマスタークロック信号を得るよう
にしている。
【０００５】例えば、図２はＣＤ等のディジタルオーデ
ィオシステムにおけるＰＬＬ回路の構成を示した図であ
り、ディジタルオーディオ信号としてデータ信号、シス
テムクロック信号、ＬＲクロック信号（以後、ＤＡＴＡ
信号、ＳＣＬＫ信号、ＬＲＣＫ信号と称す）を入力クロ
ック信号とする。また、図２において、１１は位相比較
器、１２はローパスフィルター（以後、ＬＰＦと称
す）、１３は電圧制御発振器（以後、ＶＣＯと称す）、
１４は分周器である。
ィオシステムにおけるＰＬＬ回路の構成を示した図であ
り、ディジタルオーディオ信号としてデータ信号、シス
テムクロック信号、ＬＲクロック信号（以後、ＤＡＴＡ
信号、ＳＣＬＫ信号、ＬＲＣＫ信号と称す）を入力クロ
ック信号とする。また、図２において、１１は位相比較
器、１２はローパスフィルター（以後、ＬＰＦと称
す）、１３は電圧制御発振器（以後、ＶＣＯと称す）、
１４は分周器である。
【０００６】図２に示すＰＬＬ回路において、位相比較
器１１は、一般にサンプリング周波数（例えば、４４．
１ｋＨｚ）であるＬＲＣＫ信号を基準クロック信号と
し、この基準クロック信号の位相と分周器１４（後述）
の出力クロック信号の位相を比較し、位相差に応じた電
圧信号をＬＰＦ１２へ出力する。ＬＰＦ１２は、位相比
較器１１の出力電圧を平滑化した電圧信号に変換し、Ｖ
ＣＯ１３は、ＬＰＦ１２から出力された電圧信号により
制御され、所定の周波数信号（例えば、サンプリング周
波数の３８４倍である１６．９３４４ＭＨｚのマスター
クロック信号；ＭＣＬＫ信号）を安定して発振するよう
に動作し、このＭＣＬＫ信号がＤ／Ａ変換器等の後段回
路の動作用クロック信号として利用される。
器１１は、一般にサンプリング周波数（例えば、４４．
１ｋＨｚ）であるＬＲＣＫ信号を基準クロック信号と
し、この基準クロック信号の位相と分周器１４（後述）
の出力クロック信号の位相を比較し、位相差に応じた電
圧信号をＬＰＦ１２へ出力する。ＬＰＦ１２は、位相比
較器１１の出力電圧を平滑化した電圧信号に変換し、Ｖ
ＣＯ１３は、ＬＰＦ１２から出力された電圧信号により
制御され、所定の周波数信号（例えば、サンプリング周
波数の３８４倍である１６．９３４４ＭＨｚのマスター
クロック信号；ＭＣＬＫ信号）を安定して発振するよう
に動作し、このＭＣＬＫ信号がＤ／Ａ変換器等の後段回
路の動作用クロック信号として利用される。
【０００７】ＶＣＯ１３は、ＬＰＦ１２から出力される
電圧信号に応じてその発振周波数を変化させる電圧制御
型の発振器であり、ＶＣＯ１３の出力クロック信号の周
波数が分周器１４により１／Ｎ（例えば、１／３８４）
とされ、再び位相比較器１１において基準クロック信号
と位相比較される。これらの操作を繰り返すことによ
り、基準クロック信号と分周器１４の出力クロック信号
との位相差がなくなり、かつ同期がとれた状態となり、
ジッターノイズを低減したＭＣＬＫ信号を生成すること
ができるのである。
電圧信号に応じてその発振周波数を変化させる電圧制御
型の発振器であり、ＶＣＯ１３の出力クロック信号の周
波数が分周器１４により１／Ｎ（例えば、１／３８４）
とされ、再び位相比較器１１において基準クロック信号
と位相比較される。これらの操作を繰り返すことによ
り、基準クロック信号と分周器１４の出力クロック信号
との位相差がなくなり、かつ同期がとれた状態となり、
ジッターノイズを低減したＭＣＬＫ信号を生成すること
ができるのである。
【０００８】
【発明が解決しようとする課題】ところで、かかるディ
ジタルオーディオシステムにおけるＰＬＬ回路では、主
に、ＭＣＬＫ信号のような高い周波数のクロック信号に
対してのみＰＬＬ回路を適用し、ＤＡＴＡ信号やＳＣＬ
Ｋ信号、ＬＲＣＫ信号については何の処理もせず、直接
Ｄ／Ａ変換器等の後段回路へ入力することが多かった。
また、ジッターノイズを低減したＭＣＬＫ信号を分周器
によって所定の分周比を実行し、ジッターノイズを低減
したＳＣＬＫ信号やＬＲＣＫ信号を生成することがあっ
ても、ＤＡＴＡ信号については非周期的な信号であるの
で、このＭＣＬＫ信号を利用することができなかった。
つまり、ＤＡＴＡ信号を伝送過程で生じたジッターノイ
ズを含んだまま、Ｄ／Ａ変換器等の後段回路に入力する
ことになり、オーディオシステムの音質を劣化させてい
た。
ジタルオーディオシステムにおけるＰＬＬ回路では、主
に、ＭＣＬＫ信号のような高い周波数のクロック信号に
対してのみＰＬＬ回路を適用し、ＤＡＴＡ信号やＳＣＬ
Ｋ信号、ＬＲＣＫ信号については何の処理もせず、直接
Ｄ／Ａ変換器等の後段回路へ入力することが多かった。
また、ジッターノイズを低減したＭＣＬＫ信号を分周器
によって所定の分周比を実行し、ジッターノイズを低減
したＳＣＬＫ信号やＬＲＣＫ信号を生成することがあっ
ても、ＤＡＴＡ信号については非周期的な信号であるの
で、このＭＣＬＫ信号を利用することができなかった。
つまり、ＤＡＴＡ信号を伝送過程で生じたジッターノイ
ズを含んだまま、Ｄ／Ａ変換器等の後段回路に入力する
ことになり、オーディオシステムの音質を劣化させてい
た。
【０００９】以上から本発明の目的は、ディジタルオー
ディオシステムの全ての入力信号について、ジッターノ
イズを低減することができるＰＬＬ回路を提供すること
にある。
ディオシステムの全ての入力信号について、ジッターノ
イズを低減することができるＰＬＬ回路を提供すること
にある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、内部クロック信号の位相を外部から入力さ
れる基準クロック信号の位相に一致させる制御を行う位
相制御手段を備えた位相制御回路において、制御電圧に
従って出力発振周波数を可変する電圧制御発振器と、該
電圧制御発振器の出力信号から得られるマスタークロッ
ク信号を少なくとも二つ以上の分周比を実行して出力す
る分周器と、該分周器の出力クロック信号と前記基準ク
ロック信号との位相差を検出する位相比較器と、該位相
比較器で検出された位相差に応じた電圧をフィルタリン
グ処理し制御電圧として前記電圧制御発振器に出力する
フィルターと、外部から入力されるデータ信号を格納
し、該データ信号を前記分周器の出力クロック信号に基
づいて出力するデータ格納手段とを備えることを特徴と
している。
に本発明は、内部クロック信号の位相を外部から入力さ
れる基準クロック信号の位相に一致させる制御を行う位
相制御手段を備えた位相制御回路において、制御電圧に
従って出力発振周波数を可変する電圧制御発振器と、該
電圧制御発振器の出力信号から得られるマスタークロッ
ク信号を少なくとも二つ以上の分周比を実行して出力す
る分周器と、該分周器の出力クロック信号と前記基準ク
ロック信号との位相差を検出する位相比較器と、該位相
比較器で検出された位相差に応じた電圧をフィルタリン
グ処理し制御電圧として前記電圧制御発振器に出力する
フィルターと、外部から入力されるデータ信号を格納
し、該データ信号を前記分周器の出力クロック信号に基
づいて出力するデータ格納手段とを備えることを特徴と
している。
【００１１】すなわち、ディジタルオーディオシステム
において、ジッターノイズを低減したＭＣＬＫ信号を利
用できないＤＡＴＡ信号については、一旦データ格納部
に格納し、ＰＬＬ回路で低ジッター化されたクロック信
号（ＳＣＬＫ信号、ＬＲＣＫ信号）をデータ出力用信号
（ＤＡＴＡ信号の同期信号）としてデータ格納部に供給
する。そして、データ格納部で格納しておいたＤＡＴＡ
信号を、低ジッター化されたクロック信号（ＳＣＬＫ信
号、ＬＲＣＫ信号）と同期させて出力することにより、
ジッターノイズを低減したＤＡＴＡ信号を生成するので
ある。
において、ジッターノイズを低減したＭＣＬＫ信号を利
用できないＤＡＴＡ信号については、一旦データ格納部
に格納し、ＰＬＬ回路で低ジッター化されたクロック信
号（ＳＣＬＫ信号、ＬＲＣＫ信号）をデータ出力用信号
（ＤＡＴＡ信号の同期信号）としてデータ格納部に供給
する。そして、データ格納部で格納しておいたＤＡＴＡ
信号を、低ジッター化されたクロック信号（ＳＣＬＫ信
号、ＬＲＣＫ信号）と同期させて出力することにより、
ジッターノイズを低減したＤＡＴＡ信号を生成するので
ある。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明のディジ
タルオーディオシステムにおけるＰＬＬ回路の構成を示
す図であり、前述と同様に、ディジタルオーディオ信号
としてデータ信号、システムクロック信号、ＬＲクロッ
ク信号（以後、ＤＡＴＡ信号、ＳＣＬＫ信号、ＬＲＣＫ
信号と称す）を本ＰＬＬ回路に入力されるクロック信号
とする。また、図１において、１は位相比較器、２はロ
ーパスフィルター（以後、ＬＰＦと称す）、３は電圧制
御発振器（以後、ＶＣＯと称す）、４は分周器、５はデ
ータ格納部である。
て図面を参照しながら説明する。図１は本発明のディジ
タルオーディオシステムにおけるＰＬＬ回路の構成を示
す図であり、前述と同様に、ディジタルオーディオ信号
としてデータ信号、システムクロック信号、ＬＲクロッ
ク信号（以後、ＤＡＴＡ信号、ＳＣＬＫ信号、ＬＲＣＫ
信号と称す）を本ＰＬＬ回路に入力されるクロック信号
とする。また、図１において、１は位相比較器、２はロ
ーパスフィルター（以後、ＬＰＦと称す）、３は電圧制
御発振器（以後、ＶＣＯと称す）、４は分周器、５はデ
ータ格納部である。
【００１３】図１に示すＰＬＬ回路において、位相比較
器１は、サンプリング周波数（例えば、４４．１ｋＨ
ｚ）であるＬＲＣＫ信号を基準クロック信号とし、この
基準クロック信号の位相と分周器４（後述）の出力クロ
ック信号の位相を比較し、位相差に応じた電圧信号をＬ
ＰＦ２へ出力する。ＬＰＦ２は、位相比較器１の出力電
圧信号を平滑化した電圧信号に変換し、ＶＣＯ３は、Ｌ
ＰＦ２から出力された電圧信号により制御され、所定の
周波数信号（例えば、サンプリング周波数の３８４倍で
ある１６．９３４４ＭＨｚのマスタークロック信号；Ｍ
ＣＬＫ信号）を安定して発振するように動作し、このＭ
ＣＬＫ信号がＤ／Ａ変換器等の後段回路の動作用クロッ
ク信号として利用される。
器１は、サンプリング周波数（例えば、４４．１ｋＨ
ｚ）であるＬＲＣＫ信号を基準クロック信号とし、この
基準クロック信号の位相と分周器４（後述）の出力クロ
ック信号の位相を比較し、位相差に応じた電圧信号をＬ
ＰＦ２へ出力する。ＬＰＦ２は、位相比較器１の出力電
圧信号を平滑化した電圧信号に変換し、ＶＣＯ３は、Ｌ
ＰＦ２から出力された電圧信号により制御され、所定の
周波数信号（例えば、サンプリング周波数の３８４倍で
ある１６．９３４４ＭＨｚのマスタークロック信号；Ｍ
ＣＬＫ信号）を安定して発振するように動作し、このＭ
ＣＬＫ信号がＤ／Ａ変換器等の後段回路の動作用クロッ
ク信号として利用される。
【００１４】分周器４は、ＶＣＯ３より出力されるＭＣ
ＬＫ信号を各クロック信号（ＳＣＬＫ信号、ＬＲＣＫ信
号）に応じた分周比（例えば、ＬＲＣＫ信号に対してな
らば１／３８４）を実行して位相比較器１およびデータ
格納部５へ供給する。位相比較器１に入力されたクロッ
ク信号は、再び基準クロック信号と位相比較される。つ
まり、これらの操作を繰り返すことにより、基準クロッ
ク信号と分周器４の出力クロック信号との位相差がなく
なり、かつ同期がとれた状態となって、ジッターノイズ
を低減したＭＣＬＫ信号、ＳＣＬＫ’信号、ＬＲＣＫ’
信号を生成することができるのである。
ＬＫ信号を各クロック信号（ＳＣＬＫ信号、ＬＲＣＫ信
号）に応じた分周比（例えば、ＬＲＣＫ信号に対してな
らば１／３８４）を実行して位相比較器１およびデータ
格納部５へ供給する。位相比較器１に入力されたクロッ
ク信号は、再び基準クロック信号と位相比較される。つ
まり、これらの操作を繰り返すことにより、基準クロッ
ク信号と分周器４の出力クロック信号との位相差がなく
なり、かつ同期がとれた状態となって、ジッターノイズ
を低減したＭＣＬＫ信号、ＳＣＬＫ’信号、ＬＲＣＫ’
信号を生成することができるのである。
【００１５】データ格納部５は、入力クロック信号であ
るＤＡＴＡ信号、ＳＣＬＫ信号、ＬＲＣＫ信号を格納す
る。そして、格納したＤＡＴＡ信号を分周器４から出力
する低ジッター化されたＳＣＬＫ’信号またはＬＲＣ
Ｋ’信号と同期させて出力することにより、ジッターノ
イズを低減したＤＡＴＡ’信号を出力する。このよう
に、ＤＡＴＡ信号を一時データ格納部５に格納し、ＰＬ
Ｌ回路によって低ジッター化されたＳＣＬＫ’信号、Ｌ
ＲＣＫ’信号をデータ出力用信号としてデータ格納部５
に供給することにより、ジッターノイズを低減したＤＡ
ＴＡ’信号を得ることができる。
るＤＡＴＡ信号、ＳＣＬＫ信号、ＬＲＣＫ信号を格納す
る。そして、格納したＤＡＴＡ信号を分周器４から出力
する低ジッター化されたＳＣＬＫ’信号またはＬＲＣ
Ｋ’信号と同期させて出力することにより、ジッターノ
イズを低減したＤＡＴＡ’信号を出力する。このよう
に、ＤＡＴＡ信号を一時データ格納部５に格納し、ＰＬ
Ｌ回路によって低ジッター化されたＳＣＬＫ’信号、Ｌ
ＲＣＫ’信号をデータ出力用信号としてデータ格納部５
に供給することにより、ジッターノイズを低減したＤＡ
ＴＡ’信号を得ることができる。
【００１６】以上、本発明を実施例により説明したが、
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。
【００１７】
【発明の効果】以上本発明によれば、ディジタルオーデ
ィオシステムで使用する入力信号全てについてジッター
ノイズを低減するようにしたから、伝送過程で生じるジ
ッターノイズの影響を最小限にすることができ、オーデ
ィオシステムの音質を向上することができる。
ィオシステムで使用する入力信号全てについてジッター
ノイズを低減するようにしたから、伝送過程で生じるジ
ッターノイズの影響を最小限にすることができ、オーデ
ィオシステムの音質を向上することができる。
【図１】本発明のディジタルオーディオシステムにおけ
るＰＬＬ回路の構成を示す図である。
るＰＬＬ回路の構成を示す図である。
【図２】従来のディジタルオーディオシステムにおける
ＰＬＬ回路の構成を示す図である。
ＰＬＬ回路の構成を示す図である。
１・・位相比較器 ２・・ローパスフィルター（ＬＰＦ） ３・・電圧制御発振器（ＶＣＯ） ４・・分周器 ５・・データ格納部
Claims (1)
- 【請求項１】 内部クロック信号の位相を外部から入力
される基準クロック信号の位相に一致させる制御を行う
位相制御手段を備えた位相制御回路において、 制御電圧に従って出力発振周波数を可変する電圧制御発
振器と、 該電圧制御発振器の出力信号から得られるマスタークロ
ック信号を少なくとも二つ以上の分周比を実行して出力
する分周器と、 該分周器の出力クロック信号と前記基準クロック信号と
の位相差を検出する位相比較器と、 該位相比較器で検出された位相差に応じた電圧をフィル
タリング処理し制御電圧として前記電圧制御発振器に出
力するフィルターと、 外部から入力されるデータ信号を格納し、該データ信号
を前記分周器の出力クロック信号に基づいて出力するデ
ータ格納手段とを備えることを特徴とする位相制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166255A JP2001345792A (ja) | 2000-06-02 | 2000-06-02 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166255A JP2001345792A (ja) | 2000-06-02 | 2000-06-02 | 位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345792A true JP2001345792A (ja) | 2001-12-14 |
Family
ID=18669602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166255A Pending JP2001345792A (ja) | 2000-06-02 | 2000-06-02 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001345792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148377A (ja) * | 2005-10-20 | 2007-06-14 | Matsushita Electric Ind Co Ltd | 楽音出力装置及び楽音出力用集積回路 |
| JP2014049973A (ja) * | 2012-08-31 | 2014-03-17 | Rohm Co Ltd | シリアルデータの受信回路および受信方法、オーディオ信号処理回路、電子機器、オーディオシステム |
-
2000
- 2000-06-02 JP JP2000166255A patent/JP2001345792A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148377A (ja) * | 2005-10-20 | 2007-06-14 | Matsushita Electric Ind Co Ltd | 楽音出力装置及び楽音出力用集積回路 |
| JP2014049973A (ja) * | 2012-08-31 | 2014-03-17 | Rohm Co Ltd | シリアルデータの受信回路および受信方法、オーディオ信号処理回路、電子機器、オーディオシステム |
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