JPS6354019A - Ａ／ｄ・ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ａ／Ｄ　−Ｄ／Ａ変換装置に関するもので
、例えば補間型Δ−Σ方式を用いたＡ／Ｄ・Ｄ／Ａ変換
装置に利用して有効な技術に関するものである。

〔従来の技術〕

モデム（ＭＯＤＥＭ）やコーデック（ＣＯＤＥＣ）等に
利用される補間（オーバーサンプリング）型Δ−Σ方式
のＡ／Ｄ　−Ｄ／Ａ変換装置では、入力アナログ信号を
サンプリングクロック信号の整数倍の周波数とされるオ
ーバーサンプリングクロック信号によりサンプリングし
ディジタル信号に変換した後、所定の重み付けによる抽
出処理を行って、ビット数を拡大した出力ディジタル信
号を得る。また、サンプリングクロック信号に同期した
入力ディジタル信号のビット数を誤差積分回路等によっ
て圧縮してオーバーサンプリングクロック信号に同期し
たディジタル信号を形成し、このディジタル信号を出力
アナログ信号に変換する。

これにより、回路の簡素化を図った高性能のＡ／Ｄ　−
Ｄ／Ａ変換回路を実現している。このような禎間型Δ−
Σ方式のＡ／Ｄ　−Ｄ／Ａ変換装置に関しては、例えば
、昭和５９年３月、電気通信学会誌、全国大会講演予稿
集（通信部門）Ｎｎ５０６等に記載されている。

〔発明が解決しようとする問題点〕

第２図には、このような補間型Δ−Σ方式を用いた従来
のＡ／Ｄ変換装置ＡＤＥの一例のブロック図が示されて
いる。入力アナログ信号ＡｉｎはＡ／Ｄ変換装置ＡＤＥ
のＡ／Ｄ変換回路に入力され、オーバーサンプリングク
ロック信号φＯｆに従ってサンプリングされる。このオ
ーバーサンプリングクロック信号φｏｆは、装置内の水
晶発振回路から供給され、例えば１．２２８８　Ｍ　Ｈ
ｚのような固定した周波数とされる。Ａ／Ｄ変換回路Ａ
／Ｄは、このオーバーサンプリングクロック信号φＯｆ
に従って入力アナログ信号Ａｉｎをサンプリングし、例
えば８ビフトのディジタル信号ｄｏ−ｄ７に変換する。

オーバーサンプリングクロック信号φＯｆの各サイクル
ごとに形成されるディジタル信号ｄ。

〜ｄ７は、デシメータ回路ＤＥＣによって所定の重み付
けが施された後、サンプリングクロック信号φＳに従っ
た抽出（間引き）処理が行われる。

サンプリングクロック信号φＳは、例えば９．６ＫＨ２
の固定した周波数とされる。デシメータ回路ＤＥＣは、
このサンプリングクロック信号φＳの１サイクル内に対
応する１２８組のディジタル信号ｄｏ−ｄ７をもとに、
例えば１６ビツトの出力ディジタル信号ＤＯ−Ｄ１５を
形成する。

上記サンプリングクロック信号φＳとオーバーサンプリ
ングクロック信号φＯｆはいずれも固定的な周波数とさ
れているため、上記ディジタル信号ｄＯ−ｄ７の１２８
組分を常に出力ディジタル信号ＤＯ〜Ｄ１５の１組分に
対応させることができ、デシメータ回路ＤＥＣの抽出処
理もこれらを前提とした演算方法に従って構成されるハ
ードウェアによって行われる。

しかしながら、第２図に示すように、Ａ／Ｄ変換装置Ａ
ＤＥの出力ディジタル信号ＤＯ〜Ｄ１５をディジタル信
号処理装置ＤＳＰに入力し、これによって変復調等の信
号処理を行う場合、ディジタル信号処理装置ＤＳＰはそ
の入力信号成分からサンプリングクロック信号φＳを抽
出する。また、処理の途中においてサンプリングクロッ
ク信号φＳと入力信号との同期を調整するため、−時的
にサンプリングクロック信号φＳの位相（周波数）を変
化させ補正する場合が生じる。

前述のように、デシメータ回路ＤＥＣによる抽出処理は
、サンプリングクロック信号φＳとオーバーサンプリン
グクロック信号φＯｆの周波数比が安定し゛た関係にあ
ることを前提としている。したがって、上記ディジタル
信号処理装置ＤＳＰによる位相補正にともなって、ディ
ジタル信号ｄＯ〜ｄ７と出力ディジタル信号Ｄｏ−Ｄ１
５の位相がずれ、オーバーサンプリング数が変化すると
、デシメータ回路ＤＥＣによる重み付け・抽出処理のた
めの演算が正常に行われない。このため、Ａ／Ｄ変換装
置ＡＤＥを含むモデム全体としてのＳ／Ｎ比が低下して
しまう。

この発明の目的は、動作の安定化とＳ／Ｎ比の向上を図
ったオーバーサンプリング型のＡ／Ｄ・Ｄ／Ａ変換装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明８Ｉ８の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわ゛ち、オーバーサンプリング方式を用いたＡ／Ｄ
　−Ｄ／Ａ変換装置のＡ／Ｄ変換回路に供給されるオー
バーサンプリングクロック信号とデシメータ回路に供給
される内部サンプリングクロック信号を、外部から供給
されるサンプリングクロック信号に位相同期させるため
のＰＬＬ回路を設けるものである。

〔作　用〕

上記した手段によれば、サンプリングクロック信号とオ
ーバーサンプリングクロック信号の位相が同期化される
ことで、Ａ／Ｄ変換回路から出力されるディジタル信号
及びデシメータ回路から出力される出力ディジタル信号
とディジタル信号処理装置等によるデータ処理を一言し
て同期化できるため、変復調動作を安定化できるととも
に、変復ＫＪＩｄ装置全体としてのＳ／Ｎ比を向上させ
ることができる。

〔実施例〕

第１図には、この発明が通用されたＡ／Ｄ　−Ｄ／Ａ変
換装置ＡＤＥの一実施例のブロック図が示されている。

同図の各ブロックを構成する回路素子は、公知のＭＯ３
集積回路の製造技術によって、特に制限されないが、単
結晶シリコンのような一個の半導体基板上において形成
される。

この実施例のＡ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥは、特に
制限されないが、電話通信回線を用いてディジタルデー
タ伝送を行うための変復調装置（モデム＝ＭＯＤＥＭ）
に内蔵される。この通信システムにおいて、データ端末
装置等から出力されるディジタルデータは、例えば１８
００Ｈｚのような音声帯域の周波数とされるキャリ“７
信号を位相変調することによってアナログ信号に変換さ
れ、゛電話通信回線を伝播される。このアナログ信号は
、受信側のモデムにおいて、例えばその中心周波数が１
．２２８８ＭＨｚとされるオーバーサンプリングクロッ
ク信号φｏｓに従ってサンプリングされ、８ビツトのデ
ィジタル信号ｄＯ〜ｄ７にＡ／Ｄ変換される。これらの
ディジタル信号ｄＯ〜ｄ７は、さらにその中心周波数が
９．６　Ｋ　Ｈｚとされる内部サンプリングクロック信
号φＳ２に従って抽出（間引き）され、１６ビツトの出
力ディジタル信号ＤＯ〜Ｄ１５にビット拡張された後、
図示されないディジタル信号処理装置ＤＳＰに送られる
。ディジタル信号処理装置ＤＳＰは、これら一連の出力
ディジタル信号ＤＯ〜Ｄ１５をもとのディジタルデータ
にｔｋ　Ｅ’Ａする。また、これらの出力ディジタル信
号Ｄｏ−Ｄ１５から９．　Ｇ　Ｋ　Ｈｚのサンプリング
クロック信号φＳを抽出し、Ａ／Ｄ　−Ｄ／Ａ変換装置
ＡＤＥに供給する。

Ａ　／　Ｄ−Ｄ　／　Ａ変換装置ＡＤＥは、入力アナロ
グ（ｉ　号Ａ　ｉ　ｎをオーバーサンプリングクロック
信号φｏｓに従ってサンプリングし、ディジタル信号に
変換するためのＡ／Ｄ変換回路Ａ／Ｄと、このＡ／Ｄ変
換回路Ａ／Ｄから出力されるディジタル信号を受け、所
定の抽出（間引き）処理を行って出力ディジタル信号を
形成するためのデシメータ回路ＤＥＣが設けられる。デ
シメータ回路ＤＥＣには、ＰＬＬ回路ＰＬＬから内部サ
ンプリングクロック信号φｓ２が供給され、Ａ／Ｄ変換
回路Ａ／Ｄには、上記ＰＬＬ回路ＰＬＬからディジタル
信号処理装置ＤＳＰで抽出されたサンプリングクロック
信号φＳに位相同期して形成されたオーバーサンプリン
グクロック信号φｏｓが供給される。

第１図には、Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥのＡ／Ｄ
変換部に関する回路ブロックが例示的に示されている。

Ｄ／Ａ変換部のブロック構成とその動作は、第１図のＡ
／Ｄ変換部と入出力される信号の方向が逆になるだけで
同様とされる。以下Ａ／Ｄ変換部を中心にこの発明が適
用されたＡ／Ｄ・Ｄ／Ａ変換装置ＡＤＨの概要を説明す
る。

第１図において、電話通信回線を介して伝達され図示さ
れないハイブリッド回路によって出力アナログ信号と分
離された入力アナログ信号Ａｉｎは、Ａ／Ｄ　−Ｄ／Ａ
変換装置ＡＤＥのＡ／Ｄ変換回路Ａ／Ｄに入力される。

このＡ／Ｄ変換回路Ａ／Ｄには、後述するＰＬＬ１路Ｐ
ＬＬから、オーバーサンプリングクロック信号φｏｓが
供給される。Ａ／Ｄ変換回路Ａ／Ｄは、オーバーサンプ
リングクロック信号φＯ３に従って入力アナログ信号Ａ
ｉｎをサンプリングし、特に制限されないが、８ビツト
のディジタル信号ｄＯ−ｄ７に変換する。これらのディ
ジタル信号ｄＯ〜ｄ７は、デシメータ回路ＤＥＣにパラ
レルに入力される。

デシメータ回路ＤＥＣは、ＰＬＬ回路ＰＬＬから供給さ
れる内部サンプリングクロック信号φｓ２に従って、Ａ
／Ｄ変換回路Ａ／Ｄから入力されるディジタル信号ｄＯ
−ｄ７のデータの抽出（間引き）処理を行う。すなわち
、前述のように、入力アナログ信号Ａｉｎは音声帯域の
周波数とされ、この実施例のモデムの基本的なサンプリ
ングレートすなわちサンプリングクロック信号φＳの中
心周波数は、例えば９．６　Ｋ　Ｈｚとされる。しかし
サンプリングの精度を上げモデムとしてのＳ／Ｎ比を向
上させるために、Ａ／Ｄ変（負回路Ａ／Ｄのサンプリン
グ動作は、サンプリングクロック信号φＳの１２８倍の
中心周波数すなわち１．２２８８ＭＨｚとされるオーバ
ーサンプリングクロック信号φｏｓに従って行われ、８
ピントのディジタル信号ｄＯ〜ｄ７が形成される。デシ
メータ回路ＤＥＣは、内部サンプリングクロック信号φ
ｓ２に従って、Ａ／Ｄ変換回路Ａ／Ｄから入力されるデ
ィジタル信号ｄＯ〜ｄ７のうち内部サンプリングクロッ
ク信号ψｓ２の１ザイクル分に対応する１２８組のディ
ジタル信号を識別し、所定の重み付けを行った後、平均
化して、その抽出処理を行う。デシメータ回路ＤＥＣの
１６ビ７トの出力ディジタル信号ＤＯ〜Ｄ１５は、この
Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥの出力信号として、デ
ィジタル信号処理装置ＤＳＰに伝達される。

ディジタル信号処理装置ＤＳＰは、特に制限されないが
、ストアドブログラム制御方式の信号処理装置であり、
Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥから内部サンプリング
クロック信号φｓ２に同期して出力される出力ディジタ
ル信号ＤＯ〜Ｄ１５を受け、所定のｆｋ　２処理のだめ
のプログラムに従って、送信側のデータ端末装置から出
力されたディジタルデータを再生する。また、これらの
浚ＫＭ動作の過程で、一連の出力ディジタル信号ＤＯ−
Ｄ１５カラ９．６　Ｋ　Ｈｚのサンプリングクロック信
号φＳを抽出し、Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥのＰ
ＬＬ回路ＰＬＬに供給する。復調されたディジタルデー
タは、受信側のデータ端末装置又はコンピュータ等に入
力される。

Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥのＰＬＬ回路ＰＬＬは
、ディジタル信号処理装置ＤｓＰから供給されるサンプ
リングクロック信号φＳと、ＰＬＬ回路ＰＬＬ内部で形
成される内部サンプリングクロック信号φｓ２の位相を
比較するための位相比較回路ＰＦＣと、基準周波数信号
φＣを受け位相比較回路ＰＦＣから出力される位、泪制
御信号に従った分周比で分周することによってオーバー
サンプリングクロック信号φｏｓを形成する可変分周回
路ＶＦＤと、オーバーサンプリングクロック信号φｏｓ
を受け所定の分周比で分周して上記内部チンプリングク
０７り信号φｓ２を形成する分周回路ＦＤとにより構成
される。

可変分周回路Ｖ、ＦＤには、特に制限されないが、水晶
発振回路により形成される基準周波数信号φＣが供給さ
れる。この基準周波数信号φＣは、例えば７．３７２８
ＭＨｚのような固定した周波数とされる。また可変分周
回路ＶＦＤＯ分周比は、１／Ｍを中心にし１／（Ｍ−１
）及び１／（Ｍ＋１）の３段階−とされ、例えば１１５
．１／６及び１／７とされる。これらの可変分周回路Ｖ
ＦＤの分周比は、位相ロックの状態で１／６とされ、位
相比較回路ＰＦＣから出力される位イ・目制御用のアッ
プ信号ｕｐ及びダウン信号ｄｗにより１１５又は１／′
７に切り換えられる。これにより、可変分周回路ＶＦＤ
Ｏ分周比が１／６とされる時のオーバーサンプリングク
ロックイ８号ψ０５の周波数ずなわら１１１心周波数は
、１．２２８８　＞、１　！（ｚとされる。

可変分周回路ＶＦＤの出力信号とし７て得られるオーバ
ーサンプリングクロック信号φｏｓは、Ａ／Ｄ変換回路
Ａ／Ｄに供給３れるとともに、分周回路ＦＤに入力され
、さらに分周されて、内部サンプリングクロック信号φ
Ｓ２が形成される。分周回路ＦＤＯ分周比は、１／Ｎ例
えば１／１２　Ｂのような固定した分周比とされる。し
たがって、内部サンプリングクロック信号φｓ２の中心
周波数は９゜６ＫＨｚとされる。

内部サンプリングクロック信号φｓ２は、Ａ／Ｄ・Ｄ／
Ａ変換装置ＡＤＥのデシメータ回路ＤＥＣに供給される
とともに、位相比較回路ＰＦＣの一方の入力端子に入力
される。位相比較回路Ｐ　Ｆ　Ｃの他方の入力端子には
、上記ディジタル信号処理装置ＤＳＰによって形成され
るサンプリングクロック信号φＳが供給される。

位相比較回路ＰＦＣは、サンプリングクロック信号ψＳ
と内部サンプリングクロック信号φＳ２の位相（周波数
）を比較し、その位相差に応じて分周回路ＦＤＯ分周比
を制御するための位相制御信号アップ信号ｕｐ又はダウ
ン信号ｄｗを形成する。

すなわち、アップ信号ｕｐは、内部サンプリングクロッ
ク信号φｓ２の位相がサンプリングクロック信号φＳよ
り遅れた場合にハイレベルとされ、またダウン信号ｄｗ
は、内部サンプリングクロック信号φｓ２の位相がサン
プリングクロックイ３号φＳよす進んだ場合に、ハイレ
ベルとされる。実際には、これらのサンプリングクロッ
ク信号φＳ及び内部サンプリングクロック信号φｓ２は
いずれも高安定の水晶発振回路の出力信号に基づいて形
成されるため、両サンプリングクロック信号の位相差は
、オーバーサンプリングクロック信号φｏｓの１サイク
ツＶ分程度すなわちサンプリングクロック信号φＳのｌ
　／　１２８サイクル程度の微小なものである。

位相比較回路ＰＦＣから出力されるアップ信号ｕｐ及び
ダウン信号ｄｗは、位相制御信号として可変分周回路Ｖ
ＦＤに供給される。

可変分周回路ＶＦＤは、前述のように、その周波数が例
えば７．３７２８ＭＨｚとされる基準周波数信号φＣを
受けそれを位相制御信号により指定される分周比で分周
して、オーバーサンプリングクロック信号φＯ５を形成
する。可変分周回路■ＦＤの分周比は、前述のように、
１１５．１／６及び１／７の３段階とされる。可変分周
回路ＶＦＤＯ分周比は、上記位相比較回路ＰＦＣから位
相制御信号として供給されるアップ信号ｕｐに従って１
／６から１１５の方向に大きくされ、それによってオー
バーサンプリングクロック信号φＯ３の位相は速（され
る。一方、可変分周回路ＶＦＤＯ分周比は、上記位相比
較回路ＲＦＣから出力されるダウン信号ｄｗに従って１
／６から１／７の方向に小さくされ、オーバーサンプリ
ングクロック信号φｏｓの位相は遅くされる。これらの
可変分周回路ＶＦＤＯ分周比は、オーバーサンプリング
クロック信号φｏｓのある一定値にサイクル分、例えば
６サイクル分を単位に、切り換えられる。

可変分周回路ＶＦＤで形成されたオーバーサンプリング
クロック信号φＯ３は、分周回路ＦＤによって例えば１
／４２８の固定的な分周比で分周され、内部サンプリン
グクロック信号φＳ２が形成される。したがって、内部
サンプリングクロックイ言号φｓ２の中心周波数は、１
．２２８３ＭＨｚの１／１２８ずなわち９．６　Ｋ　Ｈ
ｚとされる。また、可変分周回路Ｖ　Ｆ　ＤＯ分周比が
変化され、その分周比がオーバーサンプリングクロック
信号φｏｓの例えば６サイクル分を単位に保持されるこ
とによって、内部サンプリングクロック信号φｓ２の位
相はオーバーサンプリングクロック信号φＯＳの±１サ
イクル分すなわち内部サンプリングクロック信号φｓ２
の±１／１２８サイクル分を範囲として制御される。前
−述のように、サンプリングクロック信号φＳと内部サ
ンプリングクロック信号φｓ２の位相差は、せいぜいオ
ーバーサンプリングクロック信号φｏｓの１サイクル分
程度であるため、このように可変分周回路ＶＦＤＯ分周
比を１１５から１／７の範囲で変化させることによって
、サンプリングクロック信号φＳと内部サンプリングク
ロック信号φｓ２の位相（周波数）を一致させることが
できる。

以上のように、この実施例のＡ／Ｄ　−Ｄ／、〜変換装
置ＡＤＨのＡ１０変喚回ｌ烙、〜／Ｄに１５い合される
オーバーサンプリングクロック信号φｏｓとデンメータ
回ｉｉ’３　Ｄ　Ｅ　Ｃに供給されるサンプリングクロ
ック信号φｓ２は、ＰＬＬ回路ＰＬＬ、において、ディ
ジタルイ３号処理装；１ｌ）ＳＰによって抽出されるサ
ンプリングクロック信号φＳと位相同期される。

このため、デシメータ回路ＤＥＣに供給されるサンプリ
ングクロック信号φＳの位相（周波数）が伝送路を伝達
されるデータの位相に従って変化された場合でも、オー
バーサンプリングクロック信号φｏｓの位相が追随して
変化される。したがって、オーバーサンプリングクロッ
ク信号φＯ３に従って行われるＡ／Ｄ変換回路Ａ／Ｄの
Ａ／Ｄ変換処理と、内部サンプリングクロック信号φｓ
２に従って行われるデシメータ回路ＤＥＣの抽出（間引
き）処理及びサンプリングクロック信号φＳに従って行
われるディジタル信号処理装置ＤＳＰの変復調処理が一
貫して同期化される。これにより、ディジタル信号処理
装置ＤＳＰにおいてサンプリングクロック信号の位相補
正が行われるにもかかわらず、モデム全体の変１麦調処
理が正常化され、そのｆｎ号伝達特性が改善される。

以上の本実施例に示されるように、この発明をモデム等
に用いられるＡ／Ｄ　−Ｄ／Ａ変換装置に通用し、た場
合、次のような効果が得られる。才なわち、 （１３オ一バーサンプリング方式を用いたＡ／Ｄ　−Ｄ
／Ａ変換装置のＡ／Ｄ変換回路に供給されるオーバーサ
ンプリングクロック信号とデシメーク回路に供給される
内部サンプリングクロック信号を、ディジタ・小信号処
理装置で抽出されるサンプリングクロック信号に位相同
期させるためのＰＬＬ回路を設けることで、Ａ／Ｄ変ｍ
変格回路出力されるディジタル信号とデシメータ回路の
抽出処理及びデシメータ回路から出力される出力ディジ
タル信号とディジタル信号処理装置によるデータ処理が
一貫して同期化され、オーバーサンプリング数が一定化
されるため、ディジタル信号処理装置ＤＳＰにおいてサ
ンプリングクロック信号の位相補正が行われるにもかか
わらず、オーバーサンプリング方式を用いたＡ／Ｄ　−
Ｄ／Ａ変換装置を含むモデム全体の変ｆｉ　ｇ”Ａ処理
を安定化することかでき、誤動作を防止できるという効
果が得られる。

（２）上記（１）項により、オーバーサンプリング方式
を用いた八／Ｄ　−Ｄ／Ａ変換装置を含むモデム全体と
してのＳ／Ｎ比を向上できるという効果が得られる。

（３）上記（１）項及び（２）項により、モデムのチャ
ンネルフィルタ及びＡＧＣ（自動利得制御）回路を省略
することができ、モデム等の回路構成を簡略化でき、そ
のチップ面積を縮小できるという効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のオー
バーサンプリングクロック信号φｏｓとサンプリングク
ロック信号φＳの比すなわちオーバーサンプリング数は
１２８ではなく、他の値とされるものであってもよい、
また、可変分周回路ＶＦＤは、位相比較回路ＰＦＣから
出力される位相制御信号ｕｐ又はｄｗによってその発振
周波数が直接制御されるような可変周波数発振回路であ
ってもよい。さらに、Ａ／Ｄ・Ｄ／Ａ変換装置ＡＩ）Ｈ
のＰＬＬ回路はディジタルＰＬＬ回路ＰＬＬではなく、
アナログ方式のＰＬＬ回路を用いるものであってもよい
。

以上の説明では生として本発明者によってなされた発明
をその背景となった利用分野であるモデムのＡ／Ｄ　−
Ｄ／Ａ変換装置に通用した場合について説明したが、そ
れに限定されるものではなく、例えば他のディジタル伝
送装置に用いられる同様なＡ／Ｄ−Ｄ／、Ａ変換装置に
も通用できる。本発明は、少なくともオーバーサンプリ
ング方式を用いたＡ／Ｄ　−Ｄ／Ａ変換装置又はこのよ
うなＡ／Ｄ　−Ｄ／Ａ変換装置を含む半導体装置に広く
通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、オーバーサンプリング方式を用いたＡ／Ｄ
−Ｄ／Ａ変換装置のＡ／Ｄ変換回路に供給されるオーバ
ーサンプリングクロック信号とデシメータ回路に供給さ
れる内部サンプリングクロック信号を、ディジタル信号
処理装置で抽出されるサンプリングクロンク信号に位相
同期させるためのＰＬＬ回路を設けることで、Ａ／Ｄ変
換回路から出力されるディジタル信号及びデシメータ回
路から出力される出力ディジタル信号とディジタル信号
処理装置によるデータ処理が一貫して同期化され、オー
バーサンプリング数が一定化されるため、オーバーサン
プリング方式を用いたＡ／Ｄ　−Ｄ／Ａ変換装置を含む
モデム等の変復調処理を安定化し、誤動作を防止できる
とともに、Ｓ／Ｎ比の向上を図ることができるものであ
る。

【図面の簡単な説明】

第１図は、この発明が適用されたＡ／Ｄ　−Ｄ／Ａ変換
ｚ五の一実施例を示すブロック図、第２図は、従来のＡ
／Ｄ　−Ｄ／Ａ変換装置のブロック図である。 ＡＤＥ・・・Δ、’Ｄ−Ｄ／Ａ変換装置、Ａ／Ｄ・・・
Ａ　／　Ｄ変換回路、ＤＥＣ・・・デシメータ回路、Ｐ
しＬ・・・ＰＬＬ回路、ＰＦＣ・・位相比較回路、Ｖ　
Ｆ　Ｄ・・・可変分周回路、ＦＤ・・・分周回路、ＤＳ
Ｐ・・・ディジタル信号処理装置。

Claims (1)

1. 【特許請求の範囲】 １、オーバーサンプリングクロック信号に従って入力ア
   ナログ信号をディジタル信号に変換するＡ／Ｄ変換回路
   及び／又はオーバーサンプリングクロック信号に従って
   ディジタル信号をアナログ信号に変換するＤ／Ａ変換回
   路と、内部サンプリングクロック信号に従って上記ディ
   ジタル信号に対し所定の抽出処理を施すデシメータ回路
   及び／又は補間処理を施すインターポレータ回路と、基
   準周波数信号を受け上記サンプリングクロック信号に位
   相同期された上記オーバーサンプリングクロック信号及
   び上記内部サンプリングクロック信号を形成するＰＬＬ
   回路とを具備することを特徴とするＡ／Ｄ・Ｄ／Ａ変換
   装置。 ２、上記ＰＬＬ回路は、ディジタルＰＬＬ回路であり、
   上記サンプリングクロック信号と上記内部サンプリング
   クロック信号の位相差を検出する位相比較回路と、上記
   基準周波数信号を受けそれを上記位相比較回路から出力
   される位相制御信号に従った分周比で分周することによ
   って上記オーバーサンプリングクロック信号を形成する
   可変分周回路と、上記オーバーサンプリングクロック信
   号を受けそれを所定の固定された分周比で分周すること
   によって上記内部サンプリングクロック信号を形成する
   分周回路とを含むものであることを特徴とする特許請求
   の範囲第１項記載のＡ／Ｄ・Ｄ／Ａ変換装置。 ３、上記Ａ／Ｄ・Ｄ／Ａ変換装置は、補間型Δ−Σ方式
   を用いたものであることを特徴とする特許請求の範囲第
   １項又は第２項記載のＡ／Ｄ・Ｄ／Ａ変換装置。