JPS62224120A - デイジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルＰＬＬ　（フェーズ・ロックド
・ループ）回路に関し、例えば補間型Δ−Σ方式のＡ／
Ｄ　−Ｄ／Ａ変換のクロック信号を形成するものに利用
して有効な技術に関するものである。

〔従来の技術〕

モデム（ＭＯＤＥＭ）やコーデック（ＣＯＤＥＣ）等に
利用される補間（オーバーサンプリング）型Δ−Σ方式
のＤ／Ａ変換回路は、例えばｍビットのディジタル信号
を誤差積分回路によりｎビットにビット数を低減（圧縮
）し、この圧縮されたディジタル信号をＤ／Ａ変換回路
によりアナログ信号に変換する。これにより、Ｄ／Ａ変
換部の回路規模を小さくできる。このような補間型Ｄ／
Ａ変換回路に関しては、例えば、昭和５９年３月、電気
通信学会誌、全国大会講演予稿集（通信部門）ｌｌｈ５
０６がある。

〔発明が解決しようとする問題点〕

本願発明者は、上記モデム用半導体集積回路装置として
、ディジタルＰＬＬ回路を用いることを考えた。上記モ
デムにあっては、送信側から送られた９、　６　Ｋ　Ｈ
ｚの基準周波数信号Ｆｌを受けて、これに同期した内部
クロック信号を形成する。上記基準周波数信号Ｆ１は、
各装置に設けられる水晶発振回路等により形成される高
安定の１．２２８８ＭＨｚの基準クロック信号ＣＬＫを
１／１２Ｂに分周１．て形成される。このため、各装置
間における。上記）ｆＥ＠クロック信号ＣＬＫの周波数
（位相）差はせいぜいクロック信号の１周期の範囲内に
緬まるような微小となる。このことより、送信側から送
られた信号Ｆ１と、内蔵の発振回路により形成されるク
ロック信号を分周する分周回路の出力１君号Ｆ２とを位
相比較回路に供給して、その位相比較出力（アップ／ダ
ウン信号）により直接に上記分周回路を制御（分周比を
１／１２９又は１／１２７）するという簡単な構成によ
り、受信側において上記送信側から供給された信号に同
期した内部クロック信号を形成することができる。

しかしながら、上記内部クロック信号によって補間型Δ
−Σ方式のＡ／Ｄ　−Ｄ／Ａ変換回路を動作させた場合
、次のような問題が生じることが判明した。例えば、位
相比較回路からアップ信号が形成されたとき、分周回路
の分周比は１／１２７にされる結果、分周出力の１周期
における基準クロック信号のパルス数が１２７になって
しまう。

このため、上記基準クロック信号により動作する補間型
Δ−Σ方式のＡ／Ｄ・Ｄ／Ａ変換回路にあっては、必要
な数のクロック信号が供給されなくなるため、その出力
信号にビット欠けが生じて信号対雑音比を悪化させるも
のとなる。

この発明の目的は、比較的簡単な構成により分周比を常
に一定に保つことのできるディジクルＰＬＬ回路を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、入力信号と分周回路の出力信号とを受ける位
相比較回路により形成されるアップ信号によって基準周
波数信号の周期の１／２にし、またダウン信号によって
かかる基準周波数信号の１周期分をカプトした信号を分
周されるべき信号として上記分周回路に伝えるようにす
るものである。

〔作　用〕

上記した手段によれば、分周回路の入力側においてクロ
ック数を制御するものであるため、分周回路の分周比を
固定できる。これにより、人力信号に同期し常に一定の
数のクロックに対応した分周出力を得ることができる。

〔実施例〕

第１図には、この発明の一実施例を示す回路図が示され
ている。同図の各回路素子ないし回路ブロックは、公知
のＭＯ３集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような半導体基板上において形
成される。

位相比較回路ＰＦＣの一方の入力端子には、送信側から
送られた入力信号Ｆ１が供給される。特に制限されない
が、この発明をモデムに適用する場合、上記入力信号Ｆ
１は、送信側において１．２２８８ＭＨ２の基準クロッ
ク信号を１／１２８分周して形成される９、　６　Ｋ　
Ｈｚの信号とされる。

分周回路１／Ｎは、特に制限されないが、その分周比が
１／４２８に固定され、その出力信号Ｆ２が上記位相比
較回路ＰＦＣの他方の入力端子に供給される。

上記位相比較回路ＰＦＣにより形成されるアップ信号ｕ
ｐとダウン信号ｄｗは、上記分周回路ｌ／Ｎの入力側に
設けられるスイッチＳＷＩとＳＷ２の切り換え信号とし
て用いられる。上記スイッチＳＷＩとＳＷ２は、それぞ
れａないしＣからなる３接点を持っている。

上記スイッチＳＷＩ及びＳＷ２の接点Ｃは、相互に接続
され図示しない発振回路により形成される１、２２８８
ＭＨｚの基準りＣ１７り信号ＣＬＫをそのまま人力信号
ＣＬＫ’　として上記分周回路１／Ｎの入力端子に伝え
る。

上記アップ信号ｕｐにより接続される各スイッチＳＷＩ
及びＳＷ２の接点ａは、上記基準クロック信号ＣＬＫを
第１の回路Ａを介して上記分周回路１／Ｎの入力端子に
伝える。この回路Ａは、特に制限されないが、上記クロ
ック信号ＣＬＫの立ちがり及び立ち下がり時に１シヨツ
トのパルスを発生させる図示しない回路からなる。上記
ｌシッソトパルスは、そのパルス幅が上記クロック信号
ＣＬＫのパルス幅の約１／２にされることによって、上
記アップ信号ｕｐが形成されたとき、クロック信号ＣＬ
Ｋの１周期において２周期分のクロック信号ＣＬＫ”を
上記分周回路１／Ｎに伝える。

このことを第２図に示したタイミング図を参照して詳細
に説明する。

すなわち、入力信号Ｆ１に対して分周出力信号Ｆ２の位
相が、クロック信号ＣＬＫの約１周期分遅れたとき、言
い換えるならば、分周出力信号Ｆ２の周波数が低（され
たとき、上記位相差に応じてアップ信号ｕｐが形成され
る。このアンプ信号ｕｐにより、スイッチＳＷＩとＳＷ
２は、その接点がａ側に接続される。これにより、回路
Ａは、特に制限されないが、その入力クロック信号ＣＬ
Ｋの立ち上がりと、立ち下がりエツジにそれぞれ同期し
て１シヨツトのパルス信号を発生させる。

上記１シヨツトパルスのパルス幅は、上記クロック信号
ＣＬＫのパルス幅の約１／２にされるものである。これ
により、分周回路１／Ｎは、クロック信号ＣＬＫの１周
期間に２つのパルスを計数することになる。したがって
、上記分周出力信号Ｆ２の次の立ち上がりまでに、クロ
ック信号ＣＬＫに換算して１２７分計数することになる
。これにより、次の周期では上記入力信号Ｆ’　１と分
周出力信号Ｆ２との位相を合わせることができる。

上記ダウン信号ｄｗにより接続される各スイッチＳＷＩ
及びＳＷ２の接点すは、上記基準クロック信号ＣＬＫを
第１の回路Ｂを介して上記分周回路１／Ｎの入力端子に
伝える。この回路Ｂは、上記クロック信号ＣＬＫの伝達
を禁止する回路からなる。すなわち、上記回路Ｂは、上
記ダウン信号　　。

ｄｗが形成されたとき、クロック信号ＣＬＫの１周分を
除去したクロック信号ＣＬＫ”　を上記分周回路１／Ｎ
に伝える。言い換えるならば、第２図において、入力信
号Ｆ１と分周出力信号Ｆ２の位相関係が逆になるため、
同図に点線で示すように上記クロック信号ＣＬＫの１ク
ロック分の除去によって、分周回路１／Ｎは、遅れた入
力信号Ｆ１に同期して計数動作を開始するため、次の周
期では入力信号Ｆ１と分周出力信号Ｆ２の立ち上がりを
一致させることができる。

なお、上記クロック信号ＣＬＫ’　によって動作させら
れる補間型Δ−Σ方式のＤ／Ａ変換回路の動作の概略を
次に説明する。

上記クロック信号ＣＬＫ’に対応された（オーバーサン
プリング）ディジタル信号により、Ｄ／Ａ変換回路は、
その各階段波状の１つのステップを中心として、＋１．
−１のステップの信号が正及び負のパルス密度変調のよ
うに出力する。言い換えるならば、上記正、負の信号の
密度分布により、上記階段波の量子化誤差の補間が行わ
れる。

すなわち、上記階段波とそれを中心とした正、負のステ
ップからなるパルス信号の密度分布からなる出力信号は
、ロウパスフィルタによってその平滑化が行われ、アナ
ログ信号に変換される。これにより、少ないビット数の
Ｄ／Ａ変換回路により、上記階段波により形成されるべ
き出力信号に対して良好な信号対雑音比（Ｓ／Ｎ）のア
ナログ信号を得ることができる。この場合、上述のよう
にクロック信号ＣＬＫ’　に、−１又は＋１のようにパ
ルス欠は又は余分があると、上記密度変調動作が不完全
になることの結果、出力信号にビット欠は等による信号
歪が生じる。この実施例では、常に、クロック信号ＣＩ
、Ｋ゛のパルス数を１２８に一定に保つことができるか
ら、補間型Δ−Σ方式のＡ／Ｄ　−Ｄ／Ａ変換動作を精
度良く行うことができる。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）分周回路の入力部に、上記分周回路の出力信号と
入力信号を受ける位相比較回路により形成されるアップ
信号及びダウン信号により制御されるスイッチを介して
、その入力クロック信号の周期を１／２にし、又は実質
的に２倍に切り換える回路を設けることにより、分周回
路の出力信号を上記入力信号と位相を合わせたものとす
ることができる。この場合、上記分周回路は、その分周
比を固定にするものであるため、上記分周出力信号に対
するその入力クロック信号のパルス列数を一定にできる
という効果が得られる。

（２）上記（１）により、入力クロック信号により動作
させられる補間型Δ−Σ方式のＡ／Ｄ　−Ｄ／Ａ変換動
作にビット欠は等による信号歪を小さくできるという効
果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、回路Ａは、ア
ップ信号により分周回路に供給する人カクロソク１３号
のパルス数を増加させるものであれば何であっＣもよい
。また、回路Ｂは、ダウン信号により分周回路に供給す
る入力クロック信号のパルス数を減少させるものであれ
ば何であってもよい。また、スイッチＳＷＩ及びＳＷ２
は、ＣＭＯ３伝送ゲートＭＯ５ＦＥＴのようなスイッチ
回路の他、論理ゲート回路を利用するものであってもよ
い。

この発明に係るディジタルＰＬＬ回路は、前述のような
補間型Δ−Σ方式のＡ／Ｄ　−Ｄ／Ａ変換回路のクロッ
ク信号を形成するものの他、受信信号と内部信号との位
相差が比較的小さくされ、上記入力信号に同期した内部
信号を形成するものとして広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を面単に説明すれば、下記の通りである
。すなわち、分周回路の人力部に、上記分周回路の出力
信号と人力信号を受ける位相比較回路により形成される
アップ信号及びダウン信号により制御されるスイッチを
介して、その入力クロック信号の周期を１／２にし、又
は実質的に２倍に切り換える回路を設けることにより、
分周回路の出力信号を上記入力（８号と位相を合わせた
ものとすることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示すタイミング図である。 ＰＦＣ・・位相比較回路、Ａ、Ｂ・・信号伝達回路、１
／Ｎ・・分周回路 第１図 ＣＬに 第２図

Claims (1)

1. 【特許請求の範囲】 １、基準周波数信号を受ける分周回路と、入力信号と上
   記分周回路の出力信号を受ける位相比較回路と、この位
   相比較回路により形成されたアップ信号により、上記分
   周回路に供給する基準周波数信号の周期を１／２にして
   伝える第１の回路と、上記位相比較回路により形成され
   たダウン信号により、上記分周回路に供給する基準周波
   数信号の１周期分をカットして伝える第２の回路とを備
   え、上記分周回路の出力端子から上記入力信号に同期し
   たクロック信号を得ることを特徴とするディジタルＰＬ
   Ｌ回路。 ２、上記分周回路により形成されるクロック信号は、補
   間型Δ−Σ方式のＡ／Ｄ・Ｄ／Ａ変換回路に供給される
   ものであることを特徴とする特許請求の範囲第１項記載
   のディジタルＰＬＬ回路。