JP2728394B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、A/D・D/A変換装置に関するもので、例え
ば補間型Δ−Σ方式を用いたA/D・D/A変換装置に利用し
て有効な技術に関するものである。 〔従来の技術〕 モデム（MODEM）やコーデック（CODEC）等に利用され
る補間（オーバーサンプリング）型Δ−Σ方式のA/D・D
/A変換装置では、入力アナログ信号をサンプリングクロ
ック信号の整数倍の周波数とされるオーバーサンプリン
グクロック信号によりサンプリングしディジタル信号に
変換した後、所定の重み付けによる抽出処理を行って、
ビット数を拡大した出力ディジタル信号を得る。また、
サンプリングクロック信号に同期した入力ディジタル信
号のビット数を誤差積分回路等によって圧縮してオーバ
ーサンプリングクロック信号に同期したディジタル信号
を形成し、このディジタル信号を出力アナログ信号に変
換する。これにより、回路の簡素化を図った高性能のA/
D・D/A変換回路を実現している。このような補間型Δ−
Σ方式のA/D・D/A変換装置に関しては、例えば、昭和59
年３月、電気通信学会誌、全国大会講演予稿集（通信部
門）No.506等に記載されている。 〔発明が解決しようとする問題点〕 第２図には、このような補間型Δ−Σ方式を用いた従
来のA/D変換装置ADEの一例のブロック図が示されてい
る。入力アナログ信号AinはA/D変換装置ADEのA/D変換回
路に入力され、オーバーサンプリングクロック信号φof
に従ってサンプリングされる。このオーバーサンプリン
グクロック信号φofは、装置内の水晶発振回路から供給
され、例えば1.2288MHzのような固定した周波数とされ
る。A/D変換回路A/Dは、このオーバーサンプリングクロ
ック信号φofに従って入力アナログ信号Ainをサンプリ
ングし、例えば８ビットのディジタル信号d0〜d7に変換
する。オーバーサンプリングクロック信号φofの各サイ
クルごとに形成されるディジタル信号d0〜d7は、デシメ
ータ回路DECによって所定の重み付けが施された後、サ
ンプリングクロック信号φｓに従った抽出（間引き）処
理が行われる。サンプリングクロック信号φｓは、例え
ば9.6KHzの固定した周波数とされる。デシメータ回路DE
Cは、このサンプリングクロック信号φｓの１サイクル
内に対応する128組のディジタル信号d0〜d7をもとに、
例えば16ビットの出力ディジタル信号D0〜D15を形成す
る。 上記サンプリングクロック信号φｓとオーバーサンプ
リングクロック信号φofはいずれも固定的な周波数とさ
れているため、上記ディジタル信号d0〜d7の128組分を
常に出力ディジタル信号D0〜D15の１組分に対応させる
ことができ、デシメータ回路DECの抽出処理もこれらを
前提とした演算方法に従って構成されるハードウェアに
よって行われる。 しかしながら、第２図に示すように、A/D変換装置ADE
の出力ディジタル信号D0〜D15をディジタル信号処理装
置DSPに入力し、これによって変復調等の信号処理を行
う場合、ディジタル信号処理装置DSPはその入力信号成
分からサンプリングクロック信号φｓを抽出する。ま
た、処理の途中においてサンプリングクロック信号φｓ
と入力信号との同期を調整するため、一時的にサンプリ
ングクロック信号φｓの位相（周波数）を変化させ補正
する場合が生じる。 前述のように、デシメータ回路DECによる抽出処理
は、サンプリングクロック信号φｓとオーバーサンプリ
ングクロック信号φofの周波数比が安定した関係にある
ことを前提としている。したがって、上記ディジタル信
号処理装置DSPによる位相補正にともなって、ディジタ
ル信号d0〜d7と出力ディジタル信号D0〜D15の位相がず
れ、オーバーサンプリング数が変化すると、デシメータ
回路DECによる重み付け・抽出処理のための演算が正常
に行われない。このため、A/D変換装置ADEを含むモデム
全体としてのS/N比が低下してしまう。 この発明の目的は、動作の安定化とS/N比の向上を図
ったオーバーサンプリング型のA/D・D/A変換装置を提供
することにある。 この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。 すなわち、データ伝送を行うための変復調装置に内蔵
される半導体集積回路装置であって、 通信回線を介して伝達される入力アナログ信号（Ai
n）をオーバーサンプリングクロック（φOS）に従って
第１のディジタル信号（d0〜d7）に変換するA/D変換回
路（A/D）と、 上記A/D変換回路（A/D）より得られる上記第１のディ
ジタル信号（d0〜d7）を内部サンプリングパルス（φS
2）に従って第２のディジタル信号（D0〜D15）に変換す
るデシメータ回路（DEC）とを半導体基板上に具備して
なり、 上記デシメータ回路（DEC）より得られる上記第２の
ディジタル信号（D0〜D15）からディジタル信号処理回
路（DSP）によって抽出されるサンプリングクロック信
号（φＳ）から上記A/D変換回路（A/D）に供給される上
記オーバーサンプリングクロック（φOS）と上記デシメ
ータ回路（DEC）に供給される上記内部サンプリングパ
ルス（φS2）とを形成するPLL回路（PLL）を上記半導体
基板上にさらに具備してなり、 該PLL回路（PLL）は、 上記ディジタル信号処理回路（DSP）により抽出され
る上記サンプリングクロック信号（φＳ）と上記デシメ
ータ回路（DEC）に供給される上記内部サンプリングパ
ルス（φS2）との位相差を検出し、ディジタル信号とし
ての位相制御信号（up,dw）を出力する位相比較回路（P
FC）と、 上記位相比較回路（PFC）から出力される上記位相制
御信号（up,dw）に従ってその分周比（1/（Ｍ−１）、1
/M、1/（Ｍ＋１））が制御され、水晶発振回路から形成
される基準周波数信号（φＣ）を該分周比（1/（Ｍ−
１）、1/M、1/（Ｍ＋１））に従って分周することによ
り、上記A/D変換回路（A/D）に供給される上記オーバー
サンプリングクロック（φOS）を形成する可変分周回路
（VFD）と、 上記可変分周回路（VFD）から形成される上記オーバ
ーサンプリングクロック（φOS）を所定の分周比で分周
することにより、上記デシメータ回路（DEC）と上記位
相比較回路（PFC）とに供給される上記内部サンプリン
グパルス（φS2）を形成する他の分周回路（FD）とを有
することを特徴とする。 〔作用〕 デシメータ回路より得られる第２のディジタル信号か
らディジタル信号処理回路によって抽出されるサンプリ
ングクロック信号からA/D変換回路に供給されるオーバ
ーサンプリングクロックとデシメータ回路に供給される
内部サンプリングパルスとを形成するPLL回路を電圧制
御発振器（VCO）を用いたアナログPLL回路とする方式も
考えられる。しかし、このアナログPLL回路の方式で
は、電源電圧の変動、同一半導体基板上に形成された他
のディジタル回路から発生する雑音、送信側から受信側
への伝送経路上での雑音によりアナログPLL回路の電圧
制御発振器（VCO）の出力すなわちA/D変換器に供給する
オーバーサンプリングクロックやデシメータ回路に供給
されるサンプリングクロックが送信側サンプリングクロ
ックのタイミングとずれてしまって、正確な受信が不可
能となり、S/N比が低下してしまう可能性が有る。 これに対して、本発明の代表的な実施形態によれば、
アナログPLL回路の電圧制御発振器（VCO）が水晶発振回
路からの基準周波数信号が供給される可変分周器に置換
されると言うデジタル方式のPLL回路とされているの
で、水晶発振回路からの基準周波数信号が供給される可
変分周器の出力すなわちオーバーサンプリングクロック
やサンプリングクロックとは、電源電圧の変動、雑音と
無関係に、送信側サンプリングクロックのタイミングと
合致し、正確な受信が可能となり、S/N比が向上すると
言う顕著な作用・効果を奏するものである。 〔実施例〕 第１図には、この発明が適用されたA/D・D/A変換装置
ADEの一実施例のブロック図が示されている。同図の各
ブロックを構成する回路素子は、公知のMOS集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような一個の半導体基板上において形成される。 この実施例のA/D・D/A変換装置ADEは、特に制限され
ないが、電話通信回線を用いてディジタルデータ伝送を
行うための変復調装置（モデム:MODEM）に内蔵される。
この通信システムにおいて、データ端末装置等から出力
されるディジタルデータは、例えば1800Hzのような音声
帯域の周波数とされるキャリア信号を位相変調すること
によってアナログ信号に変換され、電話通信回線を伝播
される。このアナログ信号は、受信側のモデムにおい
て、例えばその中心周波数が1.2288MHzとされるオーバ
ーサンプリングクロック信号φosに従ってサンプリング
され、８ビットのディジタル信号d0〜d7にA/D変換され
る。これらのディジタル信号d0〜d7は、さらにその中心
周波数が9.6KHzとされる内部サンプリングクロック信号
φs2に従って抽出（間引き）され、16ビットの出力ディ
ジタル信号D0〜D15にビット拡張された後、図示されな
いディジタル信号処理装置DSPに送られる。ディジタル
信号処理装置DSPは、これら一連の出力ディジタル信号D
0〜D15をもとのディジタルデータに復調する。また、こ
れらの出力ディジタル信号D0〜D15から9.6KHzのサンプ
リングクロック信号φｓを抽出し、A/D・D/A変換装置AD
Eに供給する。 A/D・D/A変換装置ADEは、入力アナログ信号Ainをオー
バーサンプリングクロック信号φosに従ってサンプリン
グし、ディジタル信号に変換するためのA/D変換回路A/D
と、このA/D変換回路A/Dから出力されるディジタル信号
を受け、所定の抽出（間引き）処理を行って出力ディジ
タル信号を形成するためのデシメータ回路DECが設けら
れる。デシメータ回路DECには、PLL回路PLLから内部サ
ンプリングクロック信号φs2が供給され、A/D変換回路A
/Dには、上記PLL回路PLLからディジタル信号処理装置DS
Pで抽出されたサンプリングクロック信号φｓに位相同
期して形成されたオーバーサンプリングクロック信号φ
osが供給される。 第１図には、A/D・D/A変換装置ADEのA/D変換部に関す
る回路ブロックが例示的に示されている。D/A変換部の
ブロック構成とその動作は、第１図のA/D変換部と入出
力される信号の方向が逆になるだけで同様とされる。以
下A/D変換部を中心にこの発明が適用されたA/D・D/A変
換装置ADEの概要を説明する。 第１図において、電話通信回線を介して伝達され図示
されないハイブリッド回路によって出力アナログ信号と
分離された入力アナログ信号Ainは、A/D・D/A変換装置A
DEのA/D変換回路A/Dに入力される。このA/D変換回路A/D
には、後述するPLL回路PLLから、オーバーサンプリング
クロック信号φosが供給される。A/D変換回路A/Dは、オ
ーバーサンプリングクロック信号φosに従って入力アナ
ログ信号Ainをサンプリングし、特に制限されないが、
８ビットのディジタル信号d0〜d7に変換する。これらの
ディジタル信号d0〜d7は、デシメータ回路DECにパラレ
ルに入力される。 デシメータ回路DECは、PLL回路PLLから供給される内
部サンプリングクロック信号φs2に従って、A/D変換回
路A/Dから入力されるディジタル信号d0〜d7のデータの
抽出（間引き）処理を行う。すなわち、前述のように、
入力アナログ信号Ainは音声帯域の周波数とされ、この
実施例のモデムの基本的なサンプリングレートすなわち
サンプリングクロック信号φｓの中心周波数は、例えば
9.6KHzとされる。しかしサンプリングの精度を上げモデ
ムとしてのS/N比を向上させるために、A/D変換回路A/D
のサンプリング動作は、サンプリングクロック信号φｓ
の128倍の中心周波数すなわち1.2288MHzとされるオーバ
ーサンプリングクロック信号φosに従って行われ、８ビ
ットのディジタル信号d0〜d7が形成される。デシメータ
回路DECは、内部サンプリングクロック信号φs2に従っ
て、A/D変換回路A/Dから入力されるディジタル信号d0〜
d7のうち内部サンプリングクロック信号φs2の１サイク
ル分に対応する128組のディジタル信号を識別し、所定
の重み付けを行った後、平均化して、その抽出処理を行
う。デシメータ回路DECの16ビットの出力ディジタル信
号D0〜D15は、このA/D・D/A変換装置ADEの出力信号とし
て、ディジタル信号処理装置DSPに伝達される。 ディジタル信号処理装置DSPは、特に制限されない
が、ストアドプログラム制御方式の信号処理装置であ
り、A/D・D/A変換装置ADEから内部サンプリングクロッ
ク信号φs2に同期して出力される出力ディジタル信号D0
〜D15を受け、所定の復調処理のためのプログラムに従
って、送信側のデータ端末装置から出力されたディジタ
ルデータを再生する。また、これらの復調動作の過程
で、一連の出力ディジタル信号D0〜D15から9.6KHzのサ
ンプリングクロック信号φｓを抽出し、A/D・D/A変換装
置ADEのPLL回路PLLに供給する。復調されたディジタル
データは、受信側のデータ端末装置又はコンピュータ等
に入力される。 A/D・D/A変換装置ADEのPLL回路PLLは、ディジタル信
号処理装置DSPから供給されるサンプリングクロック信
号φｓと、PLL回路PLL内部で形成される内部サンプリン
グクロック信号φｓの位相を比較するための位相比較回
路PFCと、基準周波数信号φｃを受け位相比較回路PFCか
ら出力される位相制御信号に従った分周比で分周するこ
とによってオーバーサンプリングクロック信号φosを形
成する可変分周回路VFDと、オーバーサンプリングクロ
ック信号φosを受け所定の分周比で分周して上記内部サ
ンプリングクロック信号φs2を形成する分周回路FDとに
より構成される。 可変分周回路VFDには、水晶発振回路により形成され
る基準周波数信号φｃが供給される。尚、この水晶発振
回路の基準周波数信号φ_Ｃは、変復調装置のボードの他
のLSIのためのシステムクロックと共用することができ
る。この基準周波数信号φｃは、例えば7.3728MHzのよ
うな固定した周波数とされる。また可変分周回路VFDの
分周比は、1/Mを中心にし1/（Ｍ−１）及び1/（Ｍ＋
１）の３段階とされ、例えば1/5,1/6及び1/7とされる。
これらの可変分周回路VFDの分周比は、位相ロックの状
態で1/6とされ、位相比較回路PFCから出力される位相制
御用のアップ信号up及びダウン信号dwにより1/5又は1/7
に切り換えられる。これにより、可変分周回路VFDの分
周比が1/6とされる時のオーバーサンプリングクロック
信号φosの周波数すなわち中心周波数は、1.2288MHzと
される。 可変分周回路VFDの出力信号として得られるオーバー
サンプリングクロック信号φosは、A/D変換回路A/Dに供
給されるとともに、分周回路FDに入力され、さらに分周
されて、内部サンプリングクロック信号φs2が形成され
る。分周回路FDの分周比は、1/N例えば1/128のような固
定した分周比とされる。したがって、内部サンプリング
クロック信号φs2の中心周波数は9.6KHzとされる。 内部サンプリングクロック信号φs2は、A/D・D/A変換
装置ADEのデシメータ回路DECに供給されるとともに、位
相比較回路PFCの一方の入力端子に入力される。位相比
較回路PFCの他方の入力端子には、上記ディジタル信号
処理装置DSPによって形成されるサンプリングクロック
信号φｓが供給される。 位相比較回路PFCは、サンプリングクロック信号φｓ
と内部サンプリングクロック信号φs2の位相（周波数）
を比較し、その位相差に応じて分周回路FDの分周比を制
御するための位相制御信号アップ信号up又はダウン信号
dwを形成する。すなわち、アップ信号upは、内部サンプ
リングクロック信号φs2の位相がサンプリングクロック
信号φｓより遅れた場合にハイレベルとされ、またダウ
ン信号dwは、内部サンプリングクロック信号φs2の位相
がサンプリングクロック信号φｓより進んだ場合に、ハ
イレベルとされる。実際には、これらのサンプリングク
ロック信号φｓ及び内部サンプリングクロック信号φs2
はいずれも高安定の水晶発振回路の出力信号に基づいて
形成されるため、両サンプリングクロック信号の位相差
は、オーバーサンプリングクロック信号φosの１サイク
ル分程度すなわちサンプリングクロック信号φｓの1/12
8サイクル程度の微小なものである。 位相比較回路PFCから出力されるアップ信号up及びダ
ウン信号dwは、位相制御信号として可変分周回路VFDに
供給される。 可変分周回路VFDは、前述のように、その周波数が例
えば7.3728MHzとされる基準周波数信号φｃを受け、そ
れを位相制御信号により指定される分周比で分周して、
オーバーサンプリングクロック信号φosを形成する。可
変分周回路VFDの分周比は、前述のように、1/5,1/6及び
1/7の３段階とされる。可変分周回路VFDの分周比は、上
記位相比較回路PFCから位相制御信号として供給される
アップ信号upに従って1/6から1/5の方向に大きくされ、
それによってオーバーサンプリングクロック信号φosの
位相は速くされる。一方、可変分周回路VFDの分周比
は、上記位相比較回路PFCから出力されるダウン信号dw
に従って1/6から1/7の方向に小さくされ、オーバーサン
プリングクロック信号φosの位相は遅くされる。これら
の可変分周回路VFDの分周比は、オーバーサンプリング
クロック信号φosのある一定値ｋサイクル分、例えば６
サイクル分を単位に、切り換えられる。 可変分周回路VFDで形成されたオーバーサンプリング
クロック信号φosは、分周回路FDによって例えば1/128
の固定的な分周比で分周され、内部サンプリングクロッ
ク信号φs2が形成される。したがって、内部サンプリン
グクロック信号φs2の中心周波数は、1.2288MHzの1/128
すなわち9.6KHzとされる。また、可変分周回路VFDの分
周比が変化され、その分周比がオーバーサンプリングク
ロック信号φosの例えば６サイクル分を単位に保持され
ることによって、内部サンプリングクロック信号φs2の
位相はオーバーサンプリングクロック信号φosの±１サ
イクル分すなわち内部サンプリングクロック信号φs2の
±1/128サイクル分を範囲として制御される。前述のよ
うに、サンプリングクロック信号φｓと内部サンプリン
グクロック信号φs2の位相差は、せいぜいオーバーサン
プリングクロック信号φosの１サイクル分程度であるた
め、このように可変分周回路VFDの分周比を1/5から1/7
の範囲で変化させることによって、サンプリングクロッ
ク信号φｓと内部サンプリングクロック信号φs2の位相
（周波数）を一致させることができる。 以上のように、この実施例のA/D・D/A変換装置ADEのA
/D変換回路A/Dに供給されるオーバーサンプリングクロ
ック信号φosとデシメータ回路DECに供給されるサンプ
リングクロック信号φs2は、PLL回路PLLにおいて、ディ
ジタル信号処理装置DSPによって抽出されるサンプリン
グクロック信号φｓと位相同期される。このため、デシ
メータ回路DECに供給されるサンプリングクロック信号
φｓの位相（周波数）が伝送路を伝達されるデータの位
相に従って変化された場合でも、オーバーサンプリング
クロック信号φosの位相が追随して変化される。したが
って、オーバーサンプリングクロック信号φosに従って
行われるA/D変換回路A/DのA/D変換処理と、内部サンプ
リングクロック信号φs2に従って行われるデシメータ回
路DECの抽出（間引き）処理及びサンプリングクロック
信号φｓに従って行われるディジタル信号処理装置DSP
の変復調処理が一貫して同期化される。これにより、デ
ィジタル信号処理装置DSPにおいてサンプリングクロッ
ク信号の位相補正が行われるにもかかわらず、モデム全
体の変復調処理が正常化され、その信号伝達特性が改善
される。 以上の本実施例に示されるように、この発明をモデム
等に用いられるA/D・D/A変換装置に適用した場合、次の
ような効果が得られる。すなわち、 （１）オーバーサンプリング方式を用いたA/D・D/A変換
装置のA/D変換回路に供給されるオーバーサンプリング
クロック信号とデシメータ回路に供給される内部サンプ
リングクロック信号を、ディジタル信号処理装置で抽出
されるサンプリングクロック信号に位相同期させるため
のPLL回路を設けることで、A/D変換回路から出力される
ディジタル信号とデシメータ回路の抽出処理及びデシメ
ータ回路から出力される出力ディジタル信号とディジタ
ル信号処理装置によるデータ処理が一貫して同期化さ
れ、オーバーサンプリング数が一定化されるため、ディ
ジタル信号処理装置DSPにおいてサンプリングクロック
信号の位相補正が行われるにもかかわらず、オーバーサ
ンプリング方式を用いたA/D・D/A変換装置を含むモデム
全体の変復調処理を安定化することができ、誤動作を防
止できるという効果が得られる。 （２）上記（１）項により、オーバーサンプリング方式
を用いたA/D・D/A変換装置を含むモデム全体としてのS/
N比を向上できるという効果が得られる。 （３）上記（１）項及び（２）項により、モデムのチャ
ンネルフィルタ及びAGC（自動利得制御）回路を省略す
ることができ、モデム等の回路構成を簡略化でき、その
チップ面積を縮小できるという効果が得られる。 以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図のオ
ーバーサンプリングクロック信号φosとサンプリングク
ロック信号φｓの比すなわちオーバーサンプリング数は
128ではなく、他の値とされるものであってもよい。ま
た、可変分周回路VFDは、位相比較回路PFCから出力され
る位相制御信号up又はdwによってその発振周波数が直接
制御されるような可変周波数発振回路であってもよい。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるモデムのA/D・D/A
変換装置に適用した場合について説明したが、それに限
定されるものではなく、例えば他のディジタル伝送装置
に用いられる同様なA/D・D/A変換装置にも適用できる。
本発明は、少なくともオーバーサンプリング方式を用い
たA/D・D/A変換装置又はこのようなA/D・D/A変換装置を
含む半導体装置に広く適用できる。 〔発明の効果〕 本願発明によれば、デシメータ回路より得られる第２
のディジタル信号からディジタル信号処理回路によって
抽出されるサンプリングクロック信号からA/D変換回路
に供給されるオーバーサンプリングクロックとデシメー
タ回路に供給される内部サンプリングパルスとを形成す
るPLL回路を水晶発振回路からの高安定度の基準周波数
信号が供給される可変分周器に置換されると言うデジタ
ル方式のPLL回路としているので、水晶発振回路からの
基準周波数信号が供給される可変分周器の出力すなわち
オーバーサンプリングクロックやサンプリングクロック
とは、電源電圧の変動、雑音と無関係に、送信側サンプ
リングクロックのタイミングと合致し、正確な受信が可
能となり、S/N比が向上すると言う顕著な作用・効果を
奏するものである。

【図面の簡単な説明】 第１図は、この発明が適用されたA/D・D/A変換装置の一
実施例を示すブロック図、 第２図は、従来のA/D・D/A変換装置のブロック図であ
る。 ADE……A/D・D/A変換装置、A/D……A/D変換回路、DEC…
…デシメータ回路、PLL……PLL回路、PFC……位相比較
回路、VFD……可変分周回路、FD……分周回路、DSP……
ディジタル信号処理装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 雅之 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 金山 正文 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 佐藤 光正 小平市上水本町1448番地 日立超エル・ エス・アイエンジニアリング株式会社内 (72)発明者 伊藤 恒夫 青梅市今井2326番地 株式会社日立製作 所デバイス開発センタ内 (56)参考文献 特開 昭59−13453（ＪＰ，Ａ) 特開 昭51−61245（ＪＰ，Ａ) 特開 昭55−46660（ＪＰ，Ａ) 特開 昭55−75345（ＪＰ，Ａ) 特開 昭61−148986（ＪＰ，Ａ) 特開 昭57−104318（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．データ伝送を行うための変復調装置に内蔵される半
   導体集積回路装置であって、 通信回線を介して伝達される入力アナログ信号をオーバ
   ーサンプリングクロックに従って第１のディジタル信号
   に変換するA/D変換回路と、 上記A/D変換回路より得られる上記第１のディジタル信
   号を内部サンプリングパルスに従って第２のディジタル
   信号に変換するデシメータ回路とを半導体基板上に具備
   してなり、 上記デシメータ回路より得られる上記第２のディジタル
   信号からディジタル信号処理回路によって抽出されるサ
   ンプリングクロック信号から上記A/D変換回路に供給さ
   れる上記オーバーサンプリングクロックと上記デシメー
   タ回路に供給される上記内部サンプリングパルスとを形
   成するPLL回路を上記半導体基板上にさらに具備してな
   り、 該PLL回路は、 上記ディジタル信号処理回路により抽出される上記サン
   プリングクロック信号と上記デシメータ回路に供給され
   る上記内部サンプリングパルスとの位相差を検出し、デ
   ィジタル信号としての位相制御信号を出力する位相比較
   回路と、 上記位相比較回路から出力される上記位相制御信号に従
   ってその分周比が制御され、水晶発振回路から形成され
   る基準周波数信号を該分周比に従って分周することによ
   り、上記A/D変換回路に供給される上記オーバーサンプ
   リングクロックを形成する可変分周回路と、 上記可変分周回路から形成される上記オーバーサンプリ
   ングクロックを所定の分周比で分周することにより、上
   記デシメータ回路と上記位相比較回路とに供給される上
   記内部サンプリングパルスを形成する他の分周回路とを
   有することを特徴とする半導体集積回路装置。