JPS6354018A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＰＬＬ　（フェーズ・ロックド・ループ）
回路に関するもので、例えば補間型Δ−Σ方式のＡ／Ｄ
　−Ｄ／Ａ変換に必要なりロック信号を形成するディジ
タルＰＬＬ回路に利用して有効な技術に関するものであ
る。

〔従来の技術〕

モデム（ＭＯＤＥＭ）やコーデック（ＣＯＤＥＣ）等に
利用される補間（オーバーサンプリング）型Δ−Σ方式
のＤ／Ａ変換回路では、ディジタル信号のピント数を誤
差禎分回路によって圧縮し、この圧縮されたディジタル
信号をアナログ信号に変換する方法が採られる。これに
より、Ｄ／Ａ変換部の回路を簡素化しその規模を小さく
できる。

このような補間型Ｄ／Ａ変換回路に関しては、例えば、
昭和５９年３月、電気通信学会誌、全国大会講演予稿集
（通信部門’）　Ｔｈ５０６等に記載されている。

〔発明が解決しようとする問題点〕

本願発明者は、上記モデム用半導体集積回路装置に用い
るＰＬＬ回路として、第３図に示すようなディジタルＰ
ＬＬ回路を考案した。上記モデムでは、送信側から送ら
れる例えば９．６　Ｋ　Ｈｚの基準人力クロック信号φ
１に従って、これと同期した内部クロック信号φ２を形
成する。上記基準人力クロック信号φ１は、送信側の装
置において水晶発振回路等により形成される高安定の例
えば１゜２２８８ＭＨ２の基準周波数信号を１／１２１
３に分周して形成される。このため、第３図のディジタ
ルＰＬＬ回路における基準人力クロック信号φ１と内部
クロック信号φ２との位相差はせいぜい基準周波数信号
の１サイクル分の範囲内縛納まるような微小なものとな
る。

したがって、第３図のディジタルＰＬＬ回路では、例え
ば７．３７２８ＭＨｚの周波数とされる第１の基準周波
数信号φ０を受け、それを１１５゜１／６又は１／７の
分周比で分周して第２の基準周波数信号φＣを形成する
可変分周回路ＶＦＤと、上記第２の基準周波数信号φＣ
を１／１２８の固定した分周比で分周し上記内部クロッ
ク信号φ２を形成する分周回路ＦＤが設けられる。この
可変分周回路ＶＦＤＯ分周比は、送信側から送られる基
準人力クロック信号φ１と内部クロック信号φ２の位相
差を検出する位相比較回路ＰＦＣの出力信号として得ら
れるアップ信号ｕｐｏ及びダウン信号ｄ　ｗ　ｏにより
制御される。また、この可変分周回路ＶＦＤが基準入力
クロック信号φ１と内部クロック信号φ２の微小な位相
差に応答することによってジッタが生じることを防止す
るため、位相比較回路ＰＦＣと可変分周回路ＶＦＤＯ間
にウオーキング回路ＷＡＣが設けられる。ウオーキング
回路ＷＡＣは、位相比較回路ＰＦＣから出力されるアン
プ信号ｕｐｏ又はダウン信号ｄｗｏの回数を計数し、そ
の計数値が所定の数を超えた場合においてのみ、可変分
周回路ＶＦＤの分周比を制御するための位相制御信号ｕ
ｐ又はｄｗを形成する。可変分周回路ＶＦＤはこれらの
位相制御信号ｕｐ又はｄｗに従ってその分周比を変化さ
せ、その出力信号すなわち基準周波数信号φＣの位相（
周波数）を変化させる。また、これらの分周比は、第２
の基準周波数信号φＣの例えば６サイクル分を単位に維
持されるため、実質的に基準周波数信号φＣの１サイク
ル分を範囲とする位相制御が行われるものである。

以上のように、第３図のディジタルＰＬＬ回路では、ウ
オーキング回路ＷＡＣを設けることにより、位相比較回
路ＰＦＣの出力信号による位相制御を制限し、シフタの
少ない安定した内部クロック信号φ２を形成することを
考えた。しかしながら、上記のディジタルＰＬＬ回路に
は、さらにその応答性という面で大きな問題点が残され
ていることが、本願発明者等によって明らかになった。

すなわち、第３図のウオーキング回路ＷＡＣは、位相比
較回路ＰＦＣの出力信号ｕｐｏ及びｄｗ。

をその信号幅すなわち位相差の大きさに関係なく計数し
、位相制御信号ｕｐ及びｄｗを形成する。

したがって、位相差が可変分周回路ＶＦＤＯ分周比を制
御するほどではない微小なものであっても計数し、所定
の回数に達すると位相制御信号ｕｐ又はｄｗを出力して
しまう。また、逆に位相差が大きくなり早急に可変分周
回路ＶＦＤＯ分周比を制御する必要がある場合でも、所
定の回数だけ計数しないと位相制御信号ｕｐ又はｄｗが
形成されない。このため、基準人力クロック信号φ１と
内部クロック信号φ２の位相差が小さく安定した状態に
あるにもかかわらず可変分周回路ＶＦＤＯ分周比が制御
されてしまい、またその反面、電源電圧変動等にともな
う急激な位相変動に対するＰＬＬ回路としての応答速度
が遅くなってしまう。

この発明の目的は、応答特性を改良したＰＬＬ回路を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を面単に説明すれば、下記の通りである。

すなわち、基準入力クロック信号と内部クロック信号の
位相差を検出する位相比較回路と可変分周回路との間に
、位相比較回路の出力信号の時間幅すなわち基準人力ク
ロック信号と内部クロック信号の位相差の大きさを判定
し、それが所定の大きさを超えた時に可変分周回路の分
周比を制御するための位相制御信号を形成する位相差判
定回路を設けるものである。

〔作　用〕

上記した手段によれば、位相差判定回路によって、基準
人力クロック信号と内部クロック信号の位相差が所定の
大きさ以上となった場合にのみ位相制御信号が形成され
るため、可変分周回路の分周比を制御する必要がないよ
うな微小な位相差は無視され、また電源電圧の変動等に
よる急激な位相変動に対する応答速度が高速化されて、
ＰＬＬ回路としての応答特性が改善される。

〔実施例〕

第１図には、この発明が通用されたディジタルＰＬＬ回
路の一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、公知のＭＯ８集禎回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような一個の半導体基板上において形成される。

この実施例のディジタルＰＬＬ回路では、位相比較回路
ＰＦＣと可変分周回路ＶＦＤとの間に、論理ゲート回路
ＡＧＩ、ＡＣ２，００１とカウンタ回路ＣＴＲ及び制御
信号発生回路ＣＳＣからなる位相差判定回路ＰＤ’Ｃが
設けられる。可変分周回路ＶＦＤには、特に制限されな
いが、水晶発振回路により形成される第１の基準周波数
信号φ０が供給される。この第１の基準周波数信号φ０
の周波数は、例えば７．’３７２８　ＭＨｚとされる。

また可変分周回路ＶＦＤの分周比は、例えば１／６を中
心にし１１５及び１／７の３段階とされ、それらの分周
比は、位相差判定回路ＰＤＣの出力信号ｕｐ及びｄｗに
より制御される。したがって、可変分周回路ＶＦＤの出
力信号すなわち第２の基準周波数信号φＣの中心周波数
は、１．２２８８ＭＨｚとされる。この第２の基準周波
数信号φＣは、分周回路ＦＤによって例えば１／１２　
Ｂのような固定した分周比でさらに分周され、その中心
周波数を９．６　Ｋ　Ｈｚとする内部クロック信号φ２
が形成される。

第１図において、位相比較回路ＰＦＣの一方の入力端子
には、送信側の装置から送られる基準入力クロック信号
φ１が供給される。特に制限されないが、この発明をモ
デムに通用する場合、上記基準人力クロック信号φ１は
、送信側の装置において例えば１．２２８８ＭＨｚの基
準周波数信号を１／１２　Ｂに分周して形成される９、
　６　Ｋ　Ｈｚの信号とされる。

位相比較回路ＰＦＣの他方の入力端子には、同一のチッ
プ内に設けられる可変分周回路ＶＦＤ及び分周回路ＦＤ
によって形成される内部クロック信号φ２が供給される
０位相比較回路ＰＦＣは、上記基準入力クロック信号φ
１と内部クロック信号φ２の位相（周波数）を比較し、
その位相差に応じてアンプ信号ｕｐｏ又はダウン信号ｄ
ｗｏを形成する。アンプ信号ｕｐｏは、内部クロック信
号φ２．の位相が基準人力クロック信号φ１よりも遅れ
た場合に、その位相差に相当する時間だけハイレベルと
され、またダウン信号ｄｗｏは、内部クロック信号φ２
の位相が基準人力クロック信号より進んだ場合に、その
位相差に相当する時間だけハイレベルとされる。

位相比較回路ＰＦＣから出力されるアップ信号ｕｐｏ及
びダウン信号ｄ　ｗ　ｏは、特に制限されないが、位相
差判定回路ＰＤＣのアンドゲート回路ＡＧＩ及びＡ　Ｇ
　２の一方の入力端子にそれぞれ入力されるとともに、
位相差判定回路ＰＤＣの制御信号発生回路Ｃ３Ｇに供給
される。

アントゲ−１・回路ＡＧＩ及びＡＣ２の他方の入力端子
には、上記爪１の基準周波数信号φ０が供給される。ア
ンドゲート回路、Ａ’Ｇ１の出力信号は、位相比較回路
ＰＦＣから出力されるアップ信号Ｕｐｏと第１の基準周
波数信号φ０がともにハイレベルである時にハイレベル
とされる。またアンドゲート回路ＡＣ２の出力信号は、
位相比較回路ＰＦＣから出力されるダウン信号ｄｗｏと
第１の基準周波数信号φ０がともにハイレベルである時
にハイレベルとされる。アンドゲート回路ＡＧＩ及びＡ
Ｃ３の出力信号は、オアゲート回路ＯＧＩの二つの入力
端子にそれぞれ入力される。オアゲート回路ＯＧ１の出
力信号は、アンドゲート回路ＡＧ１及びＡＣ３の出力信
号のどちらかがハイレベルであると、ハイレベルとされ
る。これにより、オアゲート回路ＯＧＩの出力端子Ｃｐ
には、位相比較回路ＰＦＣから出力されるアップ信号ｕ
ｐ。

又はダウン信号ｄｗｏのハイレベルによってストローブ
された第１の基準周波数信号φ０の一部が出力される。

すなわち、このオアゲート回路ＯＧ１の出力端子に出力
される第１の基準周波数信号φ０の数を計数することに
よって、基準人力クロック信号φ１と内部クロック信号
φ２の位相差の大きさを知ることができる。オアゲート
回路ＯＧ１の出力信号ｃｐは、カウンタ回路ＣＴＲに供
給される。

カウンタ回路ＣＴＲは、例えば３ビツトのパイナリイカ
ウンタを含み、オアゲート回路ＯＧ１の出力信号ｃｐと
して得られる第１の基準周波数信号φＯの数を計数する
。カウンタ回路ＣＴＲの計数出力は、図示されないアン
ドゲート回路によってデコードされ、その計数値が例え
ば６以上になると、その出力信号ｃｇをハイレベルとす
る。この出力信号ｃｇのハイレベルは、次の回の計数に
よってその計数値が５以下となるまで維持される。

パイナリイカウンタの計数値が５以下である場合、カウ
ンタ回路ＣＴＲの出力信号ｃｇはロウレベルのままとさ
れる。カウンタ回路Ｃ’Ｉ’　Ｒの出力信号Ｃｇは、位
相差判定回路ＰＤＣ内の制御信号発生回路Ｃ８Ｇに供給
される。

制御信号発注回路Ｃ３Ｇは、上記カウンタ回路ＣＴＲの
出力信号ｃｇと位相比較回路ＰＦＣから出力されるアン
プ信号ｕｐｏ及びダウン信号ｄｗ０により、可変分周回
路ＶＦＤＯ分周比を制御するための位相制御信号ｕｐ及
びｄｗを形成し、可変分周回路ＶＦＤに供給する。すな
わち、カウンタ回路ＣＴＲの出力信号ｃｇがハイレベル
となった時、位相比較回路ＰＦＣから出力されるア・ノ
ブ（ｆｊ？ｙ　ｕ　ｐ　ｏがハイレベルであると、可変
分周回路ＶＦＤＯ分周比を大きくするための位相制御信
号ｕｐを形成する。また、カウンタ回［ｉ！３ＣＴＲの
出力信号ｃｇがハイレベルとなった時、位相比較回路Ｐ
ＦＣから出力されるダウン信号ｄｗｏがハイレベルであ
ると、可変分周回路ＶＦＤＯ分周比を小さくするための
位相制御信号ｄｗを形成する。

カウンタ回路ＣＴＲの出力信号ｃｇがロウレベルである
と、位相比較回路ＰＦＣから出力されるアップ信号ｕｐ
ｏ及びダウン信号ｄｗｏの）＼イレベルに関係なく、位
相制御信号ｕｐ及びｄｗはロウレベルとされる。

可変分周回路ＶＦＤは、前述のように、その周波数が例
えば７．３７２８ＭＨｚとされる第１の基準周波数信号
φＯを受け、それを指定された分周比で分周して、第２
の基準周波数信号φＣを形成する。可変分周回路ＶＦＤ
Ｏ分周比は、１／Ｍを中心にして１／（Ｍ−１）及び１
／（Ｍ＋１）の３段階とされ、例えば１１５．１／６及
び１／７の分周比とされる。また、上記分周比は、上記
店準入力、クロフク信号φ１と内部クロック信号φ２が
位相ロックされた状態で１／６とされる。したがって、
可変分周回路ＶＦＤの出力信号すなわち第２の基準周波
数信号φＣの位相ロック状態における中心周波数は１．
２２８８ＭＨｚとされる。可変分周回路ＶＦＤの分局比
は、上記位相差判定回路ＰＤＣから出力される位相制御
信号ｕｐに従って１／６から１１５の方向に大きくされ
、それによって基準周波数信号φＣの位相は速くされる
。

一方、可変分周回路ＶＦＤの分周比は、上記位相差判定
回路ＰＤＣから出力される位相制御信号ｄＷに従って１
／６から１／７の方向に小さくされ、基準周波数信号φ
Ｃの位相は遅くされる。これらの可変分周回路ＶＦＤＯ
分周比は、基準周波数信号φＣの例えば６サイクル分を
単位に、言い換えると最低、基準周波数信号φＣの６サ
イクル分の時間以上保持される。

可変分周回路ＶＦＤで形成された第２の基準周波数信号
φＣは、分周凹路ＦＤによって例えばｌ／１２Ｂの固定
的な分周比で分周され、内部クロック信号φ２が形成さ
れる。したがって、内部クロック信号ψ２の中心周波数
は、１．２２１３８ＭＨ２の１／６すなわち９．６　Ｋ
　Ｈｚとされる。また、可変分周回路ＶＦＤの分周比が
変化され、それらの分周比が基準周波数信号φＣの例え
ば６サイクル分を単位に保持されることによって、内部
クロック信号φ２の位相は基準周波数信号φＣの±１１
サイクルすなわち内部クロック信号φ２の±１／１２８
サイクル分を範囲として制御される。前述のように、基
準入力クロック信号φ１と内部クロック信号φ２の位相
差は、せいぜい基準周波数信号φＣの１サイクル分程度
であるため、このように可変分周回路ＶＦＤの分局比を
１１５から工／７の範囲で変化させることによって、基
準入力クロック信号φ１と内部クロック信号φ２の位相
（周波数）を一致させることができる。

第２図には、第１図のディジタルＰＬＬ回路の一実施例
のタイミング図が示されている。同図により、このディ
ジタルＰＬＬ回路の動作の櫃要を説明する。

第２図において、第１の基準周波数倍３・φ０は、例え
ば７．３７２８ＭＨｚとされ、それを可変分周回路’Ｊ
　Ｆ　Ｄによって１１５，１．／６又は１／７に分周す
ることによって、中心周波数を１．２２８８ＭＨｚとす
る第２の基準周波数信号φＣが得られる。この基準周波
数信号φＣは、分周回路ＦＤによってさらに１／１２８
に分周され、その中心周波数を９．６　Ｋ　Ｈｚとする
内部クロック信号φ２が形成される。

基準入力クロック信号φ１と内部クロック信号φ２に第
２図の（ａ）に示すような比較的小さな位相差が生じ、
位相比較回路ＰＦＣから出力されるアップ信号ｕｐｏが
ハイレベルになると、位相差判定回路ＰＤＣのオアゲー
ト回路ＯＧＩの出力端子ｃｐには、その位相差に応じた
例えば２（ツ（サイクル）分の第１の基準周波数信号φ
０が出力される。

位相差判定回路ＰＤＣのカウンタ回路ＣＴＲは、このオ
アゲート回路ＯＧＩの出力信号ｃｐを計数するが、その
計数値が所定の数値すなわち６に満たないことから、そ
の出力信号ｃｇはロウし・ベルのままとされる。したが
って、位相差判定回路ＰＤＣの制御信５＋発生回路ＣＳ
Ｃの出力信号ｕｐ及びｄｗはともにロウレベルのままと
さ、れる。

次に、基準入力クロック信号φ１に対する内部クロック
（ｉ号φ２の位相遅れが第２図のＣｂ）に示すように大
きくなると、位相比較回路ＰＦＣから出力されるアンプ
信号ｕｐｏのハイレベルとされる時間が長くなり、位相
差判定回路ＰＤＣのオアゲート回路ＯＣ１の出力端子ｃ
ｐには、例えば’７　（固くサイクル）分の基準周波数
信号φ０が出力される。

カウンタ回路ＣＴＲは、その計数値が所定の数値６を超
えたことによって、その出力信号ｃｇをハイレベルとす
る。制御信号発生回路Ｃ８Ｇは、このカウンタ回路ＣＴ
Ｒの出力信号ｃｇのハイレベルと位相比較回路ＰＦＣか
ら出力されるアップ信号ｕｐｏのハイレベルによって、
位相制御信号ｕｐをハイレベルとする。これにより、可
変分周回路ＶＦＤの分周比は１／７から１／６又は１／
６から、１１５と１段階づつ大きくされ、基準周波数信
号−〇ひいては内部クロック信号φ２の位相（周波数）
が速く　（高く）される。

内部クロック信号φ２の位相が基準入力クロック信号φ
１よりも速くなった場合、位相比較回路ＰＦＣから出力
されるダウン信号ｄｗｏ及び制御信号発生回路Ｃ３Ｇか
ら出力される位相制御信号ｄｗによって、上記と同様な
位相１ｊ御動作が行われる。これにより、可変分周回路
Ｖ　ＦＤの分周比は１１５から１／６又は１／６から１
／′７と１段階づつ小さくされ、基準周波数信号φＣひ
いては内部クロック信号φ２の位相（周波数）が遅く　
（低く）される。

以上のように、この実施例のディジタルＰＬＬ回路では
、位相比較回路ＰＦＣと可変分周囲路ＶＦＤの間に、基
準人力クロック信号φ１と内部クロック信号φ２の位相
差の大きさを判定するための位相差判定回路ＰＤＣが設
けられる。また、この位相差判定回路ＰＤＣは、基準周
波数信号φＣを形成するための第１の基準周波数信号φ
Ｏを位相比較回路ＲＦＣから出力されるアンプ信号ｕｐ
Ｏ及びダウン信号ｄ　ｓ・ｏによってストローブするた
めの論理回路と、その出力信号を計数するための３ビツ
トのパイナリイカウンタ及びその出力信号と位相比較回
路ＰＦＣから出力されるアップ信号ｕｐｏ及びダウン信
号ｄｗｏにより位相制御信号ｕｐ又はｄｗを形成するた
めの制御信号発生回路Ｃ５Ｇからなる簡単な回路構成と
される。したがって、比較的簡単な回路を追加するだけ
で、位相差の大きさに従った位相制御を行うことができ
、小さい位相差によるジッタを解消し、電瀝電圧変動等
による大きな位相変動に対して高速に応答しうるディジ
タルＰＬＬ回路を実現できるものである。

以上の本実施例に示されるように、この発明をモデム等
に用いられるディジタルＰＬＬ回路に通用した場合、次
のような効果が得られる。すなわち、 （１）基準入力クロック信号と内部クロック信号の位相
差を検出する位相比較回路と可変分周回路との間に、位
相比較回路の出力信号の時間幅すなわち基準人力クロッ
ク信号と内部クロック信号の位相差の大きさを判定し、
それが所定の大きざを超えた時に可変分周回路の分周比
を制御するための位相制御信号を形成する位相差判定回
路を設けることで、微小な位相差が無視され、ディジタ
ルＰＬＬ回路としてのジッタを防止することができると
いう効果が得られる。

（２）上記（１）項により、電源電圧の変動等による急
激な位相変動が生じた場合、初回の位相比較回路の出力
信号によって、ただちに可変骨）７１回路の分周比を制
御することができ、ディジタルＰＬＬ回路としての応答
速度を高速化できるという効果が得られる。

（３）上記（１）項及び（２）項により、ｗＪ単な回路
を追加するだけで、応答性の優れたディジタルＰＬＬ回
路を実現することができ、ディジタルＰＬＬ回路を含む
モデム（ＭＯＤＥＭ）やコーデック（ＣＯＤＥＣ）等の
信号伝達特性を改善することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨をＡｍしない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の位相
差判定回路ＰＤＣのカウンタ回路ＣＴＲの判定値は６以
外の数値であってもよいし、位相差判定回路ＰＤＣはカ
ウンタ回路ＣＴＲを用いるものでなく、例えば位相比較
回路ＰＦＣから出力されるアップ信号ｕｐｏ又はダウン
信号ｄ　ｗ　ｏを積分することによって、位相差の大き
さを判定するものであってもよい。また、可変分周回路
ＶＦＤは、位相差判定回路ＰＤＣの出力信号ｕｐ又はｃ
ｉｗによってその発ＪＪｉＪｍ波数が直接制御されるよ
うな他種の可変周波数発振回路であってもよい。また、
第１図の分周回路ＦＤは、特に設けられなくてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるモデムのディジタル
ＰＬＬ回路に通用した場合について説明したが、それに
限定されるものではなく、例えば他の各種の装置に用い
られる各種のＰＬＬ回路にも通用できる。本発明は、少
なく５！：も基準人力クロック信号と内部クロック信号
との位相差を比較しその結果によって内部クロック信号
の位相（周波数）を制御するようなＰＬＬ回路に広く通
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、基準人力クロック信号と内部クロック信号
の位相差を検出する位相比較回路と可変分周回路止の間
に、位相比較回路の出力信号の時間幅すなわち基準人力
クロック信号と内部クロック信号の位相差の大きさを判
定し、それが所′定の大きさを超えた時に可変骨ｊ児回
路の分周比を制御するための位相制御信号を形成する位
相差判定回路を設けることで、ジッタを防止し、応答速
度の高速化を図ったＰＬＬ回路を実現できるものである
。

【図面の簡単な説明】

第１図は、この発明が通用されたディジタルＰＬＬ回路
の一実施例を示すブロック図、第２図は、第１図のディ
ジタルＰＬＬ回路の動作の一例を示すタイミング図、 第３図は、この発明に先立って本願発明者等が開発した
ディジタルＰＬＬ回路のブロック図である。 ＰＦＣ・・位相比較回路、ＰＤＣ・・・位相差判定回路
、ＡＣＩ〜ＡＧ２・・・アンドゲート回路、ＯＧｌ・・
・オアゲート回路、ＣＴＲ・・・カウンタ回路、Ｃ５Ｇ
・・・制御信号発生回路、ＶＦＤ・・・可変分周回路、
ＦＤ・・・分周回路、ＷＡＣ・・・ウオーキング回路。 第１図 φＯ 嬉２図

Claims (1)

1. 【特許請求の範囲】 １、入力クロック信号と内部クロック信号を受ける位相
   比較回路と、上記位相比較回路によって検出される位相
   差が所定の大きさを超えた時に位相制御信号を形成する
   位相差判定回路と、その位相が上記位相制御信号に従っ
   て制御される上記内部クロック信号を形成するクロック
   発生回路とを含み、上記入力クロック信号に同期された
   上記内部クロック信号を得るものであることを特徴とす
   るＰＬＬ回路。 ２、上記ＰＬＬ回路はディジタルＰＬＬ回路であり、上
   記クロック発生回路は、第１の基準周波数信号を受けそ
   れを上記位相制御信号に従った分周比で分周することに
   よって第２の基準周波数信号を形成する可変分周回路と
   、上記第２の基準周波数信号を受けその整数分の一の周
   波数とされる上記内部クロック信号を形成する分周回路
   とを含むものであり、上記位相差判定回路は、上記位相
   比較回路の出力信号と上記第１の基準周波数信号を受け
   る論理積回路と、上記論理積回路の出力信号を計数しそ
   の計数値が所定の数を超えた時に上記位相制御信号を形
   成するカウンタ回路とを含むものであることを特徴とす
   る特許請求の範囲第１項記載のＰＬＬ回路。