JPS63107228A - デイジタルｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルＰＬＬ　（フェーズ・ロックド
・ループ）回路に関するもので、例えば補間型Δ−Σ方
式を用いたオーバーサンプリング型のＡ／Ｄ　−Ｄ／Ａ
変換装置等にサンプリングクロック信号を供給するディ
ジタルＰＬＬ回路に利用して有効な技術に関するもので
ある。

〔従来の技術〕

モデム（ＭＯＤＥＭ）やコーデック（ＧＯＤＥＣ）等に
利用される補間型Δ−Σ方式のＡ／Ｄ・Ｄ／Ａ変換装置
については、例えば、昭和５９年３月、電気通信学会誌
、全国大会講演予稿築（通信部門）Ｎ１５０６等に記載
されている。

〔発明が解決しようとする問題点〕

本願発明者等は、上記モデム用半導体集債回路装置に用
いられるＡ／Ｄ　−Ｄ／Ａ変換装置にサンプリングクロ
ック信号を供給するためのＰＬＬ回路として、第４図に
示すようなディジタルＰＬＬ回路を考案した。

第４図のディジタルＰＬＬ回路は、送信側から送られる
例えば９．６　Ｋ　Ｈｚの基準人力クロック信号φｓ１
に従って、これに位相同期された第２の内部クロック信
号φＳ２を形成する。すなわち、ディジタルＰＬＬ回路
は、その周波数が例えば７゜３７２８ＭＨｚとされる基
準周波数信号φ０を受けそれを１１５．１／６又は１／
７の分周比で分周することによって第１の内部クロック
信号φＣを形成する可変分周回路ＶＦＤと、上記第１の
内部クロック信号φＣを１／１２　Ｂの固定した分周比
で分周することによって上記第２の内部クロック信号φ
Ｓ２を形成する分周回路ＦＤ及び位相比較回路ＰＦＣを
含む。位相比較回路ＰＦＣは、基準入力クロック信号φ
Ｓ１と内部クロック信号φｓ２の位相（周波数）を比較
し、その位相差に応じて位相差信号ｕｐ又はｄ　ｏｗｎ
を形成する。可変分周回路ＶＦＤは、位相比較回路ＰＦ
Ｃから出力される位相差信号ｕｐ又はｄｏｗｎに従って
その分周比を切り換え、その出力信号すなわち第１の内
部クロック信号φＣに従って形成される第２の内部クロ
ック信号φＳ２の位相（周波数）を基準入力クロック信
号φｓｌに同期させる。可変分周回路ＶＦＤから出力さ
れる第１の内部クロック信号φＣは、サンプリングクロ
ック信号として、オーバーサンプリング型のＡ／Ｄ−Ｄ
／Ａ変換装置ＡＤＥに供給される。

ところが、第４図のディジタルＰＬＬ回路にはさらに次
のような問題点が残されていることが、本願発明者等に
よって明らかになった。すなわち、位相比較回路ＰＦＣ
は基準入力クロック信号φＳ１及び内部クロック信号φ
Ｓ２の位相をそれぞれの立ち上がりにおいて比較し、そ
の位相差に従って位相差信号ｕｐ又はｄｏｗｎをハイレ
ベルとする。また、可変分周回路ＶＦＤＯ分周比は、上
記基準人力クロック信号φｓｌ及び第２の内部クロ７り
信号φｓ２が位相ロックされた状態においてその中心値
である１／６とされ、上記位相差信号ｕｐ又はｄｏｗｎ
がハイレベルとされた場合次の位相比較が行われるまで
の間継続して１１５又は１／７とされる。したがって、
位相差信号ｕｐ又はｄｏｗｎが一旦ハイレベルとされる
ことによって、第１の内部クロック信号φＣすなわちＡ
／Ｄ・Ｄ／Ａ変換装置ＡＤＥに供給されるサンプリング
クロック信号φＳの位相は基準周波数信号φ０の１２８
周期分変化される。このため、位相同期後のジッタ等に
よって比較的小さな位相変動が生じた場合でも、第１の
内部クロック信号φＣすなわちＡ／Ｄ　−Ｄ／Ａ変換装
置ＡＤＨのサンプリングクロック信号φＣの位相（周波
数）が比較的大きく変化されてしまう、これにより、オ
ーバーサンプリング型Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥ
のサンプリングタイミングが比較的大きな変動を呈し、
通信系全体のＳ／Ｎ比が低下する。

この発明の目的は、Ｓ／Ｎ比の改善を図ったディジタル
ＰＬＬ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、一旦位相同期された後のディジタルＰＬＬ回
路の可変分周回路の分周比を、通常その中心分周比とし
、位相比較回路から出力される位相差信号に従って１分
周期間だけ増減させるものである。

〔作　用〕

上記した手段によれば、上記のような可変分周回路の分
周比制御を複数回繰り返すことによって、基準人力クロ
ック信号及び内部クロック信号の位相（周波数）を、オ
ーバーサンプリング型のＡ／Ｄ　−Ｄ／Ａ変換装置のサ
ンプリングタイミングを急激に変化させることなく徐々
に同期させることができるため、位相ロック後のジンク
等による一時的な位相変動によってオーバーサンプリン
グ型のＡ／Ｄ　−Ｄ／Ａ変換装置を含む通信系のＳ／Ｎ
比が低下することを防止できる。

〔実施例〕

第２図には、この発明が通用されたディジタルＰＬＬ回
路の一実施例のブロフク図が示されている。同図の各ブ
ロックを構成する回路素子は、公知のＭＯ３集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような一個の半導体基板上において形成される。

この実施例のディジタルＰＬＬ回路では、位相比較回路
ＰＦＣと可変分周回路ＶＦＤとの間に、分周比制御回路
ＦＤＣが設けられる０分周比制御回路ＦＤＣは、位相比
較回路ＰＦＣから出力される位相差信号ｕＯ及びｄＯに
従って、位相制御信号ｕｐ及びｄｏｗｎを形成する。こ
れらの位相制御信号ｕｐ及びｄｏｗｎは、このディジタ
ルＰＬＬ回路が一旦位相ロツク状態となった後において
、可変分周回路ＶＦＤＯ分周比をその一分周期間変化さ
せるような短い時間だけハイレベルとされる。

また、特に制限されないが、基準人力クロック信号φｓ
１及び内部クロック信号φｓ２（第２の内部クロック信
号）の位相差が所定の大きさを超えた場合、位相差信号
ｕｏ及びｄｏがそのまま位相制御信号ｕｐ及びｄｏｗｎ
として伝達される。したがって、位相同期後のジンク等
による一時的な位相変動によってオーバーサンプリング
型のＡ／Ｄ　−Ｄ／Ａ変換装置のサンプリングタイミン
グを急激に変化させることなく位相同期させることがで
き、Ｓ／Ｎ比の向上を図ることができるとともに、比較
的大きな位相変動が生じた場合の位相回復時間及び位相
引き込み時間を短縮化することができる。

第２図において、可変分周回路ＶＦＤには、例えば７．
３７２８ＭＨｚの周波数とされる基準周波数信号φ０が
供給される。可変分周回路ＶＦＤは、通常例えば１／６
の分周比で基準周波数信号φ０を分周し、その中心周波
数を１．２２８８ＭＨｚとするサンプリングクロック信
号φＣ（第１の内部クロック信号）を形成する。このサ
ンプリングクロック信号φＣは、オーバーサンプリング
型Ａ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥに供給されるととも
に、分周回路ＦＤにも供給される。

分周回路ＦＤは、このサンプリングクロック信号φＣを
例えば１／１２８のような固定した分周比でさらに分周
し、その中心周波数を９．６　Ｋ　Ｈｚとする内部クロ
ック信号φ３２（第２の内部クロック信号）を形成する
。この内部クロック信号φｓ２は、位相比較回路ＰＦＣ
の一方の入力端子に供給される。

位相比較回路ＰＦＣの他方の入力端子には、送信側の装
置から送られる基準入力クロック信号φｓｌが入力され
る。特に制限されないが、この発明をモデムに通用する
場合、上記基準人力クロック信号φｓ１は、例えば水晶
発振回路により形成される１、２２８８ＭＨｚの基本ク
ロック信号を１／１２８に分周することによって形成さ
れる９、６ＫＨｚの信号とされる。

位相比較回路ＰＦＣは、上記基準人力クロック信号φＳ
１と内部クロック信号φＳ２の立ち上がり位相（周波数
）を比較し、その位相差に応じて位相差信号ｕＯ又はｄ
Ｏを形成する。すなわち、位相差信号ｕｏは、内部クロ
ック信号φＳ２の位相（周波数）が基準人力クロック信
号φＳ１よりも遅れたく低い）場合にハイレベルとされ
、また位相制御信号ｄｏは、内部クロック信号φＳ２の
位相（周波数〉が基準入力クロック信号φＳ１より進ん
だ（高い）場合にハイレベルとされる。これらの位相差
信号ｕｏ及びｄｏは、分周比制御回路ＦＤＣに供給され
る。

分周比制御回路ＦＤＣは、後述するように、位相差信号
ｕＯ及びｄｏに対応して設けられる二つのフリップフロ
ップＦＦＵ及びＦＦＤと、これらのフリップフロップＦ
ＦＵ及びＦＦＤのリセット制御を行うもう一つのフリッ
プフロップＦＦＳを含む、フリップフロップＦＦＵ及び
ＦＦＤは、通常リセ７）状態とされ、対応する位相差信
号ｕ。

及びｄｏに従ってサンプリングクロック信号φＣの１周
期すなわち可変分周回路ＶＦＤの１分周期間だけセット
状態とされる。これにより、フリップフロップＦＦＵ及
びＦＦＤの出力信号として得られる位相制御信号ｕｐ及
びｄ　ｏ　ｗ　ｎは、位相比較回路ＰＦＣから供給され
る位相差信号ｕｏ及びｄｏに従って、可変分周回路ＶＦ
Ｄの１分周期間だけハイレベルとされる。

分周比制御回路ＦＤＣの具体的な回路構成と動作につい
ては、後で詳細に説明する。

可変分周回路ＶＦＤは、前述のように、その周波数が例
えば７．３７２８ＭＨ２とされる基準周波数信号φ０を
受け、それを指定された分周比で分周して、サンプリン
グクロック信号φＣを形成する。可変分周回路ＶＦＤＯ
分周比は、１／Ｍを中心にして１／（Ｍ−１）及び１／
（Ｍ＋１）の３段階とされ、例えば１１５．１／６及び
１／７の分周比とされる。また、可変分周回路ＶＦＤＯ
分周比は、上記基準入力クロック信号φｓ１と内部クロ
ック信号φＳ２の位相（周波数）が一致した位相ロック
状態において、その中心値である１／６とされる。した
がって、可変分周回路ＶＦＤの出力信号すなわちサンプ
リングクロック信号φＣの中心周波数は１．２２８８Ｍ
Ｈｚとされる。可変分周回路ＶＦＤＯ分周比は、上記分
周比制御回路ＦＤＣから出力される位相制御信号ｕｐに
従って１／６から１１５の方向に大きくされ、それによ
ってサンプリングクロック信号φＣの位相（周波数）は
速く　（高く）される。一方、可変分周回路ＶＦＤＯ分
周比は、上記分周比制御回路ＦＤＣから出力される位相
制御信号ｄｏｗｎに従って１／６から１／７の方向に小
さくされ、それによってサンプリングクロック信号φＣ
の位相（周波数）は遅く　（低く）される、これらの可
変分周回路■ＦＤの分周比は、前述のようにサンプリン
グクロック信号φＣの１周期間すなわち可変分周回路■
ＦＤの１分周期間だけ、１１５又は１／７に変化される
。したがって、位相制御信号ｕｐ又はｄ。

ｗｎがハイレベルとされることによって、サンプリング
クロック信号φＣの位相は、基準周波数信号φ０の１周
期に相当する時間だけ速（又は遅くされる。

可変分周回路ＶＦＤによって形成されるサンプリングク
ロック信号φＣは、オーバーサンプリング型のＡ／Ｄ　
−Ｄ／Ａ変漠装置ＡＤＥに供給されるとともに、分周回
路ＦＤによって例えば１／１２８の固定的な分周比でさ
らに分周され、内部クロック信号φＳ２が形成される。

したがって、内部クロック信号φｓ２の中心周波数は、
１．２２８８　Ｍ　Ｈｚの１／１２８すなわち９．６　
Ｋ　Ｈｚとされる。また、可変分周回路ＶＦＤの分周比
がサンプリングクロック信号φＣの１周期間だけ変化さ
れることによって、内部クロック信号φｓ２の位相も基
準周波数信号φ０の１周期に相当する時間だけ変化され
る。

第１図には、第２図のディジタルＰＬＬ回路の分周比制
御回路１？　Ｄ　Ｃの一実施例の回路図が示されている
。同図において、位相比較回路ＰＦＣから出力される位
相差信号ｕｏ及びｄｏは、対応するアンドゲート回路Ａ
ＧＩ及びＡＣ３の一方の入力端子にそれぞれ供給される
とともに、ノアゲート回路Ｎ０Ｇ１の第１及び第２の入
力端子に供給される。これらのアンドゲート回路ＡＧＩ
及びＡＣ３の他方の入力端子には、後述するフリップフ
ロップＦＦＳの反転出力信号が供給される。これにより
、アンドゲート回路ＡＧＩ及びＡＣ３の出力信号は、フ
リ７ブフロ７ブＦＦＳの反転出力信号がハイレベルのと
きすなわちフリップフロップＦＦＳがリセット状態であ
るときに対応する位相差信号ＵＯ又はｄｏがハイレベル
であるとハイレベルとなる。

アンドゲート回路ＡＧＩの出力信号は、フリップフロッ
プＦＦＵのセット入力端子に供給される。

このフリ７プフロフブＦ　Ｆ　Ｕのリセント入力端子に
は、上記フリップフロップＦＦＳの非反転出力信号が供
給される。また、フリップフロップＦＦＵのクロック入
力端子には、サンプリングクロック信号φＣの反転信号
が供給される。これにより、フリップフロップＦＦＵは
、アンドゲート回路ＡＧｌの出力信号がハイレベルであ
るときすなわちフリツブフロップＦＦＳがリセット状態
であり位相Ｍ（Ｈ号ｕｏがハイレベルとされるときに、
サンプリングクロック（ｍ号φＣのハイレベルからロウ
レベルへの立ち下がりに同期してセント状態とされる。

また、フリップフロップＦＦＳがセント状態とされた場
合、サンプリングクロック信号φＣの立ち下がりに同期
してリセット状態とされる。

このフリップフロップＦＦＵの非反転出力信号は、位相
制御信号ｕｐとして、可変分周回路ＶＦＤに供給される
とともに、オアゲート回路ＯＧＩの一方の入力端子に供
給される。

同様に、アンドゲート＠路ＡＧ２の出力信号は、フリッ
プフロップＦＦＤのセット入力端子に供給される。この
フリップフロップＦＦＤのリセット入力端子には、上記
フリップフロップＦ’　Ｆ　Ｓの非反転出力信号が供給
される。また、フリップフロップＦＦＤのクロック入力
端子には、サンプリングクロック信号φＣの反転信号が
供給される。これにより、フリップフロップＦＦＤは、
アンドゲート回路ＡＧ２の出力信号がハイレベルである
ときすなわちフリップフロップＦＦＳがリセット状態と
され位相差信号ｄＯがハイレベルとされるときに、サン
プリングクロック信号φＣの立ち下がりに同期してセン
ト状態とされる。また、フリップフロップＦＦＳがセッ
ト状態とされた場合、サンプリングクロック信号φＣの
立ち下がりに同期してリセット状態とされる。このフリ
ップフロップＦＦＤの非反転出力信号は、位相制御信号
ｄＯｗｎとして、可変分周回路ＶＦＤに供給されるとと
もに、上記オアゲート回路ＯＧＩの他方の入力端子に供
給される。

オアゲート回路ＯＧＩの出力信号は、アンドゲート回路
ＡＧ３の一方の入力端子に供給される。

アンドゲート回路ＡＣ３の他方の入力端子には、上記サ
ンプリングクロック信号φＣが供給される。

このサンプリングクロック信号φＣは、さらに反転され
、前述のフリップフロップＦＦＵ及びＦＦＤのクロック
入力端子に供給される。アンドゲート回路ＡＣ３の出力
信号は、フリップフロップＦＦＳのセット入力端子に供
給される。フリップフロップＦＦＳのリセット入力端子
には、前述のノアゲート回路Ｎ０Ｇ１の出力信号が供給
される。

フリップフロップＦＦＳの出力信号は、前述のように、
フリップフロップＦＦＵ及びＦＦＤのリセット入力端子
に供給され、その反転ｆＲ号はアンドゲート回路ＡＧＩ
及びＡＣ３の他方の入力端子に供給される。

これにより、フリップフロップＦＦＳは、アンドゲート
回路ＡＧ３の出力信号がハイレベルであるとき、すなわ
ち位相制御信号ｕｐ又はｄ　ｏ　ｗ　ｎのいずれかがハ
イレベルとされその後サンプリングクロック信号φＣが
最初にハイレベルとされたときに、セット状態とされる
。フリップフロップＦ　Ｆ　Ｓがセット状態とされるこ
とで、フリップフロップＦＦＵ及びＦＦＤのリセット入
力端子はハイレベルとされ、またアンドゲート回路ＡＧ
Ｉ及びＡＣ３の出力信号すなわちフリップフロップＦＦ
Ｕ及びＦＦＤのセント入力端子はロウレベルとされる。

これにより、サンプリングクロック信号φＣの立ち下が
りに同期して、フリップフロップＦＦＵ及びＦＦＤがリ
セット状態とされる。これらのフリップフロップＦＦＵ
及びＦＦＤがリセット状態とされることで、位相制御信
号ｕｐ及びｄｏｗｎはロウレベルとされ、可変分周回路
ＶＦＤの分周比はその中心値１７６に戻される。

フリップフロップＦＦＳは、そのままセン１−状態を保
持し、位相比較回路ＰＦＣから供給される位相差信号ｕ
ｏ及びｄｏがともにロウレベルとなったときに、リセッ
ト状態とされる。フリップフロップＦＦＳがリセットさ
れることで、アンドゲート回路ＡＧＩ及びＡＣ３の他方
の入力端子はハイレベルとされ、位相差信号ｕｏ及びｄ
ｏの次のハイレベルによってフリップフロップＦＦ（Ｊ
及びＦＦＤをセットしうる状態となる。

これらのことから、位相比較回路ＰＦＣによって基準入
力クロック信号φＳ１及び内部クロック信号φ３２の位
相差が検出され位相差信号ｕＯ又はｄｏがハイレベルに
なると、分周比制御回路ＦＤＣの対応するフリップフロ
ップＦＦＵ又はＦＦＤがサンプリングクロック信号φＣ
の立ち下がりに同期してセント状態とされ、位相制御信
号ｕｐ又はｄ　ｏ　ｗ　ｎがハイレベルとされる。これ
により、可変分周回路ＶＦＤの分周比が、サンプリング
クロック信号φＣの立ち上がりを開始点として１１５又
は１／７に変化され、サンプリングクロック信号φＣの
位相が第１の基準周波数信号φＯの１周期分だけ速く又
は遅くされる。フリップフロップＦＦＵ及びＦＦＤは、
分周比が変化された後サンプリングクロック信号φＣの
最初の立ち上がりでフリ７プフロツプＦＦＳがセント状
態とされることによって、リセット状態とされる。この
ため、フリップフロップＦＦＵ及びＦＦＤの非反転出力
信号すなわち位相制御信号ｕｐ及びｄ　ｏ　ｗ　ｎは、
可変分周回路ＶＦＤが１１５又は１／７の分周比で１回
の計数を終えるまでの１分周期間、すなわちサンプリン
グクロック信号φＣの１周期間だけハイレベルとされる
。また、フリップフロップＦＦＳは、位相比較回路ＰＦ
Ｃから供給される位相差信号ｕｏ又はｄｏがハイレベル
である期間セント状態とされるため、可変分周回路ＶＦ
ＤＯ分周比は、位相差信号ｕｏ又はｄＯが一回ハイレベ
ルとされることで１分周期間だけ変化されるものとなる
。

第３図には、この実施例のディジタルＰＬＬ回路の一実
施例のタイミング図が示されている。このタイミング図
により、この実施例のディジタルＰＬＬ回路の位相制御
動作の概要を説明する。

第３図において、基準周波数信号φ０は、例えば７．３
７２８ＭＨｚの周波数とされる。この基準周波数信号φ
Ｏは、可変分周回路ＶＦＤにおいて通常例えば１／６の
分周比で分周され、その中心周波数を１．２２８８ＭＨ
ｚとするサンプリングクロック信号φＣ（第１の内部ク
ロンク信号）が形成される。サンプリングクロック信号
φＣは、分周回路ＦＤにおいて例えば１／１２Ｂのよう
な固定した分周比で分周され、その中心周波数を９．６
ＫＨｚとする内部クロック信号φＳ２が形成される。

第３図の（ａ）に示されるように、内部クロック信号φ
３２の位相が基準人力クロック信号φＳ１より遅れた場
合、位相差信号ｕＯがハイレベルとされる。この位相差
信号ｕＯのハイレベルを受けて、フリップフロップＦＦ
Ｕが、サンプリングクロック信号φＣの立ち下がりに同
期してセット状態とされ、位相制御信号ｕｐがハイレベ
ルとされる。これにより、可変分周回路ＶＦＤの分周比
は例えば１１５とされるため、サンプリングクロック信
号φＣ及び内部クロンク信号φ５２の位相は速くされる
。

１１５に変化された分周比により形成されるサンプリン
グクロック信号ψＣが最初のハイレベルとなったとき、
分周比制御回路ＦＤＣのフリップフロップＦＦＳがセン
ト状態とされる。また、フリップフロップＦＦＳがセン
ト状態とされることによって、フリップフロップＦＦＵ
が、サンプリングクロック信号φＣの次の立ち下がりに
同期してリセット状態とされる。これにより、位相制御
信号ｕ　ｐはロウレベルとされ、可変分周回路ＶＦＤの
分周比はその中心値１／６に戻される。

一方、第３図の（ｂ）に示されるように、内部クロック
信号φｓ２の位相が基準人力クロ７り信号φｓ１より速
くなった場合、位相差信号ｄｏがハイレベルとされる。

この位相差信号ｄｏのハイレベルを受けて、フリップフ
ロップＦＦＤが、サンプリングクロック信号φＣの立ち
下がりに同期してセット状態とされ、位相制御信号ｄｏ
ｗｎがハイレベルとされる。これにより、可変分周回路
ＶＦＤＯ分周比は例えばｌ／７とされるため、サンプリ
ングクロック信号φＣ及び内部クロック信号φ３２の位
相は遅くされる。

１／７に変化された分周比により形成されるサンプリン
グクロック信号φＣが最初のハイレベルとなったとき、
分周比制御回路ＦＤＣのフリップフロップＦＦＳがセッ
ト状態とされる。また、フリ７プフロツプＦＦＳがセン
トされることによって、フリップフロップＦＦＤが、サ
ンプリングクロック畑号φＣの次の立ち下がりに同期し
てリセット状態とされる。これにより、位相制御信号ｄ
０はロウレベルとされ、可変分周回路ＶＦＤの分周比は
その中心値１／６に戻される。

以上のように、この実施例のディジタルＰＬＬ回路には
、位相比較回路ＰＦＣから供給される位相差信号ｕＯ及
びｄＯを受け、可変分周回路ＶＦＤの分周比を内部クロ
ック信号φＳ２の１周期内において１分周期間だけ変化
させるための分周比制御回路ＦＤＣが設けられる。した
がって、オーバーサンプリング型Ａ／Ｄ−Ｄ／Ａ変換装
置ＡＤＥに供給されるサンプリングクロ７り信号φＣ及
び内部クロック信号φＳ２の位相が、内部クロック信号
φＳ２の複数周期にわたって徐々に修正される。このた
め、ディジタルＰＬＬ回路が位相ロックされた後ジッタ
等による一時的な位相変動が生じた場合でも、オーバー
サンプリング型のＡ／Ｄ　−Ｄ／Ａ変換装置ＡＤＥのサ
ンプリングタイミングを急激に変化させることな（位相
同期させることができ、通信系とし′ＣのＳ／Ｎ比を改
善することができる。

ところで、この実施例のディジタルＰＬＬ回路では、分
周比制御回路ＦＤＣに図示されない位相差判定回路が設
けられ、基準人力クロック信号φ３１と内部クロック信
号φａ２の位相差がある所定の大きさを超えた場合、位
相差信号ｕＯ又はｄＯをそのまま位相制御信号ｕｐ又は
ｄｏｗｎとして可変分周回路ＶＦＤに伝達される。この
ため、位相差信号ｕｏ又はｄｏがハイレベルになると可
変分周回路ＶＦＤの分周比は位相差信号ｕＯ又はｄｏが
ハイレベルとされる期間継続して１１５又は１／７とさ
れ、サンプリングクロック信号φＣ及び内部クロック信
号φＳ２の位相は比較的大きく変化される。したがって
、ディジタルＰＬＬ回路の起動時あるいは位相ロック後
基準式カクロック（Ｍ号φｓ１と内部クロック信号φＳ
２の位相差が大きくなったときの位相引き込み時間ある
いは位相回復時間を短縮化することができる。

以上の本実施例に示されるように、この発明をモデム等
に用いられるディジタルＰＬＬ回路に通用した場合、次
のような効果が得られる。すなわち、 （１）位相同期後のディジタルＰＬＬ回路の可変分周回
路の分周比を、通常その中心値となる第１の分周比（例
えば１／６）とし、位相比較回路から出力される位相差
信号に従ってそれぞれ１分周期間だけ第２（例えば１１
５）又は第３の分周比（例えば１／７）に変化させ、ま
た内部クロック信号の複数周期にわたって上記可変分周
回路の分周比制御を繰り返すことによって、オーバーサ
ンプリング型のＡ／Ｄ　−Ｄ／Ａ変換装置に供給される
サンプリングクロック信号φＣ及び内部クロック信号φ
Ｓ２の位相を徐々に修正できるという効果が得られる。

（２）上記（１１項により、基準人力クロック信号φＳ
１及び内部クロック信号φＳ２の位相（周波数）を、オ
ーバーサンプリング型のＡ／Ｄ　−Ｄ／Ａ変換装置のサ
ンプリングタイミングを急激に変化させることな（徐々
に同期させることができるという効果が得られる。

（３）上記＜１）項及び（２）項により、位相ロック後
のジッタ等による一時的な位相変動によって、オーバー
サンプリング型のＡ／Ｄ　−Ｄ／Ａ変換装置を含む系の
Ｓ／Ｎ比が低下することを防止できるという効果が得ら
れる。

（４）基準入力クロック信号φｓ１及び内部クロック信
号φ３２の位相差が所定の大きさを超えたとき、位相差
信号ｕｏ又はｄｏをそのまま位相９！ＩＩＪｇＩＩ信号
ｕｐ又はｄｏｗｎとして可変分周回路に伝達することに
よって、ディジタルＰＬＬ回路の位相引き込み時間及び
位相回復時間を短縮化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に。

もとづき具体的に説明したが、本発明は上記実施例に限
定されるものではな（、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない０例えば、第２
図の可変分周回路ＶＦＤの分周比は他の適当な値、とさ
れてもよいし、例示的に示した各クロック信号の周波数
も、この実施例に制限されるものではない、また、第１
図に示した分周比制御回路ＦＤＣの具体的な回路構成や
各クロック信号の組み合わせ等、種々の実施形態を採り
うる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるモデムのディジタル
ＰＬＬ回路に適用した場合について説明したが、それに
限定されるものではなく、例えば他の各種の通信装置等
に用いられるディジタルＰＬＬ回路にも通用できる０本
発明は、少なくとも基準周波数信号を可変分周すること
によって基準入力クロック信号に同期した内部クロック
信号を形成するディジタルＰＬＬ回路及びそのようなＰ
ＬＬ回路を含む装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、位相同期された後のディジタルＰＬＬ回路
の可変分周回路の分周比を、通常その中心値となる第１
の分周比とし、位相比較回路から出力される位相差信号
に従って１分周期間だけ第２又は第３の分周比に変化さ
せ、また上記可変分周回路の分周比制御を複数回繰り返
すことによって、基準人力クロッ、り／ｇ号及び内部ク
ロック信号の位相Ｃ）ｖＪ波数）を、オーバーサンプリ
ング型のＡ／Ｄ　−Ｄ／Ａ変換装置のサンプリングタイ
ミングを急激に変化させることなり徐々に同期させるこ
とができ、位相ロック後のジンク等による一時的な位相
変動によってオーバーサンプリング型のＡ／Ｄ　−Ｄ／
Ａ変換装置を含む通信系のＳ／Ｎ比が低下することを防
止できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたディジクルＰＬＬ回路
の分周比制御回路の一実施例を示す回路図、 第２図は、第１図の分周比制御回路を含むディジクルＰ
ＬＬ回路の一実施例を示すブロック図、第３図は、第２
図のディジタルＰＬＬ回路の位ＦＦＳ・・・フリップフ
ロップ、ＡＧ１〜ＡＧ３・・・アンドゲート回路、Ｎ０
Ｇ１・・・ノアゲート回路、ＯＧＩ・・・オアゲート回
路。 ＰＦＣ・・位相比較回路、ＶＦＤ・・・可変分周回路、
ＦＤ・・・分局回路、ＡＤＥ・・・Ａ／Ｄ　−Ｄ／Ａ変
換装置。 第１図 第２図 φ０ 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、基準周波数信号を所定の分周比で分周することによ
   って第１の内部クロック信号を形成しかつその分周比が
   通常その中心値である第１の分周比とされ第１及び第２
   の位相制御信号に従って選択的に第２又は第３の分周比
   とされる可変分周回路と、上記第１の内部クロック信号
   を受け固定した分周比で分周することによって第２の内
   部クロック信号を形成する分周回路と、外部から供給さ
   れる入力クロック信号と上記第２の内部クロック信号の
   位相差に従って第１又は第２の位相差信号を形成する位
   相比較回路と、上記第１又は第２の位相差信号に従って
   上記可変分周回路の分周比を１分周期間だけ上記第２又
   は第３の分周比とするための上記第１又は第２の位相制
   御信号を形成する分周比制御回路とを具備することを特
   徴とするディジタルＰＬＬ回路。 ２、上記分周比制御回路は、上記入力クロック信号及び
   上記第２の内部クロック信号の位相差が所定の大きさを
   超えるとき、上記第１又は第２の位相差信号をそのまま
   可変分周回路に伝達するものであることを特徴とする特
   許請求の範囲第１項記載のディジタルＰＬＬ回路。 ３、上記第１の内部クロック信号は、サンプリングクロ
   ック信号として、オーバーサンプリング型のＡ／Ｄ・Ｄ
   ／Ａ変換装置に供給されるものであることを特徴とする
   特許請求の範囲第１項又は第２項記載のディジタルＰＬ
   Ｌ回路。