JPH0222926A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、１チップ型のモデム（ＭＯＤＥＭ：変復調）装置等
に利用して特に有効な技術に関するものである。

〔従来の技術〕

Ａ／Ｄ変換回路等のアナログ回路と、ディジタル信号処
理回路等のディジタル回路とを混載する１チップ型モデ
ム装置がある。これらのモデム装置において、Ａ／Ｄ変
換回路は、例えばスイッチトキャパシタを用いたサンプ
ルホールド回路を有し、所定のサンプリングクロ７り信
号に従ワて入力アナログ信号のレベルをサンプリングす
る。また、ディジタル信号処理回路は、例えばマイクロ
プログラム方式の処理回路を有し、複数相のクロック信
号に従ワて同期動作する。

１チップ型モデム装置については、例えば、日経マグロ
、ウヒル社発行、１９８６年８月２５日付ｒ日経エレク
トロニクス」第２２７頁〜第２３７頁等に記載されてい
る。

〔発明が解決しようとする課題〕

第４図及び第５図には、本願発明者等がこの発明に先立
って開発したｌチップ型モデム装置のブロック図及び信
号波形図が示されている。第４１！１において、モデム
装置は、Ａ／Ｄ変換回路ＡＤＣとディジタル信号処理回
路ＤＳＰを含む、　Ａ／Ｄ変換回路ＡＤＣは、ディジタ
ルＰＬＬ　（フェーズロックドループ）回路ＤＰＬＩか
ら供給されるサンプリングクロック信号φ３に従って、
伝送路からアナログフィルタＡＦＬを介して伝達される
入力アナログ信号Ａｌｎのレベルをサンプリングする。

ディジタル信号処理回路ＤＳＰは、クロック発生回路Ｃ
Ｇ３から供給される４相のクロック信号φ１〜φ４に従
って同期動作し、送受信されるアナログ信号に対する所
定の信号処理を施す、クロ７り信号φｌ〜φ４は、ｊ！
！５図に示されるように、外部から供給される基本クロ
ック信号φ０を分周することによって形成される。８ ところが、上記のようなモデム装置には、次のような問
題点があることが明らかとなった。すなわち、上記モデ
ム装置において、Ａ／Ｄ変換回路ＡＤＣは、スイフチト
キャパシタを基本構成とするサンプルホールド回路を有
し、ｇ４５図に示されるように、サンプリングクロック
信号φ３の立ち下がりエツジに同期して入力アナログ信
号Ａｌｎのレベルをサンプリングする。一方、ディジタ
ル信号処理回路ＤＳＰは、算術論理演算ユニットやレジ
スタ等の論理部とランダムアクセスメモリ等の記憶部を
有し、これらのディジタル回路が上記クロック信号φ１
〜φ４に従って同期動作する。

言うまでもなく、これらのアナログ回路とディジタル回
路は、共通の半導体基板上に形成され、共通の電源供給
線を介して回路の電源電圧及び接地電位の供給を受ける
。したがって、上記クロック信号−１〜−４に従って比
較的多数の回路素子からなるディジタル信号処理回路Ｄ
ＳＰの論理部及び記憶部が同期動作されるのにともなっ
て、第５図に示されるようなノイズ信号Ｖｎが発生し、
基板容量や電源供給線等を介して、Ａ／Ｄ麦換回路ＡＤ
Ｃのサンプルホールド回路等に伝達される。

このため、Ａ／Ｄ変換回路ＡＤＣのＳ／Ｎ比が低下し、
モデム装置として充分な伝送特性を得ることができなく
なる。

一方、これに対処するため、第５図のサンプリング点３
１に示されるように、上記ノイズ信号Ｖｎが形成されな
いすき間を見計らって、Ａ／Ｄ変換回路ＡＤＣのサンプ
リング動作を行う方法が考えられる。しかしながら、加
入者回線のデータ伝送レートが高くされ、ディジタル信
号処理回路ＤＳＰのクロック周波数が高くされるにした
がって、サンプリングを行うすき間を見つけ出すことが
困難となるものである。

この発明の目的は、ディジタル回路と同一の半導体基板
上に形成されるアナログ回路のＳ／Ｎ比を向上させるこ
とにある。この発明の他の目的は、Ａ／Ｄ変換回路等の
アナログ回路とディジタル信号処理回路等のディジタル
回路を混載するモデム装置等の伝送特性を高めることに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この１５ＷＩＩ書の記述及び添付図面から明らかになる
であろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、Ａ／Ｄ変換回路等のアナログ回路とディジタ
ル信号処理回路等のディジタル回路を混載するモデム装
置等において、例えばＡ／Ｄ変換回路により入力アナロ
グ信号のサンプリング動作が行われる間、ディジタル信
号処理回路に供給されるクロック信号を一時的に形成せ
ず、その動作を一時的に停止させるものである。

〔作　　用〕

上記した手段によれば、Ａ／Ｄ変換回路等のすノブリン
グ時において、ディジタル信号処理回路により発生する
ノイズを一時的に抑制できる。これにより、Ａ／Ｄ変換
回路等のＳ／Ｎ比を改善し、結果的にアナログ回路及び
ディジタル回路を混載する１チンブ型モデム装置等の伝
送特性を高めることができる。

（実施例） 第１図には、この発明が通用された１チップ型モデム装
置の一実施例のブロック図が示されている。また、第２
図には、第１図のモデム装置の一実施例の信号波形図が
示されている。これらの図に従って、この実施例のモデ
ム装置の構成と動作の概要ならびにその特徴について説
明する。なお、第１図の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。

この実施例のモデム装置は、特に制限されないが、例え
ば統合ディジタル通信網の加入者回路・に含まれる。モ
デム装置には、図示されない加入者回線を介して、例え
ば振幅位相変調されて伝達される受信データが、アナロ
グ入力信号Ａ　ｉ　ｎとして供給される。モデム装置は
、このアナログ入力信号Ａ４ｎを、まず所定のオーバー
サンプリングクロック信号φ３に従ってサンプリングし
、帯域ｉＩＪ限した後、所定ビット数のディジタル信号
に変換する。また、これらのディジタル信号に所定の信
号処理を施すことで、受信データを復元・抽出し、ホス
トコンピュータ等に伝達する。一方、モデム装置は、ホ
ストコンビ二一タ等から出力される送信データを、上記
と逆の手順で処理することによりて例えば振幅位相変調
されたアナログ出力信号Ａｏｕｔを形成し、図示されな
い加入者回線に送出する機能をあわせ持つ。

さらに、この実施例のモデム装置は、特に制限されない
が、アナログフィルタＡＦＬ、ＡＦ２やＡ／Ｄ変換回路
ＡＤＣ及びＤ／Ａ変換回路ＤＡＣ等のアナログ回路と、
ディジタル信号処理回路ＤＳＰ及びディジタルＰＬＬ回
路ＤＰＬ、１．ＤＰＬ２等のディジタル回路を混載する
。これらのアナログ回路及びディジタル回路は、共通の
半導体基板上に形成され、共通の電源供給線を介して回
路の電源電圧及び接地電位の供給を受ける。上記Ａ／Ｄ
変換回路ＡＤＣは、後述するように、スイッチトキャパ
シタを基本構成とするサンプルホールド回路を含み、デ
ィジタルＰＬＬ回路ＤＰＬ　ｌから供給されるサンプリ
ングクロック信号φ３に従って入力アナログ信号Ａｉｎ
のレベルをサンプリングする。また、上記ディジタル信
号処理回路Ｄｓｐは、比較的多数の論理回路からなる論
理部及び記憶部を含み、クロック発生回路ＣＧ２から供
給される４相のクロック信号φ１〜φ４に従って同期動
作される。この実施例において、ディジタルＰＬＬ回路
ＤＰＬ　ｌは、上記サンプリングクロ７り信号φ３をＡ
／Ｄ変換回路ＡＤＣに供給するのにあわせて、サンプリ
ングクロック信号φａを包含するような形で形成される
タイミング信号φ３ｐをクロック発生回路ＣＧ２に供給
する。クロック発生回路ＣＧ２は、上記タイミング信号
φ３ｐがハイレベルとされるとき、クロック信号φ１〜
φ４を一時的に形成しない、このため、ディジタル信号
処理回路ＤＳＰの動作は一時的に停止され、ディジタル
信号処理回路ＤＳＰの動作にともなって発生するノイズ
信号が一時的に抑制される。

これにより、Ａ／Ｄ変換回路ＡＤＣのＳ／Ｎ比が改善さ
れ、結果的にモデム装置としての伝送特性が高められる
。

第［図において、図示されない加入者回線を介して供給
されるアナログ信号Ａ　ｉ　ｎは、特に制限されないが
、アナログフィルタＡＰＩの大刀端子に供給される。こ
こで、入力アナログ信号Ａｉｎは、特に制限されないが
、２４００Ｈｚ　（ヘルツ）のキャリア（ＷＩ送信号）
が振幅位相変調されることによって形成され、実質的に
９６ｏＯビット／秒のデータ伝送レートを持つ。

アナログフィルタＡＦＬは、特に制限されないが、演算
増幅器を基本構成とするロウバスフィルタであり、上記
アナログ入力信号Ａ　ｉ　ｎの周波数帯域をその遮断周
波数内に制限する。アナログフィルタＡＰＩの出力信号
は、Ａ／Ｄ変換回路ＡＤＣの入力端子に伝達される。

Ａ／Ｄ変換回路ＡＤＣは、特に制限されないが、オーバ
ーサンプリング型のアナログ／ディジタル変換回路とさ
れ、スイッチトキ中パシタを基本構成とするサンプルホ
ールド回路と、このサンプルホールド回路の出力信号を
受けるＡ／Ｄ変換部とを含む、Ａ／Ｄ変換回路ＡＤＣに
は、ディジタルＰＬＬ回路ＤＰＬＩから、サンプリング
クロック信号φＳが供給される。ここで、サンプリング
クロック信号φ３の中心周波数は、例えば１．２２８８
ＭＨｚ　（メガヘルツ）とされる。

Ａ／Ｄ変換回路ＡＤＣは、上記アナログフィルタＡＰＩ
によって帯域制限されたアナログ入力信号Ａ　ｔ　ｎを
、第２図に示されるように、上記サンプリングクロック
信号φ＄の立ち下がりエツジすなわちサンプリング点Ｓ
において号ンプリングし、低精度のディジタル信号を形
成する。Ａ／Ｄ変換回路ＡＤＣの出力信号は、ディジタ
ルフィルタＤＦｌの入力端子に供給される。

ディジタルフィルタＤＰＩには、ディジタルＰＬＬ回路
ＤＰＬＩから、上記サンプリングクロック信号φ３が供
給される。

ディジタルフィルタＤＰＩは、特に制限されないが、積
分回路を基本構成とする速度変換フィルタであって、上
記Ａ／Ｄ変換回路ＡＤＣから供給されろ低精度のディジ
タル信号を積分し、所定のサンプリング周期に従った多
ビット・高精度のディジタル信号を形成する。ディジタ
ルフィルタＤＦ１の出力信号は、ディジタル信号処理回
路ＤＳＰに供給される。

ディジタルＰＬＬＩ！ＩＩＤＰＬＩには、特に制限され
ないが、クロック発生回路ＣＧＩからクロック信号φｐ
ｊが供給され、後述するタイマー回路ＴＩＭからクロッ
ク信号φｐが供給される。ここで、クロック信号φｐｌ
に、後述する基本クロック信号φＯをもとに形成され、
その周波数は、特に制限されないが、７．３７２８ＭＨ
ｚとされる。

また、クロック信号φｐは、ディジタル信号杷理回路Ｄ
ＳＰによって復元・抽出された受信データの位相検出信
号であって、その中心周波数は、９６００Ｈｚとされる
。

ディジタルＰＬＬ１回路ＤＰＬＩは、上記クロック信号
φｐｔを分周し、かつその位相を上記クロック信号φｐ
と比較することで、受信データに位相同期されたサンプ
リングクロック信号φＳを形成する。また、この号ンプ
リングクローツク信号−３を包含するタイミング信号φ
３ｐを形成し、クロック発生回路ＣＧ２に供給する。タ
イミング信号φ３ｐは、第２図に示されるように、サン
プリングクロック信号φＳよりやや早くハイレベルとさ
れ、サンプリングクロック信号φ３に少し遅れてロウレ
ベルとされる。また、そのパルス幅は、特に制限されな
いが、基本クロック信号φＯのほぼ２サイクル分とされ
る。

ディジタル信号処理回路ＤＳＰには、特に制限されない
が、クロック発生回路ＣＧ２から４相のクロ７り信号φ
ｌ〜φ４が供給される。これらのクロック信号は、第２
図に示されるように、基本クロック信号−〇を分周する
ことによって形成される。ここで、基本クロック信号φ
Ｏの周波数は、特に制限されないが、２９．４９１２Ｍ
Ｈｚとされ、クロック信号φ１〜φ４の周波数は、基本
クロック信号φＯの四分の−すなわち７．３７２８ＭＨ
ｚとされる。

この実施例において、クロック発生回路ＣＧ２は、第２
図に示されるように、ディジタルＰＬＬ回路ＤＰＬ１か
ら供給される上記タイミング信号φｓｐがハイレベルと
されるとき、上記クロック信号φ１〜φ４を一時的に形
成しない。

ディジタル信号処理回路ＤＳＰは、特に制限されないが
、ストアドブログラム方式の処理回路とされ、多数の論
理回路からなる算術論理演算ユニット及び各種レジスタ
等の論理部とランダムアクセスメモリ等の記憶部とを含
む、これらの論理部及び記憶部は、上記クロック発生回
路ＣＧＩから供給されるクロック信号φ１〜φ４に従っ
て、同期動作される。ディジタル信号処理回路ＤＳＰは
、モデム装置を構成する各ブロックの動作を統轄すると
ともに、上記ディジタルフィルタＤＰＩから供給される
ディジタル信号に所定の信号処理を施すことで、もとの
受信データを復元・抽出する。

ディジタル信号処理回路ＤＳＰは、送受信データに所定
のディジタル信号処理を施すことで、ディジタルフィル
タとしてのｖｉ能を果たす場合もある。

ディジタル信号処理回路ＤＳＰによって復元・抽出され
た受信データは、特に制限されないが、データバスＤＡ
Ｏ〜ＤＡｐを介して、外部のホストコンピュータ等に伝
達される。

ディジタル信号処理装置ＤＳＰは、さらに、上記ホスト
コンピュータ等から上記データバスＤＡＯ〜ＤＡｐを介
して供給される送信データに所定の信号処理を施すこと
で、所定のサンプリングクロックに従いかつ加入者回線
の変調方式に見合った所定ビット数のディジタル信号を
形成する。これらのディジタル信号は、ディジタルフィ
ルタＤＦ２の入力端子に供給される。

ディジタルフィルタＤＦ２．Ｄ／Ａ変換回路ＤＡＣ及び
アナログフィルタＡＦ２ならびにディジタルＰＬＬ回路
ＤＰＬ２は、ディジタル信号処理回路ＤＳＰにより形成
された上記ディジタル信号に対して、上記ディジタルフ
ィルタＤＦ１．Ａ／Ｄ変換回路ＡＤＣ及びアナログフィ
ルタＡＰＩならびにディジタルＰＬＬ回路ＤＰＬＩとそ
れぞれ逆対応の処理を施す、その結果、所定の周波数帯
域を有しかつ振幅位相変調されたアナログ出方信号Ａｏ
ｕｔを形成し、図示されない加入者回線に送出する。

タイマー回路ＴＩＭは、ディジタル信号処理回路ＤＳＰ
によりｆ’ｌ１元・抽出された受信データの位相を検出
して、上記クロック信号φｐを形成する。

このクロック信号φｐは、上記ディジタルＰＬＬ回路１
）ＰＬＩ及びＤＰＬ２に供給される。

ステータス情報制御論理回路ＳＴＬは、特に制限されな
いが、ディジタル信号処理回路ＤＳＰにより制御され、
モデム装置の各ブロックのステータス情報を、データバ
スＤＢＯ〜ＤＢｑを介して、ホストコンピュータ等に入
出力する。

前述のように、この実施例のモデム装置において、ディ
ジタル信号処理回路ＤＳＰは、多数の論理回路からなリ
フロック信号φ１〜φ４に従って同期動作される論理部
及び記憶部を含む、これらの論理回路が上記クロック信
号φ１〜φ４に従って動作するとき、Ａ／Ｄ変換回路Ａ
ＤＣのサンプルホールド回路には、第２図に示されるよ
うなノイズ信号Ｖｎが、基板容量あるいは電源供給線を
介して伝達される。このため、この実施例のモデム装置
では、前述のように、ディジタルＰＬＬ回路ＤＰＬＩか
らクロック発生回路ＣＧ２に対して、サンプリングクロ
ック信号φ３を包含する形で形成されるタイミング信号
φｓｐが供給される。そして、このタイミング信号φ３
ｐがハイレベルとされる間、クロック信号φ１〜φ４が
一時的に形成されず、ディジタル信号処理回路ＤＳＰの
動作が一時的に停止される。つまり、Ａ／Ｄ変換回路Ａ
ＤＯにおいて入力アナログ信号Ａｉｎのサンプリング動
作が行われる間、ディジタル信号処理回路ＤＳＰの論理
部及び記憶部が同期動作されることによる上記ノイズ信
号Ｖｎは形成されない、これにより、Ａ／Ｄ変換回路Ａ
ＤＣのＳ／Ｎ比が改善され、結果的にモデム装置として
の伝送特性が高められる。

以上のように、この実施例のモデム装置は、典通の半導
体基板上に形成されるＡ／Ｄ変換回路八〇へ等のアナロ
グ回路と、ディジタル信号処理回路ＤＳＰ等のディジタ
ル回路を混載する。　Ａ／Ｄ変換回路ＡＤＣは、スイッ
チトキャパシタを基本構成とするサンプルホールド回路
を含み、サンプリングクロック信号φ３に従って入力ア
ナログ信号Ａｉｍのレベルをサンプリングする。また、
ディジタル信号処理回路ＤＳＰは、それぞれ多数の論理
回路からなる論理部及び記憶部を含み、４相のクロック
信号φｌ〜φ４に従って同期動作される。これらのクロ
ック信号φ工〜φ４は、クロック発生回路ＣＧ２によっ
て形成される。この実施例において、クロック発生回路
ＣＧ２には、上記サンプリングクロック信号φＳを包合
する形で形成されるタイミング信号φ３ｐが供給され、
このタイミング信号φ３ｐがハイレベルとされる間、上
記クロック信号φ１〜φ４が一時的に形成されない、こ
のため、Ａ／Ｄ変換回路ＡＤＣにおいてサンプリング動
作が行われる間、ディジタル信号処理回路ＤＳＰの動作
は一時的に停止され、ディジタル信号処理回路ＤＳＰの
比較的多数の論理回路が同期動作されることによるノイ
ズ信号は抑制される。これにより、Ａ／Ｄ変換回路ＡＤ
ＣのＳ／Ｎ比が改善され、結果的にモデム装置としての
伝送特性が高められるものである。

以上の本実施例に示されるように、この発明を１チップ
型のモデム装置等の半導体集積回路装置に通用すること
で、次のような作用効果を得ることができる。すなわち
、 （１）　Ａ　／　Ｄ変換回路等のアナログ回路とディジ
タル信号処理回路等のディジタル回路を混載する１チッ
プ型のモデム装置等において、例えばＡ／Ｄ変換回路に
より入力アナログ信号のサンプリング動作が行われる間
、ディジタル信号処理回路に供給されるクロック信号を
一時的に形成せず、その動作を一時的に停止させること
で、同一の半導体基板上に形成されかつ多数の論理回路
を含むディジタル信号処理回路が同期動作されることに
より発生するノイズ信号を、−時的に抑制できるという
効果が得られる。

（２）上記（１）項により、Ａ／Ｄ変換回路等のＳ／Ｎ
比を改善できるという効果が得られる。

（３）上記（１）項及び（２）項により、絶縁層形成や
エピタキシャル基板等の低濃度基板による特殊技術に依
存することなく、アナログ回路とディジタル回路を混載
する１チフプ型モデム装置等の伝送特性を高められると
いう効果が得られる。

（４）上記（１）項〜（３）項により、比較的同一の半
導体基板上に形成しにくいアナログ回路とディジタル回
路を積極的に混載し、モデム装置等の１チップ化を推進
できるため、その低コスト化を図ることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例で
は、ディジタルＰＬＬ回路ＤＰＬ　１から供給されるタ
イミング信号φ３ｐによってクロック信号φ１〜φ４を
一時的に形成しない方法を採っているが、タイミング信
号φ３ｐがハイレベルとされるときクロック発生回路Ｃ
Ｇ２に供給される基本クロック信号−〇自体を一時的に
遮断することで、同様な効果を得ることもできる。また
、例えばコーデック（ＣＯＤＥＣ）等のように、サンプ
リングクロック信号φ３をクロック信号φ１〜φ４等に
同期して形成できる場合、第３図に示されるように、サ
ンプリングクロック信号φ３を、例えばクロック信号φ
４からφ１までの間で定常的に形成できるようにしても
よい、Ａ／Ｄ変換回路ＡＤＣ等のアナログ回路において
アナログ信号のサンプリング動作等が行われる間、ディ
ジタル信号処理回路ＤＳＰ等のディジタル回路の動作を
一時的に停止する具体的な方法は、種々考えられる。第
１図において、モデム装置の各ブロックとディジタル信
号処理回路ＤＳＰの機能分担は、この実施例によって制
限されない、また、ディジタル信号処理回路ＤＳＰに供
給されるクロック信号の相数や、各クロック信号の周波
数は、任意の値を採りうる。モデム装置は、例えばＤ／
Ａ変換回路ＤＡＣにおいてレベル設定に関係する動作が
行われるとき、ディジタル信号処理回路ＤＳＰの動作を
同様に一時的に停止するものであってもよい、さらに、
第１図に示されるモデム装置のブロック構成や第２図に
示される各クロック信号及びタイミング信号の時間関係
は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となワた利用分野である１チップ型モデム装
置に通用した場合について説明したが、それに限定され
るものではな（、例えば、コーデックや各種のアナログ
／ディジタル混載型集積回路にも通用できる０本発明は
、少なくとも共通の半導体基板上に形成されるアナログ
回路及びディジタル回路を具備する半導体集積回路装置
に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ａ／Ｄ変換回路等のアナログ回路とディ
ジタル信号処理回路等のディジタル回路を混載するＩチ
ップ型のモデム装置等において、例えばＡ／Ｄ変換回路
により入力アナログ信号のサンプリングする動作が行わ
れる間、ディジタル信号処理回路に供給されるクロック
信号を一時的に形成せず、その動作を一時的に停止させ
ることで、ディジタル信号処理回路が同期動作されるこ
とにより発生するノイズ信号を一時的に抑制できる。こ
れにより、Ａ／Ｄ変換回路等のＳ／Ｎ比を改善し、結果
的にアナログ回路とディジタル回路を混載するｌチップ
型モデム装置等の伝送特性を高めることができる。

【図面の簡単な説明】

＄１図は、この発明が通用されたモデム装置の一実施例
を示すブロック図、 第２図は、第１図のモデム装置の一実施例を示す信号波
形図、 第３図は、第１図のモデム装置のもう一つの実施例を示
す信号波形図、 第４図は、この発明に先立って本願発明者等が開発した
モデム装置の一例を示すブロック図、第５図は、第４図
のモデム装置の一例を示す信号波形図である。 ＡＰｌ、ＡＦ２・・・アナログフィルタ、ＡＤＣ・・・
Ａ／Ｄ変換回路、ＤＡＣ・・・Ｄ／Ａ変換回路、ＤＰＩ
、ＤＦ２・・・ディジタルフィルタ、ＤＳＰ・・・ディ
ジタル信号処理回路、ＣＧ１、ＣＧ２・・・クロンク発
生回路、ＤＰＬＩ。 ＤＰＬ２・・・ディジタルＰＬＬ回路、ＴＩＭ・・・タ
イマー回路、ＳＴＬ・・・ステータス情報制御論理回路
。 代理メ弁理士　　徳若　光政

Claims (1)

1. 【特許請求の範囲】 １、同一の半導体基板上に形成されるアナログ回路及び
   ディジタル回路を具備し、上記アナログ回路において所
   定の動作が行われるとき上記ディジタル回路の動作が一
   時的に停止されることを特徴とする半導体集積回路装置
   。 ２、上記半導体集積回路装置は、１チップ型のモデム装
   置であって、上記アナログ回路及びディジタル回路は、
   それぞれ上記モデム装置に含まれるＡ／Ｄ変換回路及び
   ディジタル信号処理回路であることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。 ３、上記Ａ／Ｄ変換回路は、所定のサンプリングクロッ
   ク信号に従って入力アナログ信号のレベルをサンプリン
   グし、上記ディジタル信号処理回路は、複数相のクロッ
   ク信号に従って同期動作するものであって、上記ディジ
   タル信号処理回路は、上記Ａ／Ｄ変換回路において上記
   サンプリング動作が行われるとき、上記クロック信号が
   一時的に形成されないことによって、その動作が一時的
   に停止されるものであることを特徴とする特許請求の範
   囲第１項又は第２項記載の半導体集積回路装置。