JP3000792B2 - オーバーサンプリングａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はオーバーサンプリングＡ
／Ｄ変換器に関し、特に通信分野等において用いられ、
しかもディジタルＰＬＬの発生する量子化ジッターがサ
ンプリングクロックに重畳されるような用途におけるＳ
／Ｎ比の悪化を改善するのに適したオーバーサンプリン
グＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】従来、Σ−△型と呼ばれるオーバーサン
プリングＡ／Ｄ変換器は、積分器や量子化器（電圧比較
器）および帰還Ｄ／Ａ変換回路等で形成するフィードバ
ックループを備え、積分器により量子化信号を帰還する
Ｄ／Ａ変換器の出力と入力信号との差を積分し、量子化
器で積分値を量子化することにより、量子化雑音のうち
十分低い周波数での成分を抑圧するようにしている。逆
に、高い周波数の雑音成分が増加する特徴を生かし、後
段のディジタルフィルタと組み合わせて高いＳ／Ｎ比を
稼ぐことができる。それ故、かかるＡ／Ｄ変換器はディ
ジタル信号処理用ＬＳＩのフロントエンドとして適して
いる。

【０００３】一方、ディジタル型位相同期発振器（ＤＰ
ＬＬ）はＰＬＬの構成要素を全ディジタル化するもので
あり、無調整化および小型化を実現でき、ＬＳＩ化を図
るうえでの重要な回路となっている。しかし、位相制御
をディジタル的に行うことに起因して生じる量子化ジッ
タを必然的に含むため、通信用ＬＳＩの同期化制御など
に用いた場合、ＬＳＩ内部で同期化クロックにジッタが
重畳する。このため、データモデム系の信号処理ＬＳＩ
においては、前述したΣ−△型オーバーサンプリングＡ
／Ｄ変換器のサンプリングクロックをこのディジタルＰ
ＬＬによって外部信号同期させることが必要になる。

【０００４】図６（ａ），（ｂ）はそれぞれ従来の一例
を示すオーバーサンプリングＡ／Ｄ変換器の構成図およ
びそこに用いるＤＰＬＬの構成図である。図６（ａ）に
示すように、従来のオーバーサンプリングＡ／Ｄ変換器
は、量子化信号を帰還するためのＤ／Ａ変換部２と、こ
のＤ／Ａ変換部２の出力とアナログ信号入力端子ＡＩＮ
からの入力信号との差をとるためのアナログ差分器１
と、フィードバックループ中のディジタル積分器９とを
備えている。この積分器９は、予測型のノイズシェーパ
ーにのみ用いられる。また、従来のＡ／Ｄ変換器は入力
容量Ｃｉおよび積分容量Ｃｓを有する積分器と、この積
分器の演算増幅器２３と、この演算増幅器２３の出力電
圧を基準電圧と比較する電圧比較器（量子化器）２４
と、クロックφ１の負エッジをトリガとするラッチ２５
と、ディジタル遅延器８と、クロックφ２がＨレベルの
時にオン状態になるスイッチＳＷφ２と、クロックφ１
がＨレベルの時にオン状態になるスイッチＳＷφ１とを
有し、ラッチ２５の出力がディジタル・ビットストリー
ム出力ＤＯＵＴに出力される。

【０００５】また、図６（ｂ）に示すように、ＤＰＬＬ
は外部リファレンスクロック入力端子ＲＣＬＫに接続さ
れ且つ位相の進み／遅れを量子化してそれぞれパルス出
力するディジタル位相比較器１４ａと、この比較器１４
ａから入力した位相の進み／遅れ量にもとずいて位相シ
フトを制御する位相シフト制御回路１５ａと、安定化さ
れたマスタクロック発振器２０と、分周比可変の位相シ
フタ１８ａと、（１／Ｎ）分周器２２と、２相クロック
発生回路２８とから構成される。上述したＤＰＬＬは、
外部非同期クロック入力信号ＲＣＬＫと、マスタ周波数
発振器２０の出力を分周比可変の位相シフタ１８ａおよ
び分周器２２によって分周したクロックとの位相比較を
ディジタル位相比較器１４ａで行う。しかる後、この比
較器１４ａから２値または多値に量子化された出力を受
け、位相シフト制御回路１５ａでタイミングをはかるこ
とにより制御信号に対しマスタクロック位相の進相、遅
相制御を行う。しかるに、ディジタルＶＣＯは固定周波
数発振器の出力を分周比可変の位相シフタ１８ａで受け
てパルスを挿入または除去する方式であり、発振器の周
波数は位相制御の量子化値を小さくするために、十分大
きな周波数に設定される。この位相シフタ１８ａの出力
クロックはゲート回路としての２相クロック発生回路２
８により重なりのない２相クコックφ１，φ２を作り、
サンプリングクロックとして出力される。

【０００６】上述したＤＰＬＬからサンプリングクロッ
クφ１，φ２を供給されるオーバーサンプリングＡ／Ｄ
変換器は、スイッチＳＷφ１にφ１クロック、スイッチ
ＳＷφ２にφ２クロックをそれぞれ入力するスイッチキ
ャパシタ（ＳＣ）積分器と、電圧比較器（量子化器）２
４と、ディジタル積分器９および帰還Ｄ／Ａ変換部２と
でフィードバックループを形成している。そこで、量子
化信号の積分値を帰還するＤ／Ａ変換部２の出力と入力
信号ＡＩＮとの差をアナログ差分器１でとり、ＳＣ積分
器で再び積分する。また、量子化器はこの積分値を量子
化する構造を持つ。従って、ビットストリーム出力ＤＯ
ＵＴにおいては、量子化雑音のうち十分低い周波数成分
を抑圧し、逆に高い周波数の雑音成分が増加する。この
特徴を生かし、後段のディジタルフィルタ（図示省略）
と組み合わせることにより、高いＳ／Ｎ比を稼ぐことが
できる。

【０００７】

【発明が解決しようとする課題】上述した従来のオーバ
ーサンプリングＡ／Ｄ変換器は、サンプリングクロック
にジッターが重畳した場合、ジッターによる発生ノイズ
はアナログ入力信号のスルーレイトによって決定され
る。従って、入力信号が正弦波の場合には、位相が９０
°ずれた余弦（コサイン）波の量子化雑音が発生する。

【０００８】一般に、アナログ入力信号をＶ（ｔ）＝Ａ
・Ｓｉｎ（２πｆｔ）とし、平均ジッター量を△ｔとす
ると、入力信号の傾きの自乗平均値と△ｔとの積がジッ
ターによる電圧エラーの実効値となる。それ故、かかる
関係は、

【０００９】

【００１０】と表される。

【００１１】すなわち、アナログ入力信号電圧の傾斜
と、ジッターによるノイズ電圧との間には明確に正の相
関関係が存在する。上述した従来例において、ディジタ
ルＰＬＬの位相シフトのタイミグは、アナログ入力信号
とまったく関係なく、位相比較後のサンプリングクロッ
クか、それに類する任意のタイミングかで行っている。
そのために、発生するジッターノイズは入力信号と強い
相関をもつようになり、Σ−△型のＡ／Ｄ変換器の場合
のノイズシェーピングでは抑圧できないことになる。従
って、Ｓ／Ｎ比特性はこのジッター雑音によって頭打ち
になる。

【００１２】また、ディジタルＰＬＬにおいて外部非同
期入力クロックが周波数オフセットを持つ場合には、定
常位相誤差が発生するため、ジッター雑音は定常的に発
生するようになる。これに対し、ディジタルＰＬＬのル
ープフィルタを２次以上の極をもつディジタルフィルタ
で構成することにより定常位相誤差を発生させないＡ／
Ｄ変換器もあるが、位相比較器以下のハードウエアが多
値化するため、ハードウエア規模の大幅な増大につなが
る。

【００１３】従って、従来のディジタルＰＬＬ回路を含
むオーバーサンプリングＡ／Ｄ変換器によるモデムアナ
ログフロントエンドでは、高いＳ／Ｎ比特性を適度な回
路規模で実現することができないという欠点がある。

【００１４】本発明の目的は、かかる高いＳ／Ｎ比特性
を適度な回路規模で実現することのできるオーバーサン
プリングＡ／Ｄ変換器を提供することにある。

【００１５】

【課題を解決するための手段】本発明のオーバーサンプ
リングＡ／Ｄ変換器は、ディジタルＰＬＬによって外部
非同期クロックに位相同期させたクロックをサンプリン
グクロックに用いるオーバーサンプリグＡ／Ｄ変換器に
おいて、同期確立後の定常動作状態における位相偏差に
対してあらかじめ定められた位相補正タイミングで位相
補正を加えた第１のクロックおよび位相シフトを加えて
ない第２のクロックを出力するディジタルＰＬＬ回路
と、各々ノイズシェーパーとして機能するアナログ積分
器と，量子化器及びラッチ回路とを備え且つそれぞれ前
記第１および第２のクロックによって動作する第１およ
び第２のフォワードパス回路と、前記第１および第２の
フォワードパス回路の出力のうちどちらかを選択し量子
化出力とする選択回路と、前記ディジタルＰＬＬ回路の
位相補正動作により前記第１および第２のフォワードパ
ス回路の量子化出力結果が異なるときには前記ディジタ
ルＰＬＬ回路の位相補正タイミングが不適切であると判
定し、前記第１のフォワードパス回路の積分結果を前記
第２のフォワードパス回路の積分結果に等しくなるよう
に修正し且つ前記選択回路の出力として前記第２のフォ
ワードパス回路の量子化出力を選択するとともに、前記
ディジタルＰＬＬ回路における前記第１のクロックの位
相を前記第２のクロックに等しくなるように位相を修正
する一方、前記第１および第２のフォワードパス回路の
量子化出力結果が同一であるときには前記ディジタルＰ
ＬＬ回路の位相補正タイミングが適切であると判断し、
前記第２のフォワードパス回路の積分結果を前記第１の
フォワードパス回路の積分結果に等しくなるように修正
し且つ前記選択回路の出力として前記第１のフォワード
パス回路の出力を選択するとともに、前記ディジタルＰ
ＬＬ回路における前記第２のクロックの位相を前記第１
のクロックに等しくなるように位相を修正するという動
作を行う制御回路とを有して構成される。

【００１６】また、本発明のオーバーサンプリングＡ／
Ｄ変換器は、ディジタルＰＬＬによって外部非同期クロ
ックに位相同期させたクロックをサンプリングクロック
に用いるオーバーサンプリングＡ／Ｄ変換器において、
ロックイン後の定常動作状態における位相誤差に追従し
て位相シフト動作を加えられる第１のサンプリングクロ
ックおよび追従のための位相シフトを加えてない第２の
サンプリングクロックを位相制御するディジタルＰＬＬ
回路と、各々ノイズシェーパーとして機能するアナログ
積分器と，量子化器およびラッチ回路とを備え、これら
が、前記第１および第２のサンプリングクロックによっ
て独立に動作するとともに、前記位相シフト動作が加わ
らないタイミングでは前記第１および第２のサンプリン
グクロックが完全に重なるため同じ出力を得て１つのシ
グマデルタ変調器として動作し、前記位相シフト動作が
加わるタイミングでは前記第１および第２のサンプリン
グクロックそれぞれのセットリング時における積分結果
と量子化結果を出力するように前記第１のサンプリング
クロックによって動作する第１のフォワードパス回路お
よび前記第２のサンプリングクロックによって動作する
第２のフォワードパス回路と、前記位相シフトの動作に
よって前記第１および第２のフォワードパス回路から出
力された量子化結果が異なる場合に位相シフトの実施タ
イミングとして不適であると判定し、前記位相シフトを
実施した前記第１のフォワードパス回路の積分結果を前
記第２のフォワードパス回路の積分結果に合わせるよう
に修正して前記第２のフォワードパス回路の量子化値を
選択して出力し、逆に前記第１および第２のフォワード
パス回路から出力された量子化結果が同一であれば前記
位相シフトを実施するタイミングとして有効と判定し、
前記位相シフトを実施しなかった前記第２のフォワード
パス回路の積分結果を前記第１のフォワードパス回路の
積分結果に合わせるように修正して前記第１のフォワー
ドパス回路の量子化値を選択して出力するための選択回
路と、前記位相シフトの実施タイミングとして不適であ
ると前記選択回路によって判定した場合、前記ディジタ
ルＰＬＬ回路が前記第１のサンプリングクロックに対し
て遅れまたは進みシフトを実施してから１サンプリング
周期以内に前記第１のサンプリンググロックに対して進
みまたは遅れの修正シフトを行い、逆に前記位相シフト
の実施タイミングとして有効と判定した場合、前記ディ
ジタルＰＬＬ回路が前記第１のサンプリングクロックに
対して遅れまたは進みシフトを実施してから１サンプリ
ング周期以内に前記第２のサンプリングクロックに対し
て遅れまたは進みの追従シフトを行った後次の位相シフ
トタイミングまで前記第１および第２のフォワードパス
回路を同期動作させるセレクタと判定回路を備えた制御
回路とを有して構成される。

【００１７】

【作用】一般に、オーバーサンプリングＡ／Ｄ変換器で
は、アナログ入力信号の傾斜が急な部分ではノイズシェ
ーパーとしての積分器出力振幅が小さくなり、量子化器
の入力ヒステリシスに近接してくるため、量子化出力は
１サンプリング毎に反転する確率が高くなる。また逆
に、アナログ入力信号の傾斜が緩やかな部分では、積分
器出力振幅が大きくなり、数サンプルにわたって量子化
出力が反転しない確率が高くなる傾向がある。

【００１８】本発明はこの性質を利用してディジタルＰ
ＬＬの位相シフトを実行するたび毎に、位相シフトを実
行した場合と実行しなかった場合とでΣ−△型ノイズシ
ェーパーの量子化出力の変化を観測し、変化があった場
合は入力信号の傾斜が急である確率が高いので位相シフ
ト位置を他に変える制御を行い、変化がなかった場合は
入力信号の傾斜が緩やかである確率が高いので位相シフ
トを有効にする。このように制御することにより、アナ
ログ入力信号電圧の傾斜の急なタイミングでのディジタ
ルＰＬＬの発生する位相シフトによるサンプリングジッ
ター発生の確率を減少させ、その分をアナログ入力信号
電圧の傾斜が緩やかなタイミングでの位相シフトを増加
させることにより、ジッターによって発生する電圧振幅
を低く抑えると同時に、アナログ入力信号との相関性を
薄めることによりノイズシェーピングによる抑圧効果を
期待できるため、ジッターによるＳ／Ｎ比を向上させ
る。

【００１９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すオーバーサ
ンプリングＡ／Ｄ変換器の回路図である。図１に示すよ
うに、本実施例は外部リファレンスクロックＲＣＬＫに
位相同期させたクロックφ，φＡを出力クロックとする
ディジタルＰＬＬ（ＤＰＬＬ）６と、アナログ信号ＡＩ
Ｎを入力しフィードバック信号との差分をとる差分器１
と、この差分器１の出力を入力し且つアナログ積分器１
１，量子化器１２およびラッチ回路１３を備えた第１お
よび第２のフォワードパス回路３，４と、これら第１，
第２のフォワードパス回路３，４の出力を判定し制御す
る判定回路５と、第１，第２のフォワードパス回路３，
４の出力を選択してディジタル出力ＤＯＵＴとするセレ
クタ７と、このセレクタ７の出力を遅延させるディジタ
ル遅延器８と、このディジタル遅延器８の出力を積分す
る積分器９と、これらディジタル遅延器８および積分器
９の差分をとる差分器１０と、この差分器１０の出力を
Ｄ／Ａ変換し前述したフィードバック信号として差分器
１に供給するＤ／Ａ変換部２とを有する。かかる構成の
オーバーサンプリングＡ／Ｄ変換器におけるシグマデル
タ変調器としてのフォワードパス回路３，４は共にアナ
ログ積分器１１，量子化器１２，ラッチ回路１３を備
え、２系統のクロックφとφＡによって独立に動作す
る。これらのフォワードパス回路３，４は、位相シフト
動作が加わらないタイミングでは、クロックφとφＡが
完全に重なるため同じ出力を得て、１つのシグマデルタ
変調器として動作する。逆に、位相シフトが加わるタイ
ミングでは、クロックφとφＡそれぞれのセットリング
時における積分結果と量子化結果を出力するようになっ
ている。要するに、第１のフォワードパス回路３はクロ
ックφによって動作し、第２のフォワードパス回路４は
クロックφＡによって動作する。

【００２０】次に、制御手段としての判定回路５は、位
相シフトの動作によって第１および第２のフォワードパ
ス回路３，４の積分結果に合わせるように修正し、さら
に第２のフォワードパス回路４の量子化値を選択して出
力するように制御する。また逆に、第１のフォワードパ
ス回路３と第２のフォワードパス回路４から出力された
量子化結果が同一の場合、判定回路５は位相シフトを実
施するタイミングとして有効と判定し、位相シフトを実
施しなかった第２のフォワードパス回路４の積分結果を
第１のフォワードパス回路３の積分結果に合わせるよう
に修正し、さらに第１のフォワードパス回路３の量子化
値を選択して出力するように制御する。

【００２１】図２は図１に示すディジタルＰＬＬの回路
図である。図２に示すように、かかるディジタルＰＬＬ
６はリファレンスクロックＲＣＬＫと分周器２２を介し
たフィードバックデータとの位相を比較することによ
り、ディジタルＰＬＬ位相シフトの遅れ／進み信号Ｓ２
を出力するディジタル位相比較器１４を有する。このデ
ィジタル位相比較器１４の出力Ｓ２を入力する位相シフ
ト制御回路１５は、ロックレンジ内の位相誤差の発生に
対して時間離散的な位相シフトを出力クロックφ，φＡ
に与えることによって位相追従している定常動作状態に
ある時、位相誤差に追従して位相シフト動作が加えられ
るサンプリングクロックφと、追従のための位相シフト
を加えないサンプリングクロックφＡの２つのクロック
出力を位相制御する。また、このＤＰＬＬ６は判定回路
５の判定結果出力Ｓ１を入力し位相制御する位相シフト
制御回路１６と、これら２つの位相シフト制御回路１
５，１６のＯＲ論理をとるＯＲゲート１７および１９
と、これらのＯＲゲート１７，１９の出力に基づきマス
タクロック発振器２０の出力を位相シフトしてクロック
φ，φＡを出力する位相シフタ１８，２１と、位相シフ
タ１８の出力クロックφを１／Ｎに分周して前述したフ
ィードバックデータとする分周器２２とを有する。

【００２２】かかるＤＰＬＬ６において、位相シフトの
実施タイミングとして不適であると判定回路５によって
判定した場合、位相シフト制御回路１５はクロックφに
対して遅れまたは進みシフトを実施してから１サンプリ
ング周期以内に位相シフト制御回路１６がクロックφに
対して進みまたは遅れの修正シフトを行う。逆に、位相
シフトの実施タイミングとして有効と判定回路５によっ
て判定した場合は、位相シフト制御回路１５がクロック
φに対して遅れまたは進みシフトを実施してから１サン
プリング周期以内に位相シフト制御回路１６がクロック
φＡに対して遅れまたは進みの追従シフトを行ったのち
次の位相シフトタイミングまで第１および第２のフォワ
ードパス回路３，４を同期動作させるための制御を行
う。要するに、このＤＰＬＬは同一のマスタクロックを
２系統の位相シフタ１８，２１に入力することにより、
クロックφとφＡをそれぞれ独立に出力させ、位相補正
のタイミングにおいては、クロックφを出力する位相シ
フタ１８を位相シフト制御回路１５によってのみ位相シ
フト制御する。また、位相補正が有効か無効かを判定す
るタイミングでは、判定結果に基づきクロックφを出力
する位相シフタ１８か、クロックφＡを出力する位相シ
フタ２１が、位相シフト制御回路１６によってシフト制
御される。

【００２３】図３は図１におけるオーバーサンプリング
Ａ／Ｄ変換器の具体的回路図である。図３に示すよう
に、かかるＡ／Ｄ変換器はアナログ信号入力端子ＡＩＮ
および量子化信号を帰還するためのＤ／Ａ変換部２に接
続され且つ入力信号とＤ／Ａ変換出力の差をとるアナロ
グ差分器１と、ディジタル遅延器８と、予測型のノイズ
シェーパーにのみ用いられるフィードバックループ中の
ディジタル積分器９とを有し、これらは図１と同一であ
る。図３において、第１，第２のフォワードパス回路
３，４はφクロックサイドのＳＣ積分器の入力容量Ｃｉ
１およびφクロックサイドのＳＣ積分器の積分容量Ｃｓ
１と、φＡクロックサイドのＳＣ積分器の入力容量Ｃｉ
２およびφＡクロックサイドのＳＣ積分器の積分容量Ｃ
ｓ２と、積分器用の演算増幅器２３と、量子化器として
の電圧比較器２４と、クロックφ１の負エッジをトリガ
とするラッチ２５およびクロックφ１Ａの負エッジをト
リガとするラッチ２６とで実現される。これらラッチ２
５，２６の出力は直接およびＥＸ−ＯＲゲート２７を介
してセレクタとしてのマルチプレクサ７に供給される。
すなわち、マルチプレクサは遅れ／進み信号とＥＸ−Ｏ
Ｒゲート２７の出力とを制御入力とし、ラッチされた２
つの量子化出力を選択する。

【００２４】また、ＳＷφ１はクロックφ１がＨレベル
の時にオン状態になるスイッチ、ＳＷφ２はクロックφ
２がＨレベルの時にオン状態になるスイッチ、ＳＷＰは
ディジタルＰＬＬ６の位相シフトがクロックφに対して
実行されたときに限り、積分と量子化の終了後にクロッ
クφ２に同期して１サイクルだけオン状態になるスイッ
チである。更に、ＳＷφ２Ｃｓ２は通常クロックφ２イ
ネーブル時にオン状態となるが、位相シフト実行時に容
量Ｃｓ２の電荷の修正要ありと判定された場合、制御タ
イミング生成回路によりクロックφ２のスイッチイネー
ブルをマスクしてオフ状態を維持するスイッチ、ＳＷφ
２Ｃｓ１は通常クロックφ２イネーブル時にオン状態と
なるが、位相シフト実行時に容量Ｃｓ１の電荷の修正要
ありと判定された場合、制御タイミング生成回路により
クロックφ２のスイッチイネーブルをマスクしてオフ状
態を維持するスイッチである。しかも、ＳＷＣｓ２は通
常オン状態であるが、位相シフト実行時にＣｓ２の電荷
量の修正要ありと判定された場合にのみ、スイッチＳＷ
φ２Ｃｓ２に同期してオフ状態となるスイッチであり、
ＳＷＣｓ１は通常オン状態であるが、位相シフト実行時
に容量Ｃｓ１の電荷量の修正要ありと判定された場合に
のみスイッチＳＷφ２Ｃｓ１に同期してオフ状態となる
スイッチである。尚、トランジスタについては説明を省
略する。

【００２５】図４は図３における回路動作を説明するた
めの遅れ位相シフトの発生に対するタイミング図であ
る。図４に示すように、遅れ位相シフトの発生に対し、
Ａ／Ｄ変換器においては、φ系クロック動作を行う積分
器の量子化結果とφＡ系クロック動作を行う積分器の量
子化結果との間に反転が生じなかったため、位相シフト
が有効になる。従ってφＡ系のクロックに対して１サイ
クル後追従するための遅れ位相シフトが行われている。

【００２６】また図４において、ディジタルＰＬＬ６の
位相比較結果によって遅れ位相シフト動作がφ系のクロ
ックφ１，φ２に発生した時、まず位相シフトが行われ
ていないφ１Ａのライジングで容量Ｃｓ２への積分動作
が始まり、次にクロックφ１のライジングで容量Ｃｓ１
への積分動作が開始される。次に、クロックφ１Ａのフ
ォールタイミング、クロックφ１のフォールタイミング
においてそれぞれセットリングが終わり、積分容量Ｃｓ
２，Ｃｓ１がスイッチＳＷφ１によって、相前後して演
算増幅器２３の出力から切り放される。従って、そのタ
イミングでの積分電荷が保持され、同時に量子化器２４
の出力がラッチ２５，２６にラッチされる。これら２つ
の量子化値はＥＸ−ＯＲゲート２７に入力され、その比
較結果が反転している場合は位相シフトを実施するタイ
ミグとして不適切であると判定する。逆に、比較結果が
反転していない場合は、位相シフトの実施を有効と判定
する。この判定はクロックφ１Ａ，φ１のフォールタイ
ミングからクロックφ２Ａ，φ２のライジングタイミン
グの間のスリット期間に行う。

【００２７】更に、クロックφ２Ａ，φ２のライジング
で演算増幅器２３の負入力端子および入力容量Ｃｉ１，
Ｃｉ２の両端がスイッチＳＷφ２によってアナログ接地
電位に接続されるので、これら入力容量の電荷はリセッ
トされる。しかも、位相シフトが実行された場合に限
り、保持された２つの積分電圧はその値が異なる。その
ため、クロックφ２Ａ，φ２のライジングのタイミング
でもって、２つの積分容量の一端をスイッチによって演
算増幅器２３の出力に接続する。また、これと同時に無
効にするべき積分容量、すなわち図４におけるＣｓ２に
ついては、もう一端をスイッチＳＷφ２Ｃｓ２によって
アナログ接地電位に接続し、演算増幅器２３の負荷容量
に変更している。このとき、有効にすべき積分容量Ｃｓ
１については、もう一端が負入力端子に接続されたまま
であり且つ仮想接地を保つため、その積分電圧が演算増
幅器２３の出力となる。従って、負荷接続された容量Ｃ
ｓ２を再充電することによって、積分器出力の修正機能
をもつことができる。

【００２８】図５は図３における回路動作を説明するた
めの進み位相シフトの発生に対するタイミング図であ
る。図５に示すように、進み位相シフトの発生に対し、
Ａ／Ｄ変換器においては、φ系クロック動作を行う積分
器の量子化結果とφＡ系クロック動作を行う積分器の量
子化結果との間に反転が生じるため、位相シフトが無効
になる。従って、ここでは、φ系クロックに対して１サ
イクル後に修正するための遅れ位相シフトが行われてい
る。すなわち、ディジタルＰＬＬの位相比較結果によっ
て進み位相シフト動作がφ系のクロックφ１，φ２に発
生した時、まずφ１のライジングで容量Ｃｓ１への積分
動作が開始され、次に位相シフトが行われていないφ１
Ａのライジング容量Ｃｓ２への積分動作が始まる。この
クロックφ１のフォールタイミングおよびφ１Ａのフォ
ールタイミングにおいてそれぞれセットリングが終わ
り、積分容量Ｃｓ１，Ｃｓ２がスイッチＳＷφ１により
相前後して演算増幅器２３の出力から切り放される。そ
れ故、そのタイミングでの積分電荷が保持され、同時に
量子化器としての電圧比較器２４の出力がラッチされ
る。

【００２９】これら２つの量子化値の比較結果が反転し
ている場合、位相シフトを実施するタイミングとして不
適切であると判定する。この判定は、クロックφ１Ａ，
φ１のフォールタイミングからクロックφ２Ａ，φ２の
ライジングタイミングの間のスリット期間に行う。これ
らのクロックφ２Ａ，φ２のライジングで演算増幅器２
３の負入力端子および入力容量の両端がスイッチＳＷφ
２によってアナログ接地電位に接続され、入力容量の電
荷がリセットされる。更にこの場合、保持された２つの
積分電圧はその値が異なるため、クロックφ２Ａ，φ２
のライジングのタイミングで２つの積分容量の一端をス
イッチＳＷＰによって演算増幅器２３の出力に接続す
る。これと同時に、無効にすべき積分容量Ｃｓ１につい
ては、もう一端をスイッチＳＷφ２Ｃｓ１によってアナ
ログ接地電位に接続し、演算増幅器２３の負入力端子か
らスイッチＳＷＣｓ１によって切り放すことにより、積
分容量Ｃｓ１を演算増幅器２３の負荷容量に変える。こ
のとき、有効にすべき積分容量Ｃｓ２については、もう
一端が負入力端子に接続されたままであり且つ仮想接地
を保つ。このため、その積分電圧が演算増幅器２３の出
力となり、負荷接続された容量Ｃｓ１を再充電すること
によって積分器出力の修正機能をもつことができる。

【００３０】要するよに、本実施例のオーバーサンプリ
ングＡ／Ｄ変換器は、積分器や量子化器（電圧比較器）
および帰還Ｄ／Ａ変換回路によってフィードバックルー
プを形成し、量子化信号を帰還するＤ／Ａ変換回路の出
力と入力信号との差を積分する。特に量子化器は積分値
を量子化する構造になっている。特徴的なのは、この積
分器１１と量子化器１２が２タイミング・エッジ（φ，
φＡ）でセットリングする構造をもっており、量子化器
１２はそれぞれのタイミングエッジで保持された積分電
圧を電圧比較器２４で電圧比較してラッチ２５，２６に
ラッチすることにある。このラッチされた２つの量子化
値はＥＸ−ＯＲゲートに入力され、値が反転したかどう
かを判定される。この結果とディジタルＰＬＬ６の発生
する位相シフトのみ進み／遅れ信号とによりマルチプレ
クサ７で選択される。すなわち、量子化値の１つがマル
チプレクサ７によって選択される。

【００３１】一方、ディジタルＰＬＬ６においては、位
相比較器１４の出力に基づいて位相シフト制御が行わ
れ、同時にシフトの方向を示す進み／遅れ信号を発生す
る。また、２つの位相シフト制御回路１５，１６をも
ち、１つは従来と同じく、位相比較に基づいてシフト動
作を制御し、もう１つは進み／遅れ信号とＥＸ−ＯＲゲ
ート２７の出力の値とから、クロックφの位相シフト修
正するか、あるいは位相シフトしなかったクロックφＡ
の位相シフトを行うかを制御する。更に、位相シフト回
路は分周比可変のカウンターであり、２つのクロック
φ，φＡを出力し、２種類の制御信号を受ける構造を持
つ。位相比較器１４で位相誤差を検出できなければ、も
ちろん位相シフト制御は行われず、このとき進み／遅れ
信号はどちらもイネーブルにならず、２つの出力クロッ
クφ，φＡは完全に一致するように制御される。

【００３２】

【発明の効果】以上説明したように、本発明のオーバー
サンプリングＡ／Ｄ変換器は、量子化出力が１〜３ビッ
ト程度であることに着目し、ディジタルＰＬＬの位相シ
フトを実行するたび毎に、位相シフトを実行した場合と
実行しなかった場合とで、ノイズシェーパーの量子化出
力の変化を観測し、変化があった場合は入力信号の傾斜
が急である確率が高いので位相シフト位置を他に変える
制御を行い、逆に変化がなかった場合は入力信号の傾斜
が緩やかである確率が高いので位相シフトを有効にする
ような制御を行うことにより、ジッターによって発生す
る電圧振幅を低く抑えると同時にアナログ入力信号との
相関性を薄めることでノイズシェーピングによる抑圧を
実現できるので、Ｓ／Ｎ比の悪化を低く抑えることがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すオーバーサンプリング
Ａ／Ｄ変換器のブロック図である。

【図２】図１に示すＤＰＬＬの構成図である。

【図３】図１におけるオーバーサンプリングＡ／Ｄ変換
器の具体的回路図である。

【図４】図３における回路動作を説明するための遅れ位
相シフトの発生に対するタイミング図である。

【図５】図３における回路動作を説明するための進み位
相シフトの発生に対するタイミング図である。

【図６】従来の一例を示すオーバーサンプリングＡ／Ｄ
変換器およびＤＰＬＬの構成図である。

【符号の説明】

１，１０ 差分器 ２ Ｄ／Ａ変換部 ３ 第１のフォワードパス回路 ４ 第２のフォワードパス回路 ５ 判定回路 ６ ディジタルＰＬＬ ７ セレクタ（ＭＰＸ） ８ ディジタル遅延器 ９ 積分器 １１ アナログ積分器 １２ 量子化器 １３，２５，２６ ラッチ回路 １４ ディジタル位相比較器 １５，１６ 位相シフト制御回路 １８，２１ 位相シフタ ２０ マスタクロック発振器 ２２ 分周器 ２３ 演算増幅器 ２４ 電圧比較器 ２７ ＥＸ−ＯＲゲート

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタルＰＬＬによって外部非同期ク
   ロックに位相同期させたクロックをサンプリングクロッ
   クに用いるオーバーサンプリグＡ／Ｄ変換器において、
   同期確立後の定常動作状態における位相偏差に対してあ
   らかじめ定められた位相補正タイミングで位相補正を加
   えた第１のクロックおよび位相シフトを加えてない第２
   のクロックを出力するディジタルＰＬＬ回路と、各々ノ
   イズシェーパーとして機能するアナログ積分器と，量子
   化器及びラッチ回路とを備え且つそれぞれ前記第１およ
   び第２のクロックによって動作する第１および第２のフ
   ォワードパス回路と、前記第１および第２のフォワード
   パス回路の出力のうちどちらかを選択し量子化出力とす
   る選択回路と、前記ディジタルＰＬＬ回路の位相補正動
   作により前記第１および第２のフォワードパス回路の量
   子化出力結果が異なるときには前記ディジタルＰＬＬ回
   路の位相補正タイミングが不適切であると判定し、前記
   第１のフォワードパス回路の積分結果を前記第２のフォ
   ワードパス回路の積分結果に等しくなるように修正し且
   つ前記選択回路の出力として前記第２のフォワードパス
   回路の量子化出力を選択するとともに、前記ディジタル
   ＰＬＬ回路における前記第１のクロックの位相を前記第
   ２のクロックに等しくなるように位相を修正する一方、
   前記第１および第２のフォワードパス回路の量子化出力
   結果が同一であるときには前記ディジタルＰＬＬ回路の
   位相補正タイミングが適切であると判断し、前記第２の
   フォワードパス回路の積分結果を前記第１のフォワード
   パス回路の積分結果に等しくなるように修正し且つ前記
   選択回路の出力として前記第１のフォワードパス回路の
   出力を選択するとともに、前記ディジタルＰＬＬ回路に
   おける前記第２のクロックの位相を前記第１のクロック
   に等しくなるように位相を修正するという動作を行う制
   御回路とを有することを特徴とするオーバーサンプリン
   グＡ／Ｄ変換器。
2. 【請求項２】 ディジタルＰＬＬによって外部非同期ク
   ロックに位相同期させたクロックをサンプリングクロッ
   クに用いるオーバーサンプリングＡ／Ｄ変換器におい
   て、ロックイン後の定常動作状態における位相誤差に追
   従して位相シフト動作を加えられる第１のサンプリング
   クロックおよび追従のための位相シフトを加えてない第
   ２のサンプリングクロックを位相制御するディジタルＰ
   ＬＬ回路と、各々ノイズシェーパーとして機能するアナ
   ログ積分器と，量子化器およびラッチ回路とを備え、こ
   れらが前記第１および第２のサンプリングクロックによ
   って独立に動作するとともに、前記位相シフト動作が加
   わらないタイミングでは前記第１および第２のサンプリ
   ングクロックが完全に重なるため同じ出力を得て１つの
   シグマデルタ変調器として動作し、前記位相シフト動作
   が加わるタイミングでは前記第１および第２のサンプリ
   ングクロックそれぞれのセットリング時における積分結
   果と量子化結果を出力するように前記第１のサンプリン
   グクロックによって動作する第１のフォワードパス回路
   および前記第２のサンプリングクロックによって動作す
   る第２のフォワードパス回路と、前記位相シフトの動作
   によって前記第１および第２のフォワードパス回路から
   出力された量子化結果が異なる場合に位相シフトの実施
   タイミングとして不適であると判定し、前記位相シフト
   を実施した前記第１のフォワードパス回路の積分結果を
   前記第２のフォワードパス回路の積分結果に合わせるよ
   うに修正して前記第２のフォワードパス回路の量子化値
   を選択して出力し、逆に前記第１および第２のフォワー
   ドパス回路から出力された量子化結果が同一であれば前
   記位相シフトを実施するタイミングとして有効と判定
   し、前記位相シフトを実施しなかった前記第２のフォワ
   ードパス回路の積分結果を前記第１のフォワードパス回
   路の積分結果に合わせるように修正して前記第１のフォ
   ワードパス回路の量子化値を選択して出力するための選
   択回路と、前記位相シフトの実施タイミングとして不適
   であると前記選択回路によって判定した場合、前記ディ
   ジタルＰＬＬ回路が前記第１のサンプリングクロックに
   対して遅れまたは進みシフトを実施してから１サンプリ
   ング周期以内に前記第１のサンプリンググロックに対し
   て進みまたは遅れの修正シフトを行い、逆に前記位相シ
   フトの実施タイミングとして有効と判定した場合、前記
   ディジタルＰＬＬ回路が前記第１のサンプリングクロッ
   クに対して遅れまたは進みシフトを実施してから１サン
   プリング周期以内に前記第２のサンプリングクロックに
   対して遅れまたは進みの追従シフトを行った後次の位相
   シフトタイミングまで前記第１および第２のフォワード
   パス回路を同期動作させるセレクタと判定回路を備えた
   制御回路とを有することを特徴とするオーバーサンプリ
   ングＡ／Ｄ変換器。
3. 【請求項３】 前記第１のフォワードパス回路は、入力
   アナログ信号からシグマデルタのループフィードバック
   分の電圧を減算した電圧を入力し且つディジタルＰＬＬ
   の前記第２のサンプリングクロックを形成する２相クロ
   ック出力φ１，φ２によって動作するＳＣ積分器と量子
   化器およびラッチから構成され、前記ＳＣ積分器の出力
   が前記量子化器に入力されると、前記積分器のセトリン
   グエッジφ１のフォールタイミングにおいて前記量子化
   器の出力がラッチされ、全てのスイッチ手段がオフにな
   るスリット期間を経て、クロックφ２のライジングタイ
   ミングで前記ＳＣ積分器の積分容量をスイッチ手段によ
   って演算増幅器の出力から切り放す同時に、前記演算増
   幅器の負入力端子および入力容量の両端をスイッチ手段
   によってアナログ接地電位に接続することにより前記入
   力容量の電荷をリセットする構造を持ち、さらに前記第
   ２のフォワードパス回路は前記第１のフォワードパス回
   路と同様の構造を有し、前記第１のサンプリングクロッ
   クを形成する２相クロック出力φ１Ａとφ２Ａによって
   動作する一方、前記第１および第２のフォワードパス回
   路が前記ＳＣ積分器の前記演算増幅器および前記量子化
   器を共有し、前記２相クロックφ１とφ１Ａのフォール
   タイミングでラッチされた前記第１および第２のフォワ
   ードパス回路の電圧比較結果と前記ディジタルＰＬＬの
   遅れ／進みの位相シフト制御方向を示す信号出力とから
   前記第１および第２のフォワードパス回路のどちらの積
   分電圧を有効にするかを判断する位相シフト制御回路に
   よって、前記第１のフォワードパス回路の積分電圧の修
   正を要すると判断した場合にクロックφ２のライジング
   タイミングにおいて前記積分容量の一端を前記スイッチ
   手段によって前記演算増幅器の出力に接続すると同時
   に、無効にすべき積分容量につては、もう一端をスイッ
   チ手段によってアナログ接地電位に接続して前記演算増
   幅器の負入力端子からスイッチ手段によって切り放すこ
   とによって積分容量を前記演算増幅器の負荷容量に変
   え、このとき有効にすべき積分容量のもう一端は前記負
   入力端子に接続されたままであり且つ仮想接地を保つこ
   とによって負荷接続された容量を再充電する構造をもつ
   ことにより前記第１のフォワードパス回路の積分出力を
   前記第２のフォワードパス回路の積分出力に修正し、さ
   らに前記位相シフト制御回路によって、前記第２のフォ
   ワードパス回路の積分電圧の修正を要すると判断した場
   合にクロックφ２Ａのタイミングで同様の制御を行い、
   前記第２のフォワードパスの積分出力を前記第１のフォ
   ワードパス回路の積分出力に修正する請求項２記載のオ
   ーバーサンプリングＡ／Ｄ変換器。