JPS63211826A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63211826A JPS63211826A JP4250387A JP4250387A JPS63211826A JP S63211826 A JPS63211826 A JP S63211826A JP 4250387 A JP4250387 A JP 4250387A JP 4250387 A JP4250387 A JP 4250387A JP S63211826 A JPS63211826 A JP S63211826A
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- clock signal
- circuit
- signal
- codec
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- 230000006835 compression Effects 0.000 claims abstract description 13
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Landscapes
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関するもので、例えば
ＰＣＭ （Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ：パルス符号変調）方式のディジタル電話交換シ
ステムに用いられるコーデック（ＣＯＤＥＣ： Ｃｏｄ
ｅｒ／ Ｄ ｅｃｏｄｅｒ）などに利用して有効な技術
に関するものである。
ＰＣＭ （Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ：パルス符号変調）方式のディジタル電話交換シ
ステムに用いられるコーデック（ＣＯＤＥＣ： Ｃｏｄ
ｅｒ／ Ｄ ｅｃｏｄｅｒ）などに利用して有効な技術
に関するものである。
コーデックについては、例えば、１９８１年６月３０日
、朝倉書店発行の「集積回路応用ハンドブック１５９３
頁〜６００頁に記載されている。
、朝倉書店発行の「集積回路応用ハンドブック１５９３
頁〜６００頁に記載されている。
ＰＣＭ方式のディジタル電話交換システムに用いるため
のコーデックとして、本願発明者等は、本発明に先立っ
て、第２図に示すようなｌチップ型のコーデックを開発
した。上記のコーデックでは、アナログ・ディジタル変
換用のＡ／Ｄ変換回路Ａ／Ｄ、Ｄ／Ａ変換回路Ｄ／りと
、ディジタルフィルタＤＦとして機能するディジタル・
シグナル・プロセッサＤＳＰ、ＰＣＭ入出力回路ＰＣＭ
１１０及びＰＩ、Ｌ （フェイズ・ロックド・ループ）
回路ＰＬＬなどが同一の半導体基板（チップ）上に形成
される。
のコーデックとして、本願発明者等は、本発明に先立っ
て、第２図に示すようなｌチップ型のコーデックを開発
した。上記のコーデックでは、アナログ・ディジタル変
換用のＡ／Ｄ変換回路Ａ／Ｄ、Ｄ／Ａ変換回路Ｄ／りと
、ディジタルフィルタＤＦとして機能するディジタル・
シグナル・プロセッサＤＳＰ、ＰＣＭ入出力回路ＰＣＭ
１１０及びＰＩ、Ｌ （フェイズ・ロックド・ループ）
回路ＰＬＬなどが同一の半導体基板（チップ）上に形成
される。
上記コーデックには、外部のディジタル電話交換装置か
ら、約２ＭＨｚの周波数とされる外部クロック信号ＥＣ
ＬＫ、！：ＰＣＭ回線に対応したフレーム同期信号ＦＳ
ＹＮが供給される。このうち外部クロック信号ＥＣＬＫ
は、Ａ／Ｄ変換回路Ａ／Ｄ及びＤ／Ａ変換回路Ｄ／りに
オーバーサンプリングクロック信号として供給されると
ともに、ＰＣＭ入出力回路Ｐ ＣＭ Ｉ １０の圧縮・
伸張回路ＣＭＰ／ＥＸＰの動作クロック信号及び入出力
バッファＢＯ，Ｂｌの同期信号として供給される。また
、この外部クロック信号ＥＣＬＫはＰＬＬ回路ＰＬＬに
送られ、外部クロック信号ＥＣＬＫに位相同期された基
本クロック信号φＯが形成される。
ら、約２ＭＨｚの周波数とされる外部クロック信号ＥＣ
ＬＫ、！：ＰＣＭ回線に対応したフレーム同期信号ＦＳ
ＹＮが供給される。このうち外部クロック信号ＥＣＬＫ
は、Ａ／Ｄ変換回路Ａ／Ｄ及びＤ／Ａ変換回路Ｄ／りに
オーバーサンプリングクロック信号として供給されると
ともに、ＰＣＭ入出力回路Ｐ ＣＭ Ｉ １０の圧縮・
伸張回路ＣＭＰ／ＥＸＰの動作クロック信号及び入出力
バッファＢＯ，Ｂｌの同期信号として供給される。また
、この外部クロック信号ＥＣＬＫはＰＬＬ回路ＰＬＬに
送られ、外部クロック信号ＥＣＬＫに位相同期された基
本クロック信号φＯが形成される。
基本クロック信号φ０は、さらにクロックパルス発生回
路ＣＰＧに送られ、内部クロック信号φ１に代表される
ディジタル・シグナル・プロセッサＤＳＰの動作クロッ
ク信号が形成される。
路ＣＰＧに送られ、内部クロック信号φ１に代表される
ディジタル・シグナル・プロセッサＤＳＰの動作クロッ
ク信号が形成される。
ところで、コーデックが形成される半導体基板上の大半
のエリアを占めるディジタル・シグナル・プロセッサな
どは、ＰＬＬ回路ＰＬＬ及びクロックパルス発生回路Ｃ
ＰＧによって形成される内部クロック信号に従って動作
される。これらの内部クロック信号は、外部クロック信
号ＥＣＬＫや電源電圧等に重畳される雑音によって発生
するジッタを含む。一方、Ａ／Ｄ変換回路Ａ／Ｄやｐｃ
Ｍ入出力回路Ｐ ＣＭ Ｉ １０等は、ジッタを含まな
い外部クロック信号ＥＣＬＫに従って動作される。
のエリアを占めるディジタル・シグナル・プロセッサな
どは、ＰＬＬ回路ＰＬＬ及びクロックパルス発生回路Ｃ
ＰＧによって形成される内部クロック信号に従って動作
される。これらの内部クロック信号は、外部クロック信
号ＥＣＬＫや電源電圧等に重畳される雑音によって発生
するジッタを含む。一方、Ａ／Ｄ変換回路Ａ／Ｄやｐｃ
Ｍ入出力回路Ｐ ＣＭ Ｉ １０等は、ジッタを含まな
い外部クロック信号ＥＣＬＫに従って動作される。
このため、同一チップ上に形成されるコーデックの複数
の回路ブロックが、ジッタによる比較的小さな周波数差
を持つ二つのクロック信号に従って動作することとなり
、これらのクロック信号の周波数差に相当する音声帯域
内の周波数を持つ雑音が生じ、このことがコーデックを
含む通信系のＳ／Ｎ比を低下させる原因となっている。
の回路ブロックが、ジッタによる比較的小さな周波数差
を持つ二つのクロック信号に従って動作することとなり
、これらのクロック信号の周波数差に相当する音声帯域
内の周波数を持つ雑音が生じ、このことがコーデックを
含む通信系のＳ／Ｎ比を低下させる原因となっている。
この発明の目的は、Ｓ／Ｎ比の向上を図ったコーデック
などの半導体集積回路装置を提供することにある。
などの半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、コーデックのＡ／Ｄ −Ｄ／Ａ変換回路及び
ＰＣＭ入出力回路の圧縮・伸張回路等をＰＬＬ回路によ
って形成される内部クロック信号に従って動作させ、Ｐ
ＣＭ入出力回路のバッファのみを外部クロック信号に従
って動作させるものである。
ＰＣＭ入出力回路の圧縮・伸張回路等をＰＬＬ回路によ
って形成される内部クロック信号に従って動作させ、Ｐ
ＣＭ入出力回路のバッファのみを外部クロック信号に従
って動作させるものである。
上記した手段によれば、一つの半導体基板上に形成され
るコーデックのほとんどの回路ブロックが同一系の内部
クロック信号によって動作されるため、ジッタを含む内
部クロック信号とジッタを含まない外部クロック信号と
の間の比較的小さな周波数差に従って発生する音声帯域
の雑音を抑制することができ、コーデックを含む通信系
のＳ／Ｎ比を向上できる。
るコーデックのほとんどの回路ブロックが同一系の内部
クロック信号によって動作されるため、ジッタを含む内
部クロック信号とジッタを含まない外部クロック信号と
の間の比較的小さな周波数差に従って発生する音声帯域
の雑音を抑制することができ、コーデックを含む通信系
のＳ／Ｎ比を向上できる。
第１図には、この発明が適用されたコーデックの一実施
例のブロック図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、単結晶シリ
コンのような１個の半導体基板上に形成される。
例のブロック図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、単結晶シリ
コンのような１個の半導体基板上に形成される。
この実施例のコーデックは、特に制限されないが、ＰＣ
Ｍ方式のディジタル電話交換システムにおいて、アナロ
グ通信回線とディジタル電話交換装置との間に、アナロ
グ通信回線に対応して設けられる。それぞれのコーデッ
クには、ディジタル電話交換装置から、例えば２．０４
８ Ｍ Ｈｚの周波数とされる共通の外部クロック信号
ＥＣＬＫが供給されるとともに、それぞれのコーデック
に割り当てられたＰＣＭ回線のチャンネル位置に対応し
たフレーム同期信号ＦＳＹＮが供給される。それぞれの
コーデックには、ＰＬＬ回路ＰＬＬが内蔵され、外部ク
ロック信号ＥＣＬＫに位相同期された内部クロック信号
φｌ〜φ３が形成される。各コーデックは、これらの内
部クロック信号に従ってアナログ入出力Ａｉｎをオーバ
ーサンプリングして例えば１６ビソトのディジタル信号
に変換し、さらに８ビツトのディジタル信号にレベル圧
縮した後、フレーム同期信号ＦＳＹＮに従ってディジタ
ル電話交換装置に出力する。また、フレーム同期信号Ｆ
ＳＹＮに同期してディジタル電話交換装置から供給され
る８ビツトのディジタル信号をレベル伸張し、１６ビツ
トのディジタル信号とした後、さらにアナログ出力信号
Ａｏｕｔとしてアナログ回線に出力する。
Ｍ方式のディジタル電話交換システムにおいて、アナロ
グ通信回線とディジタル電話交換装置との間に、アナロ
グ通信回線に対応して設けられる。それぞれのコーデッ
クには、ディジタル電話交換装置から、例えば２．０４
８ Ｍ Ｈｚの周波数とされる共通の外部クロック信号
ＥＣＬＫが供給されるとともに、それぞれのコーデック
に割り当てられたＰＣＭ回線のチャンネル位置に対応し
たフレーム同期信号ＦＳＹＮが供給される。それぞれの
コーデックには、ＰＬＬ回路ＰＬＬが内蔵され、外部ク
ロック信号ＥＣＬＫに位相同期された内部クロック信号
φｌ〜φ３が形成される。各コーデックは、これらの内
部クロック信号に従ってアナログ入出力Ａｉｎをオーバ
ーサンプリングして例えば１６ビソトのディジタル信号
に変換し、さらに８ビツトのディジタル信号にレベル圧
縮した後、フレーム同期信号ＦＳＹＮに従ってディジタ
ル電話交換装置に出力する。また、フレーム同期信号Ｆ
ＳＹＮに同期してディジタル電話交換装置から供給され
る８ビツトのディジタル信号をレベル伸張し、１６ビツ
トのディジタル信号とした後、さらにアナログ出力信号
Ａｏｕｔとしてアナログ回線に出力する。
コーデック内には、ストアドブログラム方式のディジタ
ル・シグナル・プロセッサが設けられる。
ル・シグナル・プロセッサが設けられる。
このディジタル・シグナル・プロセッサは、バンドパス
フィルタＢＰＦ及びロウパスフィルタＬＰＦ用のディジ
タルフィルタＤＰＩ及びＤＦ２として機能するとともに
、例えばコーデックとしての周波数応答特性などを使用
される回線に適合させるためにも用いられる。
フィルタＢＰＦ及びロウパスフィルタＬＰＦ用のディジ
タルフィルタＤＰＩ及びＤＦ２として機能するとともに
、例えばコーデックとしての周波数応答特性などを使用
される回線に適合させるためにも用いられる。
第１図において、アナログ通信回線を介して伝達され、
図示されないプレフィルタを経て入力されるアナログ入
力信号Ａｉｎは、Ａ／Ｄ変換回路Ａ／Ｄに供給される。
図示されないプレフィルタを経て入力されるアナログ入
力信号Ａｉｎは、Ａ／Ｄ変換回路Ａ／Ｄに供給される。
このＡ／Ｄ変換回路Ａ／Ｄには、後述するクロックパル
ス発生回路ＣＰＧから、オーバーサンプリングクロック
信号φ２が供給される。このオーバーサンプリングクロ
ック信号φ２は、例えば外部クロック信号ＥＣＬＫと同
じ２．０４８ＭＨｚの周波数とされる。
ス発生回路ＣＰＧから、オーバーサンプリングクロック
信号φ２が供給される。このオーバーサンプリングクロ
ック信号φ２は、例えば外部クロック信号ＥＣＬＫと同
じ２．０４８ＭＨｚの周波数とされる。
Ａ／Ｄ変換回路Ａ／Ｄは、オーバーサンプリングクロッ
ク信号φ２に従ってアナログ入力信号Ａｉｎをサンプリ
ングし、特に制限されないが、１６ビツトのディジタル
信号に変換する。これらのディジタル信号は、バンドパ
スフィルタＢＰＦ用のディジタルフィルタＤＰＩとされ
るディジタル・シグナル・プロセッサＤＳＰにパラレル
に供給される。
ク信号φ２に従ってアナログ入力信号Ａｉｎをサンプリ
ングし、特に制限されないが、１６ビツトのディジタル
信号に変換する。これらのディジタル信号は、バンドパ
スフィルタＢＰＦ用のディジタルフィルタＤＰＩとされ
るディジタル・シグナル・プロセッサＤＳＰにパラレル
に供給される。
ディジタル・シグナル・プロセッサＤＳＰは、特に制限
されないが、ストアドブログラム制御方式の信号処理装
置であり、クロックパルス発生回路ＣＰＧから供給され
る内部クロック信号φｌに従って動作する。この内部ク
ロック信号φ１は、実際には４相の動作クロック信号で
あり、その周波数は例えば４．０９６ＭＨ２とされる。
されないが、ストアドブログラム制御方式の信号処理装
置であり、クロックパルス発生回路ＣＰＧから供給され
る内部クロック信号φｌに従って動作する。この内部ク
ロック信号φ１は、実際には４相の動作クロック信号で
あり、その周波数は例えば４．０９６ＭＨ２とされる。
ディジタル・シグナル・プロセッサＤＳＰは、Ａ／Ｄ変
換回路Ａ／Ｄから供給される１６ビツトのディジタル信
号に所定の論理演算を加えることによって、バンドパス
フィルタＢＰＦとして機能する。これにより、音声信号
のうち例えば約０．３〜３．４ Ｋ Ｈ２の周波数帯域
に対応するディジタル信号のみが、ＰＣＭ入出力回路Ｐ
ＣＭ Ｉ １０の圧縮・伸張回路Ｃ’ＭＰ／ＥＸＰに
伝達される。ディジタル・シグナル・プロセッサＤＳＰ
は、後述するロウバスフィルタＬＰＦ用のディジタルフ
ィルタＤＦ２としても機能する。
換回路Ａ／Ｄから供給される１６ビツトのディジタル信
号に所定の論理演算を加えることによって、バンドパス
フィルタＢＰＦとして機能する。これにより、音声信号
のうち例えば約０．３〜３．４ Ｋ Ｈ２の周波数帯域
に対応するディジタル信号のみが、ＰＣＭ入出力回路Ｐ
ＣＭ Ｉ １０の圧縮・伸張回路Ｃ’ＭＰ／ＥＸＰに
伝達される。ディジタル・シグナル・プロセッサＤＳＰ
は、後述するロウバスフィルタＬＰＦ用のディジタルフ
ィルタＤＦ２としても機能する。
圧縮・伸張回路ＣＭＰ／ＥＸＰは、Ａ／Ｄ変換回路Ａ／
Ｄにおいてオーバーサンプリングクロック信号φ２に従
ってサンプリングされ１６ビツトのディジタル信号とさ
れる音声信号を、レベル圧縮し、サンプリングレートを
８ＫＨｚとする８ピントのディジタル信号に変換する。
Ｄにおいてオーバーサンプリングクロック信号φ２に従
ってサンプリングされ１６ビツトのディジタル信号とさ
れる音声信号を、レベル圧縮し、サンプリングレートを
８ＫＨｚとする８ピントのディジタル信号に変換する。
これらのディジタル信号は、ディジタル電話交換装置か
ら供給されるフレーム同期信号ＦＳＹＮに従って、出力
バッファＢＯにシリアルに供給される。
ら供給されるフレーム同期信号ＦＳＹＮに従って、出力
バッファＢＯにシリアルに供給される。
出力バッファＢＯは、圧縮・伸張回路ＣＭＰ／ＥＸＰか
ら出力されるディジタル信号を、ＰＣＭ出力信号ＰＳｏ
ｕｔとして、外部のディジタル電話交換装置に出力する
。このＰＣＭ出力信号ＰＳｏｕ【の出力動作は、ディジ
タル電話交換装置から供給される外部クロック信号ＥＣ
ＬＫに従って同期化される。
ら出力されるディジタル信号を、ＰＣＭ出力信号ＰＳｏ
ｕｔとして、外部のディジタル電話交換装置に出力する
。このＰＣＭ出力信号ＰＳｏｕ【の出力動作は、ディジ
タル電話交換装置から供給される外部クロック信号ＥＣ
ＬＫに従って同期化される。
一方、ディジタル電話交換装置からフレーム同期信号Ｆ
ＳＹＮに同期してシリアルに供給されるＰＣＭ入力信号
ＰＳｉｎは、ＰＣＭ入出力回路ＰＣＭ Ｉ １０の入力
バッファＢｌに入力される。
ＳＹＮに同期してシリアルに供給されるＰＣＭ入力信号
ＰＳｉｎは、ＰＣＭ入出力回路ＰＣＭ Ｉ １０の入力
バッファＢｌに入力される。
入力バッファＢＴは、ディジタル電話交換装置から供給
されるフレーム同期信号ＦＳＹＮ及び外部クロック信号
ＥＣＬＫに従って、上記ＰＣＭ入力信号ＰＳｉｎを取り
込み、圧縮・伸張回路ＣＭＰ／ＥＸＰに伝達する。この
ＰＣＭ入力信号ｐｓｉｎは、ＰＣＭ出力信号ＰＳｏｕｔ
と同様に、サンプリングレートを８ＫＨｚとする８ビツ
トのディジタル信号により構成される。
されるフレーム同期信号ＦＳＹＮ及び外部クロック信号
ＥＣＬＫに従って、上記ＰＣＭ入力信号ＰＳｉｎを取り
込み、圧縮・伸張回路ＣＭＰ／ＥＸＰに伝達する。この
ＰＣＭ入力信号ｐｓｉｎは、ＰＣＭ出力信号ＰＳｏｕｔ
と同様に、サンプリングレートを８ＫＨｚとする８ビツ
トのディジタル信号により構成される。
ＰＣＭ入出力回路Ｐ ＣＭ Ｉ １０の圧縮・伸張回路
ＣＭＰ／ＥＸＰは、入カバソファＢｌを介して入力され
る８ビツトのディジタル信号を、レベル伸張することに
よって、サンプリングレートを２゜０４８ＭＨｚとする
１６ビツトのディジタル信号に変換し、ロウパスフィル
タＬＰＦ用のディジタルフィルタＤＦ２とされるディジ
タル・シグナル・プロセッサＤＳＰに供給する。これら
の圧縮・伸張回路ＣＭＰ／ＥＸＰの動作は、クロックパ
ルス発生回路ＣＰＧから供給される内部クロック信号φ
３に従って行われる。この内部クロック信号φ３の周波
数は、内部クロック信号φ２と同様、例えば２．０４８
Ｍ Ｈｚとされる。
ＣＭＰ／ＥＸＰは、入カバソファＢｌを介して入力され
る８ビツトのディジタル信号を、レベル伸張することに
よって、サンプリングレートを２゜０４８ＭＨｚとする
１６ビツトのディジタル信号に変換し、ロウパスフィル
タＬＰＦ用のディジタルフィルタＤＦ２とされるディジ
タル・シグナル・プロセッサＤＳＰに供給する。これら
の圧縮・伸張回路ＣＭＰ／ＥＸＰの動作は、クロックパ
ルス発生回路ＣＰＧから供給される内部クロック信号φ
３に従って行われる。この内部クロック信号φ３の周波
数は、内部クロック信号φ２と同様、例えば２．０４８
Ｍ Ｈｚとされる。
ディジタル・シグナル・プロセッサＤＳＰは、ｌ
ＰＣＭ入出力回路Ｐ ＣＭ Ｉ １０の圧縮・伸張回路
ＣＭＰ／ＥＸＰから供給される１６ビツトのディジタル
信号に所定の論理演算を加えることによって、ロウバス
フィルタＬＰＦとして機能する。これにより、サンプリ
ングレートである８ＫＨｚを中心として、約０．３〜３
．４ Ｋ Ｈｚの音声信号と対称的な周波数帯域に再製
される高周波成分が除去 ゛され、音声信号に対応
するディジタル信号のみが、Ｄ／Ａ変換回路Ｄ／りに伝
達される。
ＣＭＰ／ＥＸＰから供給される１６ビツトのディジタル
信号に所定の論理演算を加えることによって、ロウバス
フィルタＬＰＦとして機能する。これにより、サンプリ
ングレートである８ＫＨｚを中心として、約０．３〜３
．４ Ｋ Ｈｚの音声信号と対称的な周波数帯域に再製
される高周波成分が除去 ゛され、音声信号に対応
するディジタル信号のみが、Ｄ／Ａ変換回路Ｄ／りに伝
達される。
Ｄ／Ａ変換回路Ｄ／りは、ディジタルフィルタＤＦ２と
されるディジタル・シグナル・プロセッサＤＳＰを介し
て伝達される１６ビツトのディジタル信号を、オーバー
サンプリングクロック信号φ２に従ってアナログ信号に
変換する。このアナログ信号は、アナログ出力信号Ａｏ
ｕｔとして、アナログ通信回線に出力される。
されるディジタル・シグナル・プロセッサＤＳＰを介し
て伝達される１６ビツトのディジタル信号を、オーバー
サンプリングクロック信号φ２に従ってアナログ信号に
変換する。このアナログ信号は、アナログ出力信号Ａｏ
ｕｔとして、アナログ通信回線に出力される。
ところで、上記の内部クロック信号φ１〜φ３は、ＰＬ
Ｌ回路ＰＬＬから供給される基本クロック信号φ０をク
ロックパルス発生回路ＣＰＧにおいて分周・編纂するこ
とによって形成される。ま１ま た、この基本クロック信号φ０は、外部のディジタル電
話交換装置から供給される外部クロック信号ＥＣＬＫに
従って、ＰＬＬ回路ＰＬＬにより形成される。したがっ
て、基本クロック信号φ０は、ＰＬＬ回路ＰＬＬによっ
て外部クロック信号ＥＣＬＫに位相同期される。
Ｌ回路ＰＬＬから供給される基本クロック信号φ０をク
ロックパルス発生回路ＣＰＧにおいて分周・編纂するこ
とによって形成される。ま１ま た、この基本クロック信号φ０は、外部のディジタル電
話交換装置から供給される外部クロック信号ＥＣＬＫに
従って、ＰＬＬ回路ＰＬＬにより形成される。したがっ
て、基本クロック信号φ０は、ＰＬＬ回路ＰＬＬによっ
て外部クロック信号ＥＣＬＫに位相同期される。
ＰＬＬ回路ＰＬＬは、特に制限されないが、アナログ方
式のＰＬＬ回路であり、ディジタル電話交換装置から供
給される外部クロック信号ＥＣＬＫに従って、それに位
相同期された基本クロック信号φＯを形成する。この基
本クロック信号φ０の周波数は、例えば１６．３８４Ｍ
Ｈｚとされる。
式のＰＬＬ回路であり、ディジタル電話交換装置から供
給される外部クロック信号ＥＣＬＫに従って、それに位
相同期された基本クロック信号φＯを形成する。この基
本クロック信号φ０の周波数は、例えば１６．３８４Ｍ
Ｈｚとされる。
また、この基本クロック信号φ０には、外部クロック信
号ＥＣＬＫやＰＬＬ回路ＰＬＬの電源電圧に重畳される
雑音によって発生するジッタが含まれる。
号ＥＣＬＫやＰＬＬ回路ＰＬＬの電源電圧に重畳される
雑音によって発生するジッタが含まれる。
クロックパルス発生回路ＣＰＧは、ＰＬＬ回路ＰＬＬか
ら供給される基本クロック信号φ０を分周し、再編する
ことによって、上記内部クロック信号φ１〜φ３を形成
する。上述のように、内部り。ッ、信号φ１は、４相の
クロック信号であり、その周波数は例えば４．０９６Ｍ
Ｈｚとされる。また、内部クロック信号φ２及びφ３は
、その周波数が外部クロック信号ＥＣＬＫと同じ２．０
４８Ｍ１（ｚとされるｌ相のクロック信号である。
ら供給される基本クロック信号φ０を分周し、再編する
ことによって、上記内部クロック信号φ１〜φ３を形成
する。上述のように、内部り。ッ、信号φ１は、４相の
クロック信号であり、その周波数は例えば４．０９６Ｍ
Ｈｚとされる。また、内部クロック信号φ２及びφ３は
、その周波数が外部クロック信号ＥＣＬＫと同じ２．０
４８Ｍ１（ｚとされるｌ相のクロック信号である。
以上のように、この実施例のコープ、２りでは、Ａ／Ｄ
変換回路Ａ／Ｄ、Ａ／Ｄ変換回路Ａ／Ｄ及びＰＣＭ入出
力回路Ｐ ＣＭ Ｉ １０の圧縮・伸張回路ｃＭｐ／Ｅ
ｘｐを含むほとんどの回路）゛ロックが・ＰＬＬ回路Ｐ
ＬＬ＆こよって形成される内部クロック信号φｌ〜φ３
に従って動１乍され、ＰＣＭ入出力回ｖｌＩＰ ＣＭ
Ｉ １０の入カノマ・ノファＢｌ及び出カバソファＢＯ
のみが外部クロック信号ＥＣＬＫに従って動作される。
変換回路Ａ／Ｄ、Ａ／Ｄ変換回路Ａ／Ｄ及びＰＣＭ入出
力回路Ｐ ＣＭ Ｉ １０の圧縮・伸張回路ｃＭｐ／Ｅ
ｘｐを含むほとんどの回路）゛ロックが・ＰＬＬ回路Ｐ
ＬＬ＆こよって形成される内部クロック信号φｌ〜φ３
に従って動１乍され、ＰＣＭ入出力回ｖｌＩＰ ＣＭ
Ｉ １０の入カノマ・ノファＢｌ及び出カバソファＢＯ
のみが外部クロック信号ＥＣＬＫに従って動作される。
したがって、これらの内部クロック信号が雑音によって
発生するジッタを含み、またコーデックを構成する各回
路プロ゛ノクカ砦つの半導体基板上に形成されるにもか
かわらず・内部クロック信号と外部クロック（言号の比
較的小さな周波数差に従って音声帯域の周波数成分を含
む雑音が発生しない。このため、このコーデツクを含む
通信系のＳ／Ｎ比を改善することができるものである。
発生するジッタを含み、またコーデックを構成する各回
路プロ゛ノクカ砦つの半導体基板上に形成されるにもか
かわらず・内部クロック信号と外部クロック（言号の比
較的小さな周波数差に従って音声帯域の周波数成分を含
む雑音が発生しない。このため、このコーデツクを含む
通信系のＳ／Ｎ比を改善することができるものである。
以上の本実施例に示されるように、この発明をディジタ
ル電話交換システムに用いられるコーデックに適用した
場合、次のような効果が得られる。
ル電話交換システムに用いられるコーデックに適用した
場合、次のような効果が得られる。
すなわち、
（１１：Ｉ−デックのＡ／Ｄ −Ｄ／Ａ変換回路及びＰ
ＣＭ入出力回路の圧縮・伸張回路等を、内蔵するＰＬＬ
回路において形成される内部クロック信号に従って動作
させ、ＰＣＭ入出力回路のバッファのみを外部クロック
信号に従って動作させることで、一つの半導体基板上に
形成されるコーデックのほとんどの回路ブロックを同一
系の内部クロック信号によって動作させることができる
ため、これらの内部クロック信号が雑音によって発生す
るジッタを含み、またコーデックを構成する各回路ブロ
ックが一つの半導体基板上に形成されるにもかかわらず
、内部クロック信号と外部クロック信号の比較的小さな
周波数差に従って音声帯域の周波数成分を持つ雑音を抑
制することができるという効果が得られる。
ＣＭ入出力回路の圧縮・伸張回路等を、内蔵するＰＬＬ
回路において形成される内部クロック信号に従って動作
させ、ＰＣＭ入出力回路のバッファのみを外部クロック
信号に従って動作させることで、一つの半導体基板上に
形成されるコーデックのほとんどの回路ブロックを同一
系の内部クロック信号によって動作させることができる
ため、これらの内部クロック信号が雑音によって発生す
るジッタを含み、またコーデックを構成する各回路ブロ
ックが一つの半導体基板上に形成されるにもかかわらず
、内部クロック信号と外部クロック信号の比較的小さな
周波数差に従って音声帯域の周波数成分を持つ雑音を抑
制することができるという効果が得られる。
（２）上記（１１項により、コーデック及びコーデック
を含むディジタル通信系のＳ／Ｎ比を改善できるという
効果が得られる。
を含むディジタル通信系のＳ／Ｎ比を改善できるという
効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の外部
クロック信号ＥＣＬＫ、基本クロック信号φ０及び内部
クロック信号φ１〜ψ３の周波数は、この実施例により
制限されないし、ディジタル信号のビット数は、１６ビ
ソト及び８ビツト以外のビット数であってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の外部
クロック信号ＥＣＬＫ、基本クロック信号φ０及び内部
クロック信号φ１〜ψ３の周波数は、この実施例により
制限されないし、ディジタル信号のビット数は、１６ビ
ソト及び８ビツト以外のビット数であってもよい。
また、ＰＬＬ回路ＰＬＬは、ディジタル方式のＰＬＬ回
路を用いてもよい。さらに、コーデックのブロック構成
は、種々の実施形態を採りうるちのである。
路を用いてもよい。さらに、コーデックのブロック構成
は、種々の実施形態を採りうるちのである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタル電話交換
システムに用いられるコーデックに通用した場合につい
て説明したが、それに限定されるものではなく、例えば
モデ、Ａ （ＭＯＤＥＭ）やその他のディジタル伝送シ
ステムに用いられるコーデックなどにも適用できる。本
発明は、少なくともクロック信号及びそのクロック信号
により形成される内部クロック信号に従って動作される
Ａ／Ｄ −Ｄ／Ａ変換回路及びディジタル信号処理回路
を併有する信号伝達回路及びこのような信号伝達回路を
含む半導体築積回路装置に広く通用できる。
をその背景となった利用分野であるディジタル電話交換
システムに用いられるコーデックに通用した場合につい
て説明したが、それに限定されるものではなく、例えば
モデ、Ａ （ＭＯＤＥＭ）やその他のディジタル伝送シ
ステムに用いられるコーデックなどにも適用できる。本
発明は、少なくともクロック信号及びそのクロック信号
により形成される内部クロック信号に従って動作される
Ａ／Ｄ −Ｄ／Ａ変換回路及びディジタル信号処理回路
を併有する信号伝達回路及びこのような信号伝達回路を
含む半導体築積回路装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、コーデックのＡ／Ｄ・Ｄ／Ａ変換回路及び
圧縮・伸張回路等を、内蔵するＰＬＬ回路によって形成
される内部クロック信号に従って動作させ、ＰＣＭ入出
力回路のバッファのみを外部クロック信号に従って動作
させることで、一つの半導体基板上に形成されるコーデ
ックのほとんどの回路ブロックを同一系の内部クロック
信号によって動作させることができるため、これらの内
部クロック信号が雑音によって発生するジッタを含み、
またコーデックを構成する各回路ブロックが一つの半導
体基板上に形成されるにもかかわらず、内部クロック信
号と外部クロックｆｆｉ号の比較的小さな周波数差に従
って音声帯域の周波数成分を持つ雑音を抑制することが
でき、コーデックを含むディジタル通信系のＳ／Ｎ比を
改善できるものである。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、コーデックのＡ／Ｄ・Ｄ／Ａ変換回路及び
圧縮・伸張回路等を、内蔵するＰＬＬ回路によって形成
される内部クロック信号に従って動作させ、ＰＣＭ入出
力回路のバッファのみを外部クロック信号に従って動作
させることで、一つの半導体基板上に形成されるコーデ
ックのほとんどの回路ブロックを同一系の内部クロック
信号によって動作させることができるため、これらの内
部クロック信号が雑音によって発生するジッタを含み、
またコーデックを構成する各回路ブロックが一つの半導
体基板上に形成されるにもかかわらず、内部クロック信
号と外部クロックｆｆｉ号の比較的小さな周波数差に従
って音声帯域の周波数成分を持つ雑音を抑制することが
でき、コーデックを含むディジタル通信系のＳ／Ｎ比を
改善できるものである。
第１図は、この発明が適用されたコーデックの一実施例
を示すブロック図、 第２図は、この発明に先立って本願発明者等が開発した
コーデックのブロック図である。 Ａ／Ｄ・・・Ａ／Ｄ変換回路、Ｄ／Ａ・・・Ｄ／’Ａ変
換回路、ＤＳＰ・・・ディジタル・シグナル・プロセッ
サ、ＤＦＩ、ＤＦ２、Ｄ Ｆ’・・・ディジタルフィル
タ、ＢＰＦ・・・バンドパスフィルタ、ＬＰＦ・・・ロ
ウパスフィルタ、ＰＣＭｌ１０・・・ＰＣＭ入出力回路
、ＢＯ・・・出力バソファ、ＢＩ・・・大カバソファ、
ＰＬＬ−・・ＰＬＬ回路、ＣＰＧ・・・クロックパルス
発生回路。 第１図 第２図
を示すブロック図、 第２図は、この発明に先立って本願発明者等が開発した
コーデックのブロック図である。 Ａ／Ｄ・・・Ａ／Ｄ変換回路、Ｄ／Ａ・・・Ｄ／’Ａ変
換回路、ＤＳＰ・・・ディジタル・シグナル・プロセッ
サ、ＤＦＩ、ＤＦ２、Ｄ Ｆ’・・・ディジタルフィル
タ、ＢＰＦ・・・バンドパスフィルタ、ＬＰＦ・・・ロ
ウパスフィルタ、ＰＣＭｌ１０・・・ＰＣＭ入出力回路
、ＢＯ・・・出力バソファ、ＢＩ・・・大カバソファ、
ＰＬＬ−・・ＰＬＬ回路、ＣＰＧ・・・クロックパルス
発生回路。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、サンプリングクロック信号に従って入力アナログ信
号をディジタル信号に変換するＡ／Ｄ変換回路及び／又
はサンプリングクロック信号に従ってディジタル信号を
アナログ信号に変換するＤ／Ａ変換回路と、内部クロッ
ク信号に従って上記ディジタル信号に対して所定の信号
処理を施すディジタル信号処理回路と、外部から供給さ
れる外部クロック信号に従って上記ディジタル信号を外
部のディジタル装置に伝達するインターフェイス回路と
、上記外部クロック信号に従って上記サンプリングクロ
ック信号及び内部クロック信号を形成するＰＬＬ回路と
を具備することを特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、ディジタル電話交換網
に用いられるコーデックであり、上記インターフェイス
回路は、上記内部クロック信号に従って動作する圧縮・
伸張回路を含むものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250387A JPS63211826A (ja) | 1987-02-27 | 1987-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250387A JPS63211826A (ja) | 1987-02-27 | 1987-02-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211826A true JPS63211826A (ja) | 1988-09-02 |
Family
ID=12637870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250387A Pending JPS63211826A (ja) | 1987-02-27 | 1987-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286331A (ja) * | 1990-04-02 | 1991-12-17 | Pioneer Electron Corp | デイジタル信号処理装置 |
| EP0559123A2 (en) * | 1992-03-02 | 1993-09-08 | Oki Electric Industry Co., Ltd. | Codec |
-
1987
- 1987-02-27 JP JP4250387A patent/JPS63211826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286331A (ja) * | 1990-04-02 | 1991-12-17 | Pioneer Electron Corp | デイジタル信号処理装置 |
| EP0559123A2 (en) * | 1992-03-02 | 1993-09-08 | Oki Electric Industry Co., Ltd. | Codec |
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