JPH03136423A - パラレル／シリアル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルインターフェースの送信デー係り、特
に伝送帯域の圧縮に好適なパラレル／シリアル変換回路
に関する。

〔従来の技術〕

従来の技術は、第３図に示すようにパラレル／シリアル
変換回路７と発信器８より構成される。

送信データ信号１、送信要求信号２およびデータ端末レ
ディ信号３は、パラレル／シリアル変換回路７にそれぞ
れ入力されると、発信器８の発信出力すなわちサンプリ
ング・クロック信号によってサンプリングされる。この
時、送信データ信号１、送信要求信号２、データ端末レ
ディ信号３とサンプリング・クロック信号は同期してな
いため、シリアル／パラレル変換後の信号の波形歪が、
サンプリング・クロックの周波数に依存する。すなわち
入力信号１ビツトに対するサンプリング回数が多いほど
、波形歪は小さくなる。一般に１ビツトのＮ　ＲＺ　（
Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号に対して
５回サンプリングすれば、波形歪率は２０％となる。

〔発明が解決しようとする課題］ 上記従来技術では、波形歪を抑えるために、サンプリン
グ・クロックの周波数を高くするため、時分割多重され
た信号の速度も速くなる。このため必要以上に広帯域な
伝送路を用意する必要があるという問題があった。

本発明の目的は波形歪を抑えながら、サンプリング・ク
ロックの周波数を低（できるようにして時分割多重され
た信号の速度を遅（することにある。

〔課題を解決するための手段〕

上記目的は、サンプリング・クロック信号を送信データ
信号に同期させるためにパラレル／シリに同期したサン
プリング・クロック信号を発生させるＰＬＬ回路を設け
るかまたはパラレル／シリアル変換回路に送信データ信
号エレメントタイミング信号入力端子を設け、前記送信
データ信号エレメントタイミング信号入力端子とサンプ
リング・クロック信号入力端子との間に、この送信デー
タ信号エレメントタイミング信号を送信データ信号の替
りに人力するＰＬＬ＠路を設けることにより、達成され
る。

〔作用〕

シリアルインターフェースにおいて、ハンドシェイクを
供った通信を行う場合、伝送されるべき信号は、第３図
に示すように、送信データ信号１、送信要求信号２、デ
ータ端末レディ信号３などである。しかし、実際に送ら
れるべき信号は、送信データ信号１のみである。他の送
信要求信号２とデータ端末レディ信号３はハンドシェイ
クを行うための制御信号である。ＥＬＡ　　５ＴＡＮＤ
ＡＲＤ　　Ｒ３２３２Ｃなどのシリアルインターフェー
スにおいては制御信号は低歪の伝送をする必要がなく、
そのプロトコルが守られていればよい。また、送信デー
タ信号１に同期したサンプリング・クロック信号で全て
の入力信号、すなわち送信データ信号ｌ、送信要求信号
２、データ端末レディ信号３をサンプリングした場合で
も上記のプロトコルは守れる。この時、送信データ信号
１はサンプリング・クロ・ンク信号５に同期しているの
で、サンプリングによる波形歪は発生しない。以上のよ
うに問題点は解決される。

〔実施例〕

以下図面を参照して、この発明の実施例について説明す
る。

第１図に示すようにパラレル／シリアル変換回路７の送
信データ信号入力端子とサンプリング・クロック信号入
力端子との間にＰＬＬ回路４を設けた構成からなる。な
お、送信データ信号ｌ、送信要求信号２およびデータ端
末レディ信号３は、前記パラレル／シリアル変換回路７
にそれぞれ入力される。また、送信データ信号ｌは前記
構成に伴いＰＬＬ回路４にも入力され、送信データ信号
１に同期したサンプリング・クロック信号５が作り出さ
れ、これもパラレル／シリアル変換回路７に入力される
。パラレル／シリアル変換回路７にるが、この時のサン
プリングは送信データ信号１に同期したサンプリング・
クロック信号５により行われる。したがって送信データ
信号１のＮＲＺｌビットに対してサンプリング１は１回
行われれば、サンプリングによる波形歪は発生しない。

また、通信上のプロトコルも守られる。サンプリング回
数がＮＲＺＩビットに対して１回しか行われないので、
時分割多重信号の速度も必要以上に速くなくてもすむ。

第２図は他の実施例でパラレル／シリアル変換回路７に
送信データ信号エレメントタイミング信号入力端子を設
け、この端子とサンプリング・クロック信号入力端子と
の間にＰＬＬ回路４を設けた構成からなる。したがって
送信データ信号１、送信要求信号２、およびデータ端末
レディ信号３の他に、送信データ信号エレメント信号９
を用いて、シリアルインターフェースの同期伝送を行う
。

送信データ信号エレメントタイミング信号９は、送信デ
ータ信号１に同期したクロック信号である。

本実施例においては、送信データ信号エレメントタイミ
ング信号９をＰＬＬ回路４に入力し、サンプリング・ク
ロック信号５を作り出し、以下第１図と同様の動作をさ
せることができる。

できる。

〔発明の効果〕

である。

■・・・送信データ信号、 ２・・・送信要求信号、 ３・・・ ７・・・パラレル／シリアル変換回路、８・・・発信器
、９・・・送信データ信号エレメントタイミング信号。

Claims (1)

1. 【特許請求の範囲】 １、シリアルインターフェースの送信データ信号と送信
   要求信号とデータ端末レディ信号とを時分割多重化する
   パラレル／シリアル変換回路において、前記変換回路の
   送信データ入力端子とサンプリングクロック信号入力端
   子との間に送信データ信号に同期したサンプリングクロ
   ック信号を発生させるＰＬＬ回路を設けたことを特徴と
   するパラレル／シリアル変換回路。 ２、請求項１記載のパラレル／シリアル変換回路に送信
   データ信号エレメントタイミング信号入力端子を設け、
   前記送信データ信号エレメントタイミング信号入力端子
   とサンプリングクロック信号入力端子との間に、この送
   信データ信号エレメントタイミング信号を送信データ信
   号の替りに入力するＰＬＬ回路を設け、サンプリング・
   クロック信号を発生させることを特徴とするパラレル／
   シリアル変換回路。