JPH01284010A - ディジタル・フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、ディジタル・フィルタに関する。

アナログ／ディジタル（Ａ／Ｄ）コンバータの出力側に
デシメー）　（ｄｅｃｉｍａｊｉｎｇ）ディジタル低域
フィルタを設けて、アナログ信号をオーバーサンプリン
グする（即ち、ナイキスト間隔の倍数で）ことによりＡ
／Ｄコンバータが増加した振幅分解能を得られるように
することは公知である。

デシメート・ディジタル・フィルタにおいては、出力サ
ンプル速度は、入力サンプル速度よりも小さい（例えば
、！００倍小さい）。

Ｃａｎｄｙ著「シグマ・デルタ変調のためのデシメーシ
ョン（ｄｃｃｉａ＋ａＬｉｏｎ）　」（ＩＥＥＥ　Ｔｒ
ａｎｓ、　ｏｎＣｏｍｍ、、　１９８６年１月刊）は、
二次シグマ・デルタ変調を用いるＡ／Ｄコンバータの場
合、デシメーション・フィルタに対する近似最適周波数
応答が、 Ｈ（ｆ）＝ｓｉｎ３　（ｙｒＮｆ／ｆ、）／ｓ　ｉ　ｎ
３　（πｆ／ｆ、） 但し、Ｎはデシメーション率（入力サンプリング速度（
ｆ３）と出力サンプリング速度間）である。

Ｉｔ　ｕ　ｂ　ｅ　ｒ等著「信号デシメーション用のＦ
ＩＲ低域フィルタＪ　　（ＩＣＡＳＳＰ、東京１９８６
年刊）は、明確な増倍を要さずカスケード構造のアキュ
ムレータが後置されたＦＩＲフィルタによるシグマ・デ
ルタ変調器に使用される所要の応答を生じるデシメーシ
ョン・フィルタについて記載している。デシノーシミ１
ンは、フィルタに後続する別の装置により行なわれる。

Ａ／Ｄコンバータは、例えば、アナログ回線信号をディ
ジタル信号へ変換する変復調器（モデム）において使用
される。典型的なエコー打消しモデムにおいては、エコ
ーの打消しおよび再サンプリングは共にアナログ領域に
おいて行なわれ、比較的低い分解能のアナログ／ディジ
タル・コンバータが拘束する。他の通信方式、例えば分
周多重化方式に用いられねばならないモデムは、交互の
受取りフィルタを必要とし、多重モードのモデムは、プ
ログラムで選択することができる多重アナログ受取りフ
ィルタを設けることができる。

（発明の要約） 本発明の１つの一般的特徴は、入力サンプル速度で一連
の入力ディジタル・サンプルを受取り異なる出力サンプ
ル速度で対応する一連の出力ディ゛ジタル・サンプルを
与えるためのディジタル・デシメーション・フィルタを
提供するが、フィルタには入力ディジタル・サンプルが
格納され、出力ストリームのサンプルが格納された入力
ディジタル・サンプルから得られ、常に出力ストリーム
に含ませるために出力サンプルが得られるようにされ、
これにより出力サンプルが選択可能な位相を付すことが
できる。

本発明の望ましい実施態様は、下記の特徴を有する。フ
ィルタ動作は、比較デシメーション・フィルタ段により
行なわれ、その後にデシメーション積分およびダンプ段
がある。出力サンプルは、作動させられた１対の積分お
よびダンプ回路を提供することにより常に得ることがで
きるようになっており、そのため１つの回路が積分を行
なう時他の積分およびダンプ回路により最も後に生成さ
れたサンプルが出力ストリームに含ませるため得られる
。

本発明の別の一般的な特徴は、ナイキスト速度よりもか
なり大きな速度でアナログ信号のディジタル・サンプル
の高速ストリームを生成するためのシグマ・デルタ変調
器を備えたアナログ／ディジタル・コンバータと、高速
のストリームを受取り比較的低速のフィルタされた出力
ディジタル・サンプルの対応するストリームを生じるた
めのディジタル・デシメーション・フィルタ（デシメー
ション速度が選択可能）とを提供する。

本発明の望ましい実施態様は、下記の特徴を有する。こ
のディジタル・ディスク・フィルタは、高速のディジタ
ル・サンプルを格納するための連続する記憶素子を有す
るＦＩＲフィルタと、全ての記憶素子よりも少ないもの
から取出された１組の信号を一連の値に変換するための
マツピング素子とを含み、このマツピング素子は所要の
インパルス応答を生じるように構成されている。このマ
ツピング素子は、明瞭な倍増は行なわない。前記１組の
信号が取出される特定の記憶素子は、所要のデシメーシ
ョン速度に基いて、複数の記憶素子と入力が接続された
マルチプレクサを用いて選択される。

本発明の別の一般的な特徴は、少なくと・６２つの異な
る可能な変調方式に従ってキャリアが変調できるチャネ
ルに用いられる多重モード・モデムを提供し、このチャ
ネルはエコー信号を含む種類のものであり、変調方式は
エコー信号の効果を回避するための手法を含み、変調さ
れたキャリアがこのチャネルから受取られ、前記の２つ
の異なるエコーを避ける変調方式にそれぞれ適用し得る
フィルタ機能を選択的に提供ためプログラム可能なディ
ジタル・フィルタに供給するアナログ／ディジタル・コ
ンバータを有する受取り回路によりディジタル・サンプ
ルの対応するストリームへ変換され、これにより異なる
変調方式に適用し得る異なる受取りフィルタをアナログ
／ディジタル・コンバータの前方に設ける必要がない。

望ましい実施態様においては、この変調方式はエコー打
消し、即ち分周多重化操作を含む。

本発明のディジタル・フィルタは単純なものであり、僅
かな記憶域しか必要とせず、選択可能なデシメーション
速度と選択可能な出力位相を有し、明瞭なタップ係数を
記憶しあるいは計算することを必要とせず、明瞭な倍増
操作を必要としない。このフィルタに基（Ａ／Ｄコンバ
ータは、コストは比較的安いが高い分解能と変更可能な
デシメーション速度を持つことができる。１つのプログ
ラム可能なディジタル・フィルタにより多重モードを供
することができる。

他の利点および特徴については、望ましい実施態様の以
降の記述および頭書の特許請求の範囲から明らかになる
であろう。

〔望ましい実施態様の説明） 最初に図面について簡単に説明する。

第１図においては、ディジタル・デシメーション・フィ
ルタｌＯが、入力回線ｔｚ上で入力サンプル速度ｆ３で
１ビツトのディジタル入力サンプルＸＩ　　（ｉ＝０．
１．、、）のストリームを受取り、出力回線目上でｆ３
より小さなに個の異なる出力速度ｆｋおよび選択可能な
出力位相でディジタル出力サンプルＹｔ　　（ｉ　＝０
＊１、、、）の対応するストリームを生じる。

入力回線ｌｚ上のサンプルｘｔは、回線１８上の入力ク
ロック・パルスにより直列シフト・レジスタにシフトさ
れる。シフト・レジスタ１６は２Ｎ＋　１個の要素２０
を有し、但しＮは最大の所要のデシメーション速度（即
ち、ｆ、／ｆい、ｎ、但し、ｆ　ｍｉｎは最も小さな所
要の出力速度）であり、ｘｏは最も後でロードされたサ
ンプルを保持する要素であり、Ｘ−２Ｎは最も前のサン
プルを保持する。

回線１８上の各クロック・パルス毎に、前記シフト・レ
ジスタにおけるサンプルの３つがマツピング要素２８の
３つのアドレス入力回線２２．２４．２６に対して与え
られる（例えば、索引テーブル）。アドレス回線２２に
対して与えられるサンプルは常に、シフト・レジスタ■
６のｘ０要素から取出される。アドレス回線２４に与え
られるサンプルは、回線３２上のデシメーション速度制
御信号の制御下でに：ｌマルチプレクサ３０を介して、
シフト・レジスタのに個の異なる要素（に個の異なる要
素は要素Ｘ−，および隣接する要素を含む）の１から取
出される。この制御信号はまた、回線２６に対して与え
られるに個の異なるサンプル（要素Ｘ−２Ｎおよび隣接
する要素から取出された）の１つを選択するように第２
のに：１マルチプレクサ３４を制御する。

マツピング要素２８は、この３つのアドレス・ビットの
可能な各組合せを対応する出力値にマツプして、以下に
述べるインパルス応答を構成する。要素２８の連続する
出力値は１人カクロック！８と同じ速度で２つのカスケ
ード接続の積分器３６．３８に対して送られ、この積分
器は各々加算器４０．４２およびこれまた回線！８から
速度ｆ、で入力クロック・パルスによりクロックされる
フィードバック遅延要素４４．４６（ｌクロック・パル
ス遅れ）を含む。積分器３８の出力は、同時に並列対の
積分およびダンプ回路４８．５０に対して送られる。各
積分およびダンプ回路は、加算器５２．５４およびフィ
ードバック遅延要素５６．５８を含む。遅延要素は、速
度ｆ、で（回線１８からの）入力クロック・パルスによ
りクロックされ、回線６４上の入力Ａ／Ｄサンプル・ク
ロック・パルスに基く出力制御回路６０により与えられ
た偶数のクリアおよび奇数のクリア・パルスによりそれ
ぞれゼロ化される。偶数クリアおよび奇数クリア・パル
スは交番し、共に同じ速度ｆ　、　７２　Ｎ　ｋで現れ
る（但し、Ｎｋはその時選択されたデシメーション速度
）。出力制御回路６０からの偶数ル制御および奇数制御
信号もまた、偶数および奇数の出力サンプル期間中に表
明される偶数保持および奇数保持信号を含む。

２つの積分およびダンプ回路の出力は、２：１マルチプ
レクサ６２（クロック分周ｖｒ６０からの速度ｆ、７２
Ｎｋで現れる回線６４上の奇数／偶数信号により制御さ
れる）を介して交互に送られる。２つの交番する積分お
よびダンプ回路およびマルチプレクサがある攻に、サン
プルは常に得ることができ、また何時でも例えばおそら
くはジッタリング状態のクロックを追跡するために使用
することができる。

要素２８は、フィルタｌＯの全周波数応答が二次シグマ
・デルタ変調器（第１図には示さず）に続いて使用され
るためには略々最適であるように設計される。即ち、 Ｈ（ｆ）＝ｓ　ｉ　ｎ’　　（ｒｔＮｌ　ｆ／ｆ、）／
ｓ　ｉ　ｎ’　　（ｙｔｆ／ｆ、） フィルタＩＯは、下記の原理に基いて対応するインパル
ス応答を実現する。

第１に、シフト・レジスタ１６、要素２８および２つの
和分器３６．３８からなる２段の非デシメーション・フ
ィルタは、−・次シグマ・デルタ変調器に対して必要と
される周波数応答を生じる。

即ち、 Ｈ（ｆ）　　＝ｓ　ｉ　ｎ”　　（πＮｂ　　ｆ／ｆｓ
　　）／ｓ　ｉ　ｎ２　（ｙｃｆ／ｆ、） この非デシメーション部分のインパルス応答は、ｈ　（
ｉ）＝ｓ　（ｉ）＊ｓ　（ｉ） 但し、＊は畳み込み演算子である。またｎ＝０．１．２
．、　、Ｎｋ−１の場合、５（ｉ）＝１、さもなければ
ｓ　（ｉ）＝０となり、この場合、そのインパルス応答
がｓ　（ｉ）であるフィルタの周波数応答は、 Ｓ　（ｉ）＝ｓｉｎ　（ｑＮｂ　ｆ／ｆ、）／５ｉｎ（
ｙｒｆ／ｆ、） 従って、 ｈ　（ｉ）＝ｆ　（ｉ）　Ｅ　（ｉ）　Ｉ　（ｉ）（但
し、ｆ（ｉ）＝　ｄ（ｉ）　＊　５（ｉ）＊　ｄ（ｉ）
　＊　５（ｉ）、ｄ（ｉ）＝　ｘ　（ｉ）　　−ｘ　　
（１−１）および、　ｎ＝１の場合、ｄ（ｉ）＊夏（ｉ
）＝１、さもなければ、＝０となる。

即ち、ｄ　（ｉ）およびＩ　（ｉ）は逆の演算である）
。このように、ｈ　（ｉ）は２つの積分段のカスケード
接続が後に続く応答ｆ　（ｉ）を有するフィルタにより
実現することができる。上記の数式からの計算により、
下式の通り示される。

即ち、 ｎ＝ｏの場合、ｆ（ｉ）＝１ ｎ＝Ｎｋの場合、　　　＝−２ ｎ＝２Ｎｋの場合、　　＝１ さもなければ、　　　　　＝Ｏ ｆ　（ｉ）により表わされるインパルス応答は、１番目
のサンプリング間隔で下式により決定される出力（Ｚ、
）を生じるように要素２８を構成することにより実現さ
れる。即ち、Ｚ　ｌ　”　Ｘ　Ｉ　−２Ｘ　ｌ−Ｎ　＋
　Ｘ　ｌ−２Ｎ２段の非デシメーション・フィルタの後
には、デシメーション積分およびダンプ・フィルタがあ
り、その周波数応答は、 Ｈ（ｆ）＝ｓ　ｉ　ｎ　（ｙｒ＊ＮｋＩｆ、／ｆ、）／
ｓ　ｉ　ｎ　（π＊ｆ／ｆ、ｌ） 積分およびダンプ・フィルタの構成は、アキュムレータ
のクリアおよび１つの出力サンプルを計算するためＮ個
の入力データ・サンプルを累計することにより得られる
。

デシメーション速度を変更するためには、上式に従フて
マルチプレクサ３０．３４を用いてタップ位置を変更し
、出力制御回路６０における除数を変更することのみを
必要とする。例えば、６５のデシメーション速度に対し
ては、タップ０１６５および１３０を使用すること。一
般に、Ｎｋのデシメーション速度に対しては、タップ０
、Ｎｋおよび２８ｋを使用すること。

第２図においては、１つの用例において、ディジタル・
フィルタ１０（第１図）はＣＣＩＴＴ規格Ｖ、３２に従
って作動する全２ｆｆｌエコー打消しモデム１１２にお
ける高分解能（１５ビツト）　Ａ／Ｄコンバータ目０の
一部である。モデム＋１２においては、データ・ターミ
ナル装置（ＤＴＥ）１１４から送られるべきディジタル
・データは、変復調器１１５　、１４ビツトのシグマ・
デルタ変調Ｄ／Ａコンバータ１１６、アナログ低域フィ
ルタ（ＬＰＦ）１２０．送信利得装置１２２、連続アナ
ログ低域フィルタ１２４、ハイブリッド１３３および回
線インターフェース１２６を介して２芯の電話回１；ｔ
１２８へ送られる。回線１２８上の入力するアナログ受
取り信号もまた、インターフェース１２６を通り、ハイ
ブリッド１３３により分離され、連続アナログ低域フィ
ルタ１３４．受取り利得装置１３０、アナログ広帯域フ
ィルタ（ＢＰＦ）　１３２　、１５ビツトのＡ／Ｄコン
バータ１１０、プログラム可能受取りフィルタ（エコー
打消し）１１１および変復調器■５を介してＤＴＥ１１
４へ送られる。

フィルタ１２０．１３２　、＋３４は、電話回線１２８
に適する帯域整形用に構成されるが、回線＋２８上のど
んな通信モードに対しても適する（例えば、エコー打消
し、あるいは分周マルチプレクサ）。

通信モードに特定のフィルタ操作（この場合には、エコ
ー打消し）は、受取りフィルタＩ１１において行なわれ
る。

第３図においては、第２図のモデムの１つの構成におい
ては、Ｄ／Ａ１１６の低域フィルタ部。

ＬＰＦＩ２０．送信利得装置＋２２　、ＬＰＦＩ２４、
ＬＰＦ１３４．受取り利得装置１３０％Ｂ　Ｐ　Ｆ　１
：１２のアナログ領域の諸機能および１５ビツトのＡ／
Ｄコンバータ１１０　　（第２図）のアナログ・シグマ
・デルタ変調機能は全て、切換えコンデンサ手法を用い
てプログラム可能なアナログ・フロント・エンド・チッ
プ（ＡＮＡＦＥＣ）１５０により行なわれる。（第２図
においては、回線インターフェース＋２６およびハイブ
リッド１３３はｔｈｉｎｋ状のアナログ要素であること
に注意）ＡＮＡＦＥＣ１５０は、それぞれ２芯回線１３
８および４芯回線＋５６としてのデータ・アクセス装置
（ＤＡＡ）１５２　、１５４を介して、アナログ送信デ
ータを送出し、アナログ受取りデータを受入れる。

Ａ　Ｎ　Ａ　Ｆ　Ｅ　Ｃ１５０はまた、シグマ・デルタ
変調送信データ（Ｔ、ＬＤ）をＡ　Ｎ　Ａ　Ｆ　Ｅ　Ｃ
＋５０へ、シグマ・デルタ変調受取りデータ（Ｒ，Ｄ）
をＤ　Ｆ　Ｅ　１５０へ、１．１５２　Ｍｌｌｚサンプ
ル・クロックをＡ　Ｎ　Ａ　Ｆ　Ｅ　Ｃ１５０へ、制御
バイト（ＣＳＤ）を（それぞれ８ビツトのデータ・バイ
トおよびＡＮＡＦＥＣにおける６つのレジスタの１つを
指示する３ビツトのアドレスの形態で）Ａ　Ｎ　Ａ　Ｆ
　Ｅ　Ｃ１５０へ、またｌ！ビットの制御ワードをフレ
ームする制御データ・フレーム（ＣＤＦ）をそれぞれ運
ぶ直列回線１６０　、１６２．１６４．１６６　、１６
８を介して、ＣＭＯＳディジタル・フロント・エンド・
チップ（ＤＦＥ）１５８と通信する。Ａ　Ｎ　Ａ　Ｆ　
Ｅ　Ｃ１５０はまた、アイ・パターンの生成、スピーカ
利得制御、およびモデム検査機能に対するループ・バッ
クを実現する。

Ｄ　Ｆ　Ｅ　１５８は、（ａ）第１図の方式に従フて１
５ビツトの受取りＡ／Ｄコンバータ１１０　　（第２図
）のデシメーシヨン・ディジタル低域フィルタ機能、（
ｂ）送信Ｄ／Ａコンバータ１１６　　（第２図）のディ
ジタル・シグマ・デルタ変調器機能、ならびに（Ｃ）送
信および受信プログラム可能タイミング追跡位相ロック
・ループ機能、回線１６０〜１６８上の通信のための並
直列インターフェース動作を実施する。Ｄ　Ｆ　Ｅ　１
５８はまた、回線１８０〜１９２により表わされる直列
インターフェースを介して、２つのＣＭＯＳ信号プロセ
ッサ１７０　、１７２　　（以下に論述する）、ＤＦＥ
１５８およびＡ　Ｎ　Ａ　Ｆ　Ｅ　Ｃ１５０間の通信を
行なう。

Ｄ　Ｆ　Ｅ　１５８はまた、ディジタル送信データをバ
ッファするＦＩＦＯバッファと、電話回線上の帯域ノイ
ズの低減の目的のための再サンプリングを行なうディジ
タル補間器とを含む。再サンプルされたサンプルは、次
にディジタル・シグマ・デルタ変調器へ送られる。

変復調器＋１５　　（第２図）の機能は、１９８４年３
月６日出願のＱｕｒｅｓｈｉの米国特許出願第５８６，
６８１号に記載される方法でタスクを共有する１対のＣ
ｕＯ２信−号プロセッサ１７０．１７２により行なわれ
る。プロセッサ１７０　、１７２は、ＤＦＥ直列インタ
ーフェースＩ　ＩＩ　Ｏ乃至１９２を介して相互に通信
する。

ホストのマイクロプロセッサ１９８は、プロセッサ＋７
０．１７２およびＣＭＯＳ入出力（Ｉｌｏ）プロセッサ
１７６とホスト・データ・バス１６４を介して通信する
。

データは、１５回線インターフェース１７８上でＩ１０
プロセッサ＋７６とＤ　Ｔ　Ｅ　１１４との間の両方向
に送られる。

Ｄ　Ｆ　Ｅ　１５８は、データをマスターおよびスレー
ブのプロセッサ＋７０　、＋７２に対し直列回線１８４
（ＤＯＵＴ）＋８４を介して送る。マスターおよびスレ
ーブ・プロセッサは、データを直列データ回線１８６（
ＤＩＮ）を介してＤＦＥへ送る。

ＤＦＥは、フレーム同期信号１８０％１８２　、１９０
および１９２を生成して、直列回線１８４　、１８６上
のデータ・フロー、およびデータおよび制御信号１８０
　、１８２．１８４　、１１１６　、＋９０および１９
２をクロックするため使用される一定の２　、３０８Ｍ
ＩｌｚのクロックであるＳ　ＣＬ　Ｋ　１８８を制御す
る。

直列回線Ｄ　Ｉ　Ｎ　１１３６は、１４ビツトの送信Ｄ
ＡＣデータを運び、他の信号プロセッサ装置に対するデ
ータ、ＤＦＥｉし制御データ（サンプル速度、サンプル
位相、等）、ＡＮＡＦＥＣ制御データ（ループ・バック
、受信利得、送信利得、等）およびアイ・パターン・デ
ータを通す。

直列回線Ｄ　ＯＵ　Ｔ　１８４は、１５ビツトの受取り
Ａ／Ｄデータを運び、他の信号プロセッサ装置からのデ
ータおよびＤＦＨの状態の情報（サンプリングの位相、
周波数オフセット、エラー条件、等）を通す。

マスターおよびスレーブの信号プロセッサ１７０．１７
２は、それぞれ、ホスト・データ・バス１６４を介して
ホスト・プロセッサからダウンロードできるＲＡＭ１９
４　、＋９６により供される。

ホスト・プロセッサ回路１９８は、プログラムされたマ
イクロプロセッサ（ＭｏＬｏｒｏｌａ６８ＨＣ９０）　
、ＲＡＭ、　ＥＰＲＯＭ％ＥＥＰＲＯＭおよびゲート・
アレイを含み、ホスト・データ・バス１６４と接続され
ている。Ｉ１０プロセッサ１７６およびホスト・プロセ
ッサ１９８は、送受モデムのタイミング信号２００．２
０６　、２０８　全受信する。信号２１０は、ＣＭＯ３
Ｉ１０プロセッサ１７６に対する一定の９，２１６Ｍｌ
１ｚのクロックである。

ホスト・プロセッサ１９８は、チップ便用可能回線２０
２によりラッチされるＤＦＥをつとおるＲＵＮ信号回線
２０４を制御する。このホスト・プロセッサは、Ｄ　Ｆ
　Ｅ　＋５８およびＡＮＡＦＥＣ１５０とホスト・デー
タ・バス！６４および直列データ回線１８４　、１８６
を介してＣＭＯＳプロセッサ１７０　、１７２を通して
通信する。並直列変換は、ＣＭ　ＯＳ　（３号プロセッ
サ１７０．１７２において実現される。

第４図においては、第１図のディジタル・デシメーショ
ン・フィルタがＡ／Ｄコンバータ１１０が高い分解能を
提供することを可能にするため、ディジタル・プログラ
ム可能受取りフィルタｉｔ＋が、エコー打消しフィルタ
操作２００、または分周多重化フィルタ操作２０２、あ
るいは各々がモード選択信号２０４により選択可能な他
のモードに対するプログラムを与えられることを可能に
する。従って、アナログ帯域フィルタ１３２は、電話回
線に特に適するが、どんな電話回線通信モードにも等し
く適する方法で構成することができる。このように、多
数のアナログ・フィルタ１３２を提供する必要はない。

フィルタの他の実施例は、例えば、三次シグマ・デルタ
変調器と使用されるようにすることも可能である。

【図面の簡単な説明】

第１図はディジタル・シメーション・フィルタを示すブ
ロック図、第２図はモデムを示すブロック図、第３図は
第２図のモデムの各部の１つの構成を示すブロック図、
および第４図は多重モードモデムの一部を示すブロック
図である。 ｌＯ・・・ディジタル・デシメーション・フィルタ、１
２−・・入力回線、ｌ　４−・・出力回線、１６−・・
シフト・レジスタ、Ｉ　８−・・回線、２０・・・要素
、２２．２４．２６−・・アドレス入力回線、２８・・
・マツピング要素、３０・・・マルチプレクサ、３２・
・・回線、３４・・・マルチプレクサ、３６．３８−・
・積分器、４０．４２−・・加算器、４４．４６・・・
フィードバック遅延要素、４８．５０−・・積分および
ダンプ回路、５２．５４・・・加算器、５６．５　Ｂ−
・・フィードバック遅延要素、６０・・・出力ｉ制御回
路、６２−・・マルチプレクサ、６４−・・回線、＋１
０・−Ａ　／　Ｄコンバータ、１１１−・・プログラム
可能受取りフィルタ（エコー打消し）、＋１２−・・全
２重エコー打消しモデム、１１４・・・データ・ターミ
ナル装置（ＤＴＥ）、１１５・・・変復調器、＋１６−
・・シグマ・デルタ変調Ｄ／Ａコンバータ、１２０・・
・アナログ低域フィルタ（ＬＰＦ）、１２２・・・送信
利得装置、１２４・・・連続アナログ低域フィルタ、＋
２６・・・回線インターフェース、１２８・・・２芯型
話回線、＋３０・・・受取り利得装置、ｌ：）２・・・
アナログ広帯域フィルタ（ＢＰＦ）、　Ｉ：１：１−・
・ハイブリッド、１３４・・・連続アナログ低域フィル
タ、１３８・・・２芯回線、＋５０・・・プログラム可
能アナログ・フロント・エンド・チップ（ＡＮＡＦＥＣ
）、＋５２・・・データ・アクセス装置（ＤＡＡ）、＋
５４・・・データ・アクセス装置（ＤＡＡ）、１５６・
・・４芯回線、１５８　・・・　ＤＦＥ、　　１Ｂ０　
　、　　＋１３２　　、　１６４　　、　１６６　　。 １８８・・・直列回線、１７０　、１７２・−ＣＭ　Ｏ
Ｓ信号プロセッサ、＋７１ｉ−・・ＣＭＯ５入出力（Ｉ
ｌｏ）プロセッサ、１７８・・・１５回線インターフェ
ース、１８０　、１８２　、＋８４．１８６　、１８８
　、１９０　、１９２・・・回線、　＋９８・・・ホス
トのマイクロプロセッサ。 （外４名） 図面の浄書（内容に変更なし） ＦＩＧ、４ 手続補正書 平成　元年３月２１日 平成１年特許願第１１７４１号 ２６発明の名称 ３、補正をする者 事件との関係　　特許出願人 住所 名　称　　コーデックス・コーポレーション４、代理人 住　所　　東京都千代田区大手町二丁目２番１号５、補
正の対象 出願人の代表者名を記載した願書

Claims (1)

1. 【特許請求の範囲】 １、入力ディジタル・サンプルのストリームを入力サン
   プル速度で受取り、出力ディジタル・サンプルの対応す
   るストリームを異なる出力サンプル速度で送出するディ
   ジタル・デシメーション・フィルタにおいて、 複数の前記入力ディジタル・サンプルを格納するための
   １組の記憶要素と、 前記格納された入力ディジタル・サンプルから前記出力
   ストリームのサンプルを取得する回路とを備え、該回路
   は、常に前記出力ストリームに含ませるため出力サンプ
   ルを使用可能にする手段を含み、以て該出力サンプルに
   選択可能な位相を与えることができるフィルタ。 ２、前記回路が、１つの回路が積分動作中他の積分およ
   びダンプ回路により最も後に生成されたサンプルが前記
   出力ストリームに含ませるため使用可能になるように作
   動する１対の積分およびダンプ回路を含む請求項１記載
   のフィルタ。 ３、前記回路が、デシメーション積分兼ダンプ段が後置
   される非デシメーション・フィルタ段を含む請求項１記
   載のフィルタ。 ４、前記回路が更に、前記入力サンプル速度と前記出力
   サンプル速度との間の選択可能なデシメーション速度を
   提供する手段を含む請求項１記載のフィルタ。 ５、ナイキスト速度より実質的に大きな速度でアナログ
   信号のディジタル・サンプルの 高速度ストリームを生じるシグマ・デルタ変調器と、 前記高速度のストリームを受取り、比較的低速度のフィ
   ルタされた出力ディジタル・サンプルの対応するストリ
   ームを送出するディジタル・デシメーション・フィルタ
   とを備え、前記の比較的低速度に対する前記の比較的高
   速度のデシメーション率を選択することができるアナロ
   グ／ディジタル・コンバータ。 ６、前記ディジタル・デシメーション・フィルタが、前
   記の高速度ディジタル・サンプルを格納するための連続
   する記憶要素を有するＦＩＲフィルタと、前記記憶要素
   の全数より少ない要素から取出された１組の信号を一連
   の値へ変換するマッピング要素とを含み、該マッピング
   要素は所要のインパルス応答を行なうよう構成される請
   求項５記載のコンバータ。 ７、前記マッピング要素が明瞭な倍増動作を行なわない
   請求項６記載のコンバータ。 ８、前記１組の信号が取出される記憶要素が、所要の前
   記デシメーション率に基いて選択される請求項６記載の
   コンバータ。 ９、複数の前記記憶要素と接続された入力を有するマル
   チプレクサを備え、該マルチプレクサは前記の所要のデ
   シメーション率と対応する信号により制御される請求項
   ８記載のコンバータ。 １０、前記ディジタル・デシメーション・フィルタが、
   前記の格納された入力ディジタル・サンプルから前記出
   力ストリームのサンプルを取得する回路を含み、該回路
   は、一時点に限定されない時点において前記出力ストリ
   ームに含ませるため出力サンプルを使用可能にする手段
   を含み、以て前記出力サンプルが選択可能な位相で送出
   できる請求項５記載のコンバータ。 １１、キャリアが少なくとも２つの異なる可能な変調方
   式に従って変調することができるチャネルに使用される
   多重モード・モデムであって、該チャネルが受取られた
   信号経路において伝送された信号のエコーを含む形式で
   あり、前記変調方式は前記エコーの効果を回避するため
   の手法を含むモデムにおいて、 前記チャネルから前記変調キャリアを受取って、これを
   ディジタル・サンプルの対応するストリームへ変換する
   受信回路を備え、該受信回路は、２つの異なる前記エコ
   ー回避変調方式にそれぞれ適用し得るフィルタ機能を選
   択的に提供するため、プログラム可能ディジタル・フィ
   ルタに供給するアナログ／ディジタル・コンバータを有
   し、以て前記の異なる変調方式に適用可能な異なる受取
   りフィルタを、前記アナログ／ディジタル・コンバータ
   の前段に設ける必要がないモデム。 １２、前記アナログ／ディジタル・コンバータが、 前記ナイキスト速度より実質的に大きな速度で前記キャ
   リアのディジタル・サンプルの高速度ストリームを生成
   するシグマ・デルタ変調器と、 前記高速度ストリームを受取り、比較的低い速度でフィ
   ルタされた出力ディジタル・サンプルの対応するストリ
   ームを送出するディジタル・デシメーション・フィルタ
   とを含む請求項１１記載のモデム。 １３、前記１つの変調方式がエコー打消しを含む請求項
   １１記載のモデム。 １４、前記１つの変調方式が分周多重化操作を含む請求
   項１１記載のモデム。 １５、前記制御可能なディジタル・フィルタが、前記変
   調キャリアの複数の入力ディジタル・サンプルを格納す
   る１組の記憶要素と、 該格納された入力ディジタル・サンプルからディジタル
   ・サンプルの前記の変換されたストリームのサンプルを
   取得する回路とを含み、該回路は、一時点に限定されな
   い時点において前記変換されたストリームにに含ませる
   ため取得されたサンプルを使用可能にする手段を含み、
   以て前記取得されたサンプルが選択可能な位相で送出で
   きる請求項１１記載のモデム。 １６、前記アナログ／ディジタル・コンバータが、 前記ナイキスト速度より実質的に大きな速度で前記アナ
   ログ信号のディジタル・サンプルの高速度ストリームを
   生成するシグマ・デルタ変調器と、 前記高速度ストリームを受取り、比較的低い速度でフィ
   ルタされた出力ディジタル・サンプルの対応するストリ
   ームを送出するディジタル・デシメーション・フィルタ
   とを含み、前記比較的低速度に対する前記比較的高速度
   のデシメーション率が選択可能である請求項１１記載の
   モデム。 １７、入力サンプル速度で入力ディジタル・サンプルの
   ストリームを受取り、異なる出力サンプル速度で出力デ
   ィジタル・サンプルの対応するストリームを送出するデ
   ィジタル・デシメーション・フィルタ方法において、 複数の前記入力ディジタル・サンプルを格納し、 前記格納された入力ディジタル・サンプルから前記出力
   ストリームのサンプルを取得し、常に前記出力ストリー
   ムに含ませるため出力サンプルを使用可能にすることを
   含み、以て前記出力サンプルが選択可能な位相で送出可
   能なディジタル・デシメーション・フィルタ方法。 １８、シグマ・デルタ変調により、ナイキスト速度より
   実質的に大きな速度でアナログ信号のディジタル・サン
   プルの高速度ストリームを生成し、前記高速度ストリー
   ムを受取り、比較的低い速度でフィルタされた出力ディ
   ジタル・サンプルの対応するストリームを送出するステ
   ップからなり、前記比較的低速度に対する前記比較的高
   速度のデシメーション率が選択可能であるアナログ／デ
   ィジタル変換方法。 １９、少なくとも２つの異なる可能な変調方式に従って
   キャリアが変調可能なチャネルを備えた多重モード・モ
   デムを使用する方法であって、該チャネルが、受取られ
   た信号の経路において伝送された信号のエコーを含む形
   式であり、該変調方式が前記エコーの効果を回避する手
   法を含む方法において、 前記チャネルから前記の変調されたキャリアを受取って
   これをディジタル・サンプルの対応するストリームへ変
   換するステップを含み、２つの異なる前記エコー回避変
   調方式にそれぞれ適用可能なフィルタ機能を選択的に提
   供するため、プログラム可能なディジタル・フィルタに
   供給するアナログ／ディジタル変換を含み、以て前記変
   調方式に適用可能な異なる受取りフィルタが、前記アナ
   ログ／ディジタル・コンバータの前段に設ける必要がな
   い方法。