KR20070100350A - 위상동기루프용 디지털 위상 검출기 - Google Patents

위상동기루프용 디지털 위상 검출기 Download PDF

Info

Publication number
KR20070100350A
KR20070100350A KR1020077018236A KR20077018236A KR20070100350A KR 20070100350 A KR20070100350 A KR 20070100350A KR 1020077018236 A KR1020077018236 A KR 1020077018236A KR 20077018236 A KR20077018236 A KR 20077018236A KR 20070100350 A KR20070100350 A KR 20070100350A
Authority
KR
South Korea
Prior art keywords
digital
phase
signal
detector
output
Prior art date
Application number
KR1020077018236A
Other languages
English (en)
Other versions
KR100884170B1 (ko
Inventor
에드워드 유쏘우피앙
Original Assignee
스카이워크스 솔루션즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스카이워크스 솔루션즈, 인코포레이티드 filed Critical 스카이워크스 솔루션즈, 인코포레이티드
Publication of KR20070100350A publication Critical patent/KR20070100350A/ko
Application granted granted Critical
Publication of KR100884170B1 publication Critical patent/KR100884170B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
    • H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
    • H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

바람직한 일 실시 예에 따르면, 디지털 위상 검출기는 기준 신호 및 분할된 발진기 피드백 신호를 수신하여 제1펄스폭변조신호와 제2펄스폭변조신호를 출력하도록 구성된 위상/주파수 검출기는 포함한다. 디지털 위상 검출기는 또한 위상/주파수 검출기에 결합된 제1타임-디지털컨버터를 포함한다. 제1타임-디지털컨버터는 제1펄스폭변조신호를 수신하여 제1디지털넘버로 변환하도록 구성된다. 디지털 위상 검출기는, 위상/주파수 검출기에 결합되고 제2펄스폭변조신호를 수신하여 제2디지털넘버로 변환하도록 구성된 제2타임-디지털컨버터를 더 포함한다. 디지털 위상 검출기는, 제1디지털넘버에서 제2디지털넘버를 빼고, 디지털 위상 오류 신호를 출력하도록 구성된 합산(summation) 소자를 더 포함한다.
위상 동기 루프, 디지털 위상 검출기

Description

위상동기루프용 디지털 위상 검출기{Digital phase detector for phase locked loop}
본 발명은 전기회로 분야에 속하며, 특히, 본 발명은 위상동기루프(phase locked loop)의 분야에 속한다.
위상동기루프(phase locked loop)는 종종 정확한 신호 주파수를 요구하는 통신 시스템과 같은 어플리케이션에서 주파수합성기로 사용된다. 위상동기루프(phase locked loop)의 대표적인 구성들은 위상 검출기, 주파수-제어가능한 발진기(frequency-controllable oscillator) 및 루프필터를 포함한다. 차지펌프(charge pump) 위상 검출기 및 샘플홀드(sample-and-hold) 위상 검출기와 같은 위상 검출기들은 일반적으로 아날로그 회로를 이용하여 구현된다. 그러나 아날로그 위상 검출기들은 프로세스에 따른 편차, 온도 의존성, 기판 결합에 대한 민감도 및 기생성분에 의해 야기되는 한계들과 같은 아날로그 회로의 전형적인 한계에 영향을 받는다.
아날로그 회로를 사용하는 위상 검출기들의 한계를 극복하기 위하여 디지털 위상 검출기로의 다양한 접근이 시도되고 있다. 그러나, 전형적인 디지털 위상 검 출기는 종종 멀티기가헤르쯔클록(multi-Gigahertz clocks) 또는 그 외 바람직하지 않은 회로 블록들을 요구한다.
그러므로, 전형적인 위상 검출기들의 결함들을 극복하는 위상동기루프용 디지털 위상 검출기를 위한 기술이 요구되고 있다.
본 발명은 위상동기루프(phase locked loop)용 디지털 위상 검출기에 관한 것이다. 본 발명은 전형적인 위상 검출기의 결함들을 극복하는 위상동기루프(phase locked loop)용 디지털 위상 검출기를 위한 기술의 필요성을 해결한다.
바람직한 일 실시 예에 따르면, 디지털 위상 검출기는 기준 신호 및 분할된 발진기 피드백 신호를 수신하고 제1펄스폭변조신호와 제2펄스폭변조신호를 출력하도록 구성된 위상/주파수 검출기를 포함한다. 제1펄스폭변조신호는 예를 들어, 분할된 발진기 피드백 신호의 위상이 기준 신호의 위상을 앞서는 것을 나타낼 수 있다. 제2펄스폭변호신호는 예를 들어, 분할된 발진기 피드백 신호의 위상이 기준 신호의 위상에 뒤지는 것을 나타낼 수 있다. 디지털 위상 검출기의 출력은 예를 들어, 디지털 제어 발진기(digitally controlled oscillator)의 출력신호의 주파수를 제어할 수 있다. 디지털 위상 검출기는 또한 위상/주파수 검출기에 결합되는 제1타임-디지털컨버터(time to digital converter)를 포함한다. 제1타임-디지털컨버터는 제1펄스폭변조신호를 수신하여 제1디지털넘버로 변환하도록 구성된다.
이 바람직한 실시 예에 따르면, 디지털 위상 검출기는 위상/주파수 검출기와 결합되는 제2타임-디지털컨버터를 더 포함하고, 제2타임-디지털컨버터는 제2펄스폭변조신호를 수신하여 제2디지털넘버로 변환하도록 구성된다. 디지털 위상 검출기는 합산 소자(summation element)를 더 포함하고, 합산 소자는 제1디지털넘버에서 제2디지털넘버를 빼고 디지털 위상 오류 신호를 출력하도록 구성된다. 제1디지털넘버와 제2디지털넘버간의 차는 기준 신호와 분할된 발진기 피드백 신호간의 위상차에 비례한다. 본 발명의 또 다른 특징 및 이점은 당 분야의 통상의 지식을 가진 자가 아래의 상세 설명 및 수반하는 도면을 검토하여 보다 명백하게 알 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 바람직한 디지털 위상 검출기를 포함하는 바람직한 위상동기루프(phase locked loop)의 블록 다이어그램이다.
도 2는 본 발명의 일 실시 예에 따른 바람직한 디지털 위상 검출기의 블록 다이어그램을 나타낸다.
본 발명은 위상동기루프(phase locked loop)용 디지털 위상 검출기에 관한 것이다.
아래의 설명은 본 발명의 구현에 관련된 구체적인 정보를 포함한다. 당 기술 분야의 숙련자는 본 발명이 본 명세서에서 구체적으로 논의되는 것과 다르게 구현 될 수 있음을 인식할 것이다. 게다가, 발명의 일부 구체적인 상세 내용은 본 발명을 애매하게 하지 않기 위해 논의되지 않았다. 본 명세서에서 설명되지 않은 구체적인 상세 내용은 당 분야의 통상의 기술자의 지식 범위 내의 것이다.
본 명세서의 도면 및 그들의 수반하는 상세 설명은 단지 본 발명의 바람직한 실시 예에 관한 것이다. 간결함을 유지하기 위하여, 본 발명의 원리를 사용하는 발명의 또 다른 실시 예들은 본 명세서에서 구체적으로 설명되지 않고, 본 도면들에 구체적으로 표시되지 않는다.
본 발명은 디지털 위상동기루프와 같은 위상동기루프(phase locked loop)용의 혁신적인 디지털 위상 검출기를 제공한다. 비록 발명을 설명하기 위해 본 실시 예에서 디지털 제어 발진기를 포함하는 위상동기루프(phase locked loop)가 사용됐다 하더라도, 본 발명의 디지털 위상 검출기는 또한 다른 타입의 발진기, 이를테면 전압 제어 발진기를 포함하는 위상동기루프에서 사용될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 바람직한 디지털 위상 검출기를 포함하는 바람직한 위상동기루프(phase locked loop)의 블록 다이어그램을 나타낸다. 도 1에서 당 분야의 통상의 기술을 가진 자에게 명백한 일부 상세 항목들 및 특징들은 생략되었다. 위상동기루프(100)는 디지털 위상 검출기(102), 루프필터(104), 디지털 제어 발진기(106) 및 피드백 분할기(feedback divider)(108)를 포함한다. 위상동기루프(100)는 전 디지털(all-digital) 위상동기루프일 수 있다.
일 실시 예로, 위상동기루프(100)는 하나 또는 그 이상의 디지털 요소들, 이 를테면 디지털 위상 검출기(102)를 포함하는 위상동기루프가 될 수 있다. 위상동기루프(100)는 기준 신호(110)를 수신하여 기준 신호(110)에 대해서 위상 고정된 출력 신호(112)를 제공하도록 구성될 수 있다.
도 1에 도시한 바와 같이, 기준 신호(110)는 디지털 기준 신호가 될 수 있고, 디지털 위상 검출기(102)의 하나의 입력으로 연결되고, 피드백 분할기(108)에 의해 출력된 분할된 발진기 출력 신호는 라인(114)을 통하여 디지털 위상 검출기(102)의 또 다른 입력으로 연결된다. 디지털 위상 검출기(102)는 두 개의 타임-디지털컨버터들(미도시)로 연결된 위상/주파수 검출기(미도시)를 포함한다. 디지털 위상 검출기(102)는 하나의 입력에서 기준 신호(110)를 수신하고, 또 다른 입력에서 피드백 분할기(108)에 의해 출력된 분할된 발진기 출력 신호를 수신하고, 라인(116)상에 디지털 위상 오류 신호를 출력하도록 구성될 수 있다.
기준 신호(110)와 피드백 분할기(108)에 의해 출력된 분할된 발진기 출력 신호간의 위상 차이에 대응하는 디지털 위상 검출기(102)에 의해 출력된 디지털 위상 오류 신호는 디지털 넘버이고 디지털 제어 발진기(106)의 주파수를 제어하기 위해 사용된다. 디지털 위상 검출기(102)를 형성하기 위해 위상/주파수 검출기 및 타임-디지털컨버터들을 활용함으로써, 본 발명은 아날로그 차지 펌프, 아날로그 필터 및 아날로그 제어 신호들을 사용하지 않는 이점을 가지며 구현하기에 쉬운 디지털 위상 검출기를 제공한다.
본 발명의 디지털 위상 검출기는 아래의 도 2와 관련지어서 논의될 것이다.
또한, 도 1에서 보여지는 디지털 위상 검출기(102)의 출력은 라인(116)을 통 하여 루프 필터(104)의 입력으로 연결된다. 루프 필터(104)는 디지털 루프 필터가 될 수 있고, 엘립티컬(elliptical) 필터가 될 수 있으며 디지털 위상 검출기(102)에 의해 출력된 디지털 위상 오류 신호를 수신하고, 디지털 위상 오류 신호를 적절하게 여과하여 라인(118)상으로 디지털 튜닝(tuning) 제어 신호를 제공하도록 구성될 수 있다. 엘립티컬(elliptical) 필터는 가파른 롤-오프를 제공하여, 노이즈 감소가 유리하게 증가하고 더 넓은 대역폭을 허용한다. 또한, 아날로그 루프 필터와는 다르게 디지털 루프 필터는 프로세스 또는 온도에 따라 두드러지게 변화하지 않을 것이고, 기술에 따라 유리한 크기를 가질 필터 영역(반도체 다이 상에서)을 갖는다.
게다가, 도 1에서 보여지는 루프 필터(104)의 출력은 라인(118)을 통하여 디지털 제어 발진기(106)의 입력으로 연결된다. 디지털 제어 발진기(106)는 루프 필터(104)에 의해 라인(118)상에 출력된 디지털 튜닝 제어 신호를 수신하고, 발진기 주파수를 적절하게 조정하기 위해 디지털 튜닝 제어 신호를 활용하고, 기준 신호(110)에 대해 위상 고정된 출력 신호(112)를 제공한다. 또한 도 1에 도시한 바와 같이, 출력 신호(112)는 디지털 제어 발진기(106)에 의해 출력되고, 라인(120)을 통하여 피드백 분할기(108)의 입력으로 연결된다. 피드백 분할기(108)는 라인(120)상에서 출력 신호(112)를 수신하고, 당 분야에서 알려진 방식으로 적절한 정수 값에 의해 출력 신호(112)를 분할하고, 분할된 발진기 피드백 신호를 라인(114)상에 디지털 위상 검출기(102)로 출력한다.
도 2는 본 발명의 일 실시 예에 따른 바람직한 디지털 위상 검출기의 블록 다이어그램을 도시한다. 도 2의 디지털 위상 검출기(202)와 기준 신호(210)는 각각 도 1의 위상동기루프(100)내의 디지털 위상 검출기(102) 및 기준 신호(110)에 대응한다. 디지털 위상 검출기(202)는 위상/주파수 검출기(220), 타임-디지털컨버터들(222 및 224) 및 합산(summation) 소자(229)를 포함한다. 위상/주파수 검출기(220)는 하나의 입력에 기준 신호(210)를 수신하고, 또 다른 입력에 도 1에서 피드백 분할기(108)에 의해 출력된 분할된 발진기 피드백 신호(226)를 수신하고, 기준 신호(210)의 위상과 분할된 발진기 피드백 신호(226)의 위상을 비교하도록 구성될 수 있다.
위상/주파수 검출기(220)는 분할된 발진기 피드백 신호(226)의 위상이 기준 신호(210)의 위상을 앞설 때, 라인(228)상에 펄스폭 변조 업(up) 신호를 출력하고, 분할된 발진기 피드백 신호(226)의 위상이 기준 신호(210)의 위상에 뒤질 때, 펄스폭 변조 다운(down) 신호를 출력하도록 구성될 수 있다. 펄스폭 변조 업(up) 신호와 펄스폭 변조 다운(down) 신호간의 차이는 기준 신호(210)와 분할된 발진기 피드백 신호(226)간의 위상차에 비례한다. 도 2에 도시한 바와 같이, 위상/주파수 검출기(220)는 라인(228) 및 라인(230) 각각을 통하여 타임-디지털컨버터(222) 및 타임-디지털컨버터(224)로 결합된다.
타임-디지털컨버터(222)는 위상/주파수 검출기(220)에 의해 출력된 펄스폭 변조 업(up)신호를 수신하고, 디지털넘버로 변환하여 라인(232)상에 디지털넘버를 출력하도록 구성될 수 있다. 유사하게, 타임-디지털컨버터(224)는 위상/주파수 검 출기(220)에 의해 출력된 펄스폭 변조 다운(down) 신호를 수신하고, 디지털 넘버로 변환하여 라인(234)상에 디지털넘버를 출력하도록 구성될 수 있다. 또한 도 2에서 도시한 바와 같이, 타임-디지털컨버터(222) 및 타임-디지털컨버터(224)는 라인(232 및 234) 각각을 통하여 합산(summation) 소자(229)에 연결된다. 합산 소자(229)는 펄스폭 변조 업(up) 신호에 대응하는 라인(232)상의 디지털넘버에서 펄스폭 변조 다운(down) 신호에 대응하는 라인(234)상의 디지털넘버를 빼고, 기준 신호(210)와 분할된 발진기 피드백 신호(226)간의 위상차의 디지털 표현인 디지털 위상 오류 신호(236)를 출력하도록 구성될 수 있다.
디지털 위상 검출기의 동작은 지금 논의될 것이다. 기준 신호(210) 및 분할된 발진기 피드백 신호(226)는 도 1에서의 디지털 제어 발진기(106)에 의해 출력되고, 피드백 분할기(108)에 의해 적절하게 분할되고, 위상/주파수 검출기(220)로 입력된다. 위상/주파수 검출기(220)는 기준 신호의 위상(210)과 분할된 발진기 피드백 신호(226)의 위상을 비교하고, 펄스폭 변조 업(up) 및 다운(down) 신호를 각각 라인(228 및 230)상에 출력한다. 타임-디지털컨버터(222)는 펄스폭 변조 업(up) 신호의 펄스폭을 디지털넘버로 변환하고, 이것은 합산 소자(229)로 입력되고 이와 동시에 타임-디지털컨버터(224)도 유사하게 펄스폭 변조 다운(down) 신호의 펄스폭을 디지털넘버로 변환하고, 이것은 또한 합산 소자(229)로 입력된다.
합산 소자(229)에서, 타임-디지털컨버터(224)로부터 수신된 디지털넘버는 타임-디지털컨버터(222)로부터 수신된 디지털넘버로부터 감산되고, 두 디지털넘버간의 차는 기준 신호(210)와 분할된 발진기 피드백 신호(226)간의 위상차에 비례하는 디지털 넘버인 디지털 위상 오류 신호(236)로서 출력된다. 디지털 위상 오류 신호(236)는 디지털 제어 발진기(106)에 의해 출력되는 출력 신호(112)의 주파수를 제어하기 위해 이용된다.
그러므로, 상기 논의된 바와 같이, 본 발명은 위상/주파수 검출기와 타임-디지털컨버터들을 결합시켜서 디지털 위상 검출기를 얻는 이점을 갖는다. 그 결과로서, 본 발명은 바람직하지 못한 전형적인 아날로그 차지 펌프들, 필터들 및 제어 신호들을 유리하게 회피하고 구현하기 쉬운 디지털 위상 검출기를 달성한다.
발명의 상기 설명으로부터 본 발명의 범위를 벗어남 없이 다양한 기술들이 본 발명의 컨셉들을 구현하기 위해 사용될 수 있음은 명백하다. 게다가, 발명이 어떤 실시 예들을 참고하여 설명되었다 하더라도, 당 기술 분야에서 통상의 지식을 가진 자는 본 발명의 사상 및 범위로부터 벗어나지 않고, 형태와 상세한 내용에 변화를 가할 수 있음을 인식할 것이다. 이와 같이, 설명된 실시 예는 예시적인 것이며 한정적인 것이 아닌 것으로 인식되어야 할 것이다.
이와 같이, 위상동기루프(phase locked loop)용 디지털 위상 검출기가 설명되었다.

Claims (20)

  1. 기준 신호 및 분할된 발진기 피드백 신호를 수신하고 제1펄스폭변조신호와 제2펄스폭변조신호를 출력하도록 구성되는 위상/주파수 검출기;
    상기 위상/주파수 검출기에 결합된 제1타임-디지털컨버터;
    를 구비하며, 상기 제1타임-디지털컨버터는 상기 제1펄스폭변조신호를 수신하여 제1타임-디지털넘버로 변환하도록 구성되는
    디지털 위상 검출기.
  2. 제 1항에 있어서,
    상기 위상/주파수 검출기에 결합되고, 상기 제2펄스폭변조신호를 수신하여 제2디지털넘버로 변환하도록 구성되는 제2타임-디지털컨버터를 더 구비하는 디지털 위상 검출기.
  3. 제 2항에 있어서,
    상기 제1디지털넘버에서 상기 제2디지털넘버를 빼고, 디지털 위상 오류 신호를 출력하도록 구성된 합산(summation) 소자를 더 구비하는 디지털 위상 검출기.
  4. 제 1항에 있어서,
    상기 제1디지털넘버는 상기 기준 신호와 상기 분할된 발진기 피드백 신호 간 에 위상의 변화에 대응하는 디지털 위상 검출기.
  5. 제 2항에 있어서,
    상기 제1디지털넘버와 제2디지털넘버간의 차이는 상기 기준 신호와 상기 분할된 발진기 피드백 신호간의 위상차에 비례하는 디지털 위상 검출기.
  6. 제 1항에 있어서,
    상기 제1펄스폭변조신호는 상기 분할된 발진기 피드백 신호의 위상이 상기 기준 신호의 위상을 앞서는 것을 나타내는 디지털 위상 검출기.
  7. 제 1항에 있어서,
    상기 제1펄스폭변조신호는 상기 분할된 발진기 피드백 신호의 위상이 상기 기준 신호의 위상을 앞서는 것을 나타내는 디지털 위상 검출기.
  8. 제 1항에 있어서,
    상기 디지털 위상 검출기의 출력이 디지털 제어 발진기의 출력 신호의 주파수를 제어하는 디지털 위상 검출기.
  9. 제 8항에 있어서,
    디지털 루프 필터가 상기 디지털 위상 검출기의 출력을 상기 디지털 제어 발 진기로 연결하는 디지털 위상 검출기.
  10. 제 9항에 있어서,
    상기 디지털 루프필터는 엘립틱(elliptic)형 필터인 디지털 위상 검출기.
  11. 기준 신호와 분할된 발진기 피드백 신호를 수신하여 디지털 위상 오류 신호를 출력하도록 구성된 디지털 위상 검출기를 구비하며,
    상기 디지털 위상 검출기는 제1타임-디지털컨버터에 결합된 위상/주파수 검출기를 구비하고, 상기 위상/주파수 검출기는 상기 기준 신호와 분할된 발진기 피드백 신호를 수신하여 제1펄스폭변조신호와 제2펄스폭변조신호를 출력하도록 구성되며, 상기 제1타임-디지털컨버터는 상기 제1펄스폭변조신호를 수신하여 상기 기준 신호 및 상기 분할된 발진기 피드백 신호간의 위상 변화에 대응하는 제1디지털넘버로 변환하도록 구성되며,
    상기 제1디지털넘버는 상기 기준 신호와 상기 분할된 발진기 피드백 신호간의 위상 변화에 대응하는
    위상동기루프(phase locked loop).
  12. 제 11항에 있어서,
    상기 디지털 위상 검출기는 상기 위상/주파수 검출기에 결합되는 제2타임-디지털컨버터를 더 구비하고, 상기 제2타임-디지털컨버터는 제2펄스폭변조신호를 수 신하여 제2디지털넘버로 변환하도록 구성된 위상동기루프(phase locked loop).
  13. 제 12항에 있어서,
    상기 디지털 위상 검출기는 제1디지털넘버에서 제2디지털넘버를 빼고 상기 디지털 위상 오류 신호를 출력하는 합산(summation) 소자를 더 구비하는 위상동기루프(phase locked loop).
  14. 제 11항에 있어서,
    상기 디지털 위상 오류 신호는 상기 기준 신호와 상기 분할된 발진기 피드백 신호간의 위상차에 대응하는 위상동기루프(phase locked loop).
  15. 제 11항에 있어서,
    상기 제1펄스폭변조신호는 상기 분할된 발진기 피드백 신호의 위상이 상기 기준 신호의 위상을 앞서는 것을 나타내는 위상동기루프(phase locked loop).
  16. 제 11항에 있어서,
    상기 제2펄스폭변조신호는 상기 분할된 발진기 피드백 신호의 위상이 상기 기준 신호의 위상을 뒤지는 것을 나타내는 위상동기루프(phase locked loop).
  17. 제 11항에 있어서,
    상기 디지털 위상 검출기에 결합된 디지털 루프 필터를 더 구비하며, 상기 디지털 루프 필터는 상기 디지털 위상 오류 신호를 수신하여 디지털 튜닝(tuning) 제어 신호를 출력하도록 구성된 위상동기루프(phase locked loop).
  18. 제 17항에 있어서,
    상기 디지털 루프 필터는 엘립틱(elliptic)형 필터를 구비하는 위상동기루프(phase locked loop).
  19. 제 17항에 있어서,
    상기 디지털 루프 필터에 결합된 디지털 제어 발진기를 더 구비하고, 상기 디지털 튜닝 제어 신호가 상기 디지털 제어 발진기의 출력 신호의 주파수를 제어하는 위상동기루프(phase locked loop).
  20. 제 19항에 있어서, 피드백 분할기를 더 구비하며, 상기 피드백 분할기는
    상기 디지털 제어 발진기의 상기 출력 신호를 수신하여 상기 분할된 발진기 피드백 신호를 출력하도록 구성된 위상동기루프(phase locked loop).
KR1020077018236A 2005-01-31 2006-01-06 위상동기루프용 디지털 위상 검출기 KR100884170B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/048,571 US7706496B2 (en) 2005-01-31 2005-01-31 Digital phase detector for a phase locked loop
US11/048,571 2005-01-31

Publications (2)

Publication Number Publication Date
KR20070100350A true KR20070100350A (ko) 2007-10-10
KR100884170B1 KR100884170B1 (ko) 2009-02-17

Family

ID=36756549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077018236A KR100884170B1 (ko) 2005-01-31 2006-01-06 위상동기루프용 디지털 위상 검출기

Country Status (5)

Country Link
US (1) US7706496B2 (ko)
EP (1) EP1844542B1 (ko)
KR (1) KR100884170B1 (ko)
AT (1) ATE553532T1 (ko)
WO (1) WO2006083487A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101292669B1 (ko) * 2008-12-02 2013-08-02 한국전자통신연구원 타임투디지털컨버터의 오차 보정 장치
KR101494515B1 (ko) * 2013-04-22 2015-02-23 고려대학교 산학협력단 디지털 위상 고정 루프 회로

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7577225B2 (en) * 2005-07-28 2009-08-18 Agere Systems Inc. Digital phase-looked loop
US7403073B2 (en) * 2005-09-30 2008-07-22 International Business Machines Corporation Phase locked loop and method for adjusting the frequency and phase in the phase locked loop
US7443251B2 (en) * 2005-12-15 2008-10-28 International Business Machines Corporation Digital phase and frequency detector
US7847641B2 (en) * 2005-12-15 2010-12-07 International Business Machines Corporation Digital phase and frequency detector
JP4531104B2 (ja) * 2006-02-17 2010-08-25 富士通株式会社 信号処理方法、信号処理装置及びアナログ／デジタル変換装置
TWI327823B (en) * 2006-11-15 2010-07-21 Realtek Semiconductor Corp Phase-locked loop capable of dynamically adjusting a phase of an output signal according to a detection result of a phase/frequency detector, and method thereof
US8330630B2 (en) * 2008-10-08 2012-12-11 Nxp, N.V. Phase frequency to digital converter
EP2192689B1 (en) * 2008-12-01 2012-01-18 Samsung Electronics Co., Ltd. Time-to-digital converter and all-digital phase-locked loop
KR101658632B1 (ko) * 2009-03-17 2016-09-23 삼성전자주식회사 디지털 위상 검출기 및 이를 포함하는 디지털 위상 고정 루프
US8076960B2 (en) * 2009-04-29 2011-12-13 Qualcomm Incorporated Digital phase-locked loop with two-point modulation using an accumulator and a phase-to-digital converter
DE102009047860B3 (de) * 2009-09-30 2011-04-28 Infineon Technologies Ag Schaltungsanordnung, Analog-Digital-Wandler und Verfahren zum Wandeln von Zeitintervallen
US8339165B2 (en) 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
US8446191B2 (en) 2009-12-07 2013-05-21 Qualcomm Incorporated Phase locked loop with digital compensation for analog integration
US8248106B1 (en) 2010-07-21 2012-08-21 Applied Micro Circuits Corporation Lock detection using a digital phase error message
JP5856306B2 (ja) 2011-10-05 2016-02-09 アナログ・デバイシズ・インコーポレーテッド 高速データおよび配電のための２線式通信システム
US10311010B2 (en) 2011-10-05 2019-06-04 Analog Devices, Inc. Two-wire communication systems and applications
US9772665B2 (en) 2012-10-05 2017-09-26 Analog Devices, Inc. Power switching in a two-wire conductor system
US9197226B2 (en) 2013-07-08 2015-11-24 Analog Devices, Inc. Digital phase detector
GB2545752B (en) * 2015-12-23 2019-07-24 Cirrus Logic Int Semiconductor Ltd Phase locked loops
KR102430227B1 (ko) 2020-07-17 2022-08-08 고려대학교 산학협력단 듀얼-도메인 서브 샘플링 위상 고정 루프
CN112290940B (zh) * 2020-10-19 2023-12-08 珠海格力电器股份有限公司 一种时钟分频方法和装置
WO2022128049A1 (en) * 2020-12-14 2022-06-23 Telefonaktiebolaget Lm Ericsson (Publ) Apparatus for digital representation of angular difference

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3193805B2 (ja) * 1993-05-26 2001-07-30 三菱電機株式会社 Ｐｌｌ回路
SE513576C2 (sv) * 1996-07-02 2000-10-02 Celsiustech Electronics Ab Förfarande och anordning för styrning av en oscillator
JP4015254B2 (ja) * 1998-01-16 2007-11-28 富士通株式会社 ロック検出回路及びｐｌｌ周波数シンセサイザ
JP2944607B2 (ja) 1998-02-12 1999-09-06 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路とクロックの生成方法
US6256362B1 (en) * 1998-06-30 2001-07-03 Texas Instruments Incorporated Frequency acquisition circuit and method for a phase locked loop
US6100721A (en) * 1999-02-01 2000-08-08 Motorola, Inc. Circuit and method of extending the linear range of a phase frequency detector
KR100311046B1 (ko) 1999-05-15 2001-11-02 윤종용 시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법
US6157218A (en) 1999-07-14 2000-12-05 Realtex Semiconductor Corp. Phase-frequency detection with no dead zone
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
US6326851B1 (en) * 2000-06-26 2001-12-04 Texas Instruments Incorporated Digital phase-domain PLL frequency synthesizer
US6429693B1 (en) 2000-06-30 2002-08-06 Texas Instruments Incorporated Digital fractional phase detector
US8306176B2 (en) * 2002-06-19 2012-11-06 Texas Instruments Incorporated Fine-grained gear-shifting of a digital phase-locked loop (PLL)
GB2401498B (en) 2003-05-07 2006-02-22 Zarlink Semiconductor Ltd Tuner

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101292669B1 (ko) * 2008-12-02 2013-08-02 한국전자통신연구원 타임투디지털컨버터의 오차 보정 장치
KR101494515B1 (ko) * 2013-04-22 2015-02-23 고려대학교 산학협력단 디지털 위상 고정 루프 회로

Also Published As

Publication number Publication date
ATE553532T1 (de) 2012-04-15
US20060171495A1 (en) 2006-08-03
EP1844542A2 (en) 2007-10-17
US7706496B2 (en) 2010-04-27
KR100884170B1 (ko) 2009-02-17
EP1844542A4 (en) 2010-09-22
WO2006083487A2 (en) 2006-08-10
EP1844542B1 (en) 2012-04-11
WO2006083487A3 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
KR100884170B1 (ko) 위상동기루프용 디지털 위상 검출기
EP1609243B1 (en) Method and system of jitter compensation
US8854102B2 (en) Clock generating circuit
US9985638B2 (en) Wideband direct modulation with two-point injection in digital phase locked loops
US11012081B2 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
US7643572B2 (en) Modulator with controlled transmission bandwidth, and a corresponding method for controlling the transmission bandwidth
US7145367B2 (en) Fractional-integer phase-locked loop system with a fractional-frequency-interval phase frequency detector
CN110504962B (zh) 数字补偿模拟小数分频锁相环及控制方法
US8664989B1 (en) Method to increase frequency resolution of a fractional phase-locked loop
US5936565A (en) Digitally controlled duty cycle integration
US6636090B2 (en) Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
US20050156676A1 (en) Synthesizer and calibrating method for the same
US8638141B1 (en) Phase-locked loop
US20120099671A1 (en) Digital-intensive signal processor
US11088697B2 (en) PLL circuit
US20130214836A1 (en) Frequency synthesizer
US10389338B2 (en) Pulse shift circuit and frequency synthesizer
EP0968568B1 (en) Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop
JP2001036403A (ja) 周波数シンセサイザ
PL228785B1 (pl) Niskoszumny układ ułamkowej syntezy częstotliwości

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140127

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160125

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190125

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200130

Year of fee payment: 12