JP2003506952A - クロック同期化システムおよび方法 - Google Patents

クロック同期化システムおよび方法

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JP2003506952A JP2001515538A JP2001515538A JP2003506952A JP 2003506952 A JP2003506952 A JP 2003506952A JP 2001515538 A JP2001515538 A JP 2001515538A JP 2001515538 A JP2001515538 A JP 2001515538A JP 2003506952 A JP2003506952 A JP 2003506952A
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  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

(57)【要約】 第１の通信装置と第２の通信装置を、その間でディジタル通信を可能にするように同期させるためのクロック同期化システム。第１の装置は第１のクロック信号Ｆａを生成する。第２の装置は第２のクロック信号Ｆｂ２を生成する。第２の装置は、第１のＰＬＬ回路および第２のＰＬＬ回路を含む。第１のＰＬＬ回路は、Ｆａを因数Ｋだけ増加させて信号Ｆａｋを生成するように構成される。第２のＰＬＬ回路は、Ｆａｋを因数Ｌだけ増加させて信号Ｆｂｎを生成するように構成される。第２のＰＬＬ回路は、さらにＦｂｎを因数Ｎだけ減少させて信号Ｆｂ２を生成するように構成される。第１のＰＬＬ回路および第２のＰＬＬ回路は、ＦａとＦｂ２との間に周波数ロックが達成されるように、Ｋ，Ｌ，およびＮの値を調整するように構成されて、ＦａとＦｂ２との間に所定の位相ロックを必要としないで第１の装置と第２の装置との間でディジタル通信を可能にする。

Description

【発明の詳細な説明】
【０００１】技術分野 本発明は一般的にディジタル情報システムに関する。より詳細には、本発明は
２またそれよりも多いディジタル通信システムを高速に同期させる方法およびシ
ステム関する。一態様として、本明細書では、ディジタル通信システム間の高速
同期化を達成するためのカスケード接続ＰＬＬユニットを開示する。
【０００２】背景技術 システム間でのディジタル情報およびデータの伝送は、一般に使用されるシス
テムの基本的な部分になっている。そのようなシステムに関して、情報内容は、
アナログ形式に対立するものとしてのディジタル形式で送信され、また受信され
る。例えば、テレビジョン、電話、音楽、および、オーディオおよびビデオの他
の形態のようなアナログ送信技術と関連した長い情報は、現在ディジタル形式で
送信されまた受信されている。情報のディジタル形式によって、アナログ信号を
用いて現実的でない信号処理技術が可能になる。大部分の用途では、ユーザは、
受信されている情報のディジタル性を知覚していない。
【０００３】 通信の従来の方法は、「実時間」で行われることが多い。例えば、電話の会話
は、実時間で行われる。「生」テレビジョンのスポーツ放送は実時間で行われる
。ユーザは、これらのおよび他のそのような従来方法の通信が実時間であること
を求めるようになっている。このようにして、ディジタル送受信技術およびシス
テムは、情報の実時間の送信および受信を可能にする必要がある。
【０００４】 しかし、互いに遠く離れた装置間のディジタル通信は、通常、同一の標本化周
波数の可用性を排除するという点で問題がある。別個のクロッキング階層構造を
定義することができ、さらに共通の分配クロック源を使用することができる場合
を除いて、一方の装置（例えば、送信機）の標本速度と他方の装置（例えば、受
信機）の標本速度との間に差がある。
【０００５】 従来技術の図１は、一般的な従来技術のディジタル情報の送信および受信シス
テム１００を示す。システム１００で、信号源１０１は、例えばビデオカメラで
あり、アナログ入力信号を生成する。入力信号は、標本化回路ＡＤＣ（アナログ
ディジタル変換器）１０２に接続され、そこで標本化され、ディジタルパルス符
号変調信号に符号化される。この信号は、送信リンクを通って標本化回路１０３
に送信される。標本化回路１０３は、ＤＡＣ（ディジタルアナログ変換器）復元
フィルタ１０４に接続される。標本化回路１０３は、送信リンクを介して受信さ
れたパルス符号変調信号を標本化する。標本化によってディジタル信号が生成さ
れ、そのディジタル信号が次にＤＡＣ復元フィルタに接続され、そこでディジタ
ル信号は復号されフィルタ処理されて出力信号になる。出力信号は信号源１０１
からの入力信号を表す。
【０００６】 通信リンクの両側にある装置間の同期化を維持するために、高度な同期化技術
が開発された。ほとんどの例では、同期化技術は適切に機能する。したがって、
ディジタル通信システム（例えば、ディジタルテレビジョン、ディジタル電話通
信など）は、普及し、広く受け入れられるようになった。通常の従来技術の同期
化技術で得られる同期化性能は、ほとんどの用途（例えば、ディジタルテレビジ
ョン）を意図されたように機能させるのに十分である。
【０００７】 従来技術の図２は、一般的な従来技術の同期化方法を使用するディジタル通信
システム２００を示す。システム２００は、受信装置２０２にデータ信号を送信
する送信装置２０１を含む。送信装置２０１は、送信機クロック信号を位相比較
回路、位相ロックループ（ＰＬＬ）２０３に供給する。ＰＬＬ２０３は、電圧出
力Ｖｏｕｔを生成し、その電圧出力ＶｏｕｔはＶＣＯ（電圧制御発振器）２０５
に接続される。Ｖｏｕｔは、VCO２０５で生成されるクロック信号CLOCK Aの周波
数を制御する。CLOCK Aは分周器２０４に接続され、その分周器２０４でCLOCK A
は、一般に大きな整数の因数で割られてクロック信号CLOCK Bを生成する。ＰＬ
Ｌ２０３は、CLOCK Bの位相と送信機クロックを比較し、CLOCK Bと送信機クロッ
クが同相になるまでＶｏｕｔを調整する。
【０００８】 送信機クロックとCLOCK Bが同相になった時に、ＰＬＬ２０３はロック表示信
号を受信装置２０２に供給して、受信装置は、現在、送信装置２０１からのデー
タ信号を標本化するためにCLOCK Bを確実に使用することができるということを
、受信装置に知らせる。この時（例えば、位相ロック）の後で始めて確実な通信
が行われるようになる。
【０００９】 留意すべきことであるが、受信装置２０２は、ほとんどのディジタル通信シス
テムのように特定のレートの名目上の周波数「Ｆ０」の近くの特定の範囲「ＦＷ 」内に、受信装置のクロック周波数を調整することができる。送信装置２０１と
受信装置２０２の間で通信が開始された時に、送信機クロックと受信機クロック
の間の初期位相差は、０度から１８０度の範囲内の任意の値である可能性がある
。したがって、周波数と位相を調整することができる速度に基づいて、さらに範
囲の大きさに基づいて、システム２００は、位相ロックを得るためにかなりな量
の時間を必要とする。
【００１０】 例えば、システム２００が、送信機クロック周波数＝８ｋＨｚで（ＦＷ／Ｆｏ ）＝１０−５であるＩＳＤＮ中央局ブランチに接続されたDECT(Digital Enhance
d Cordless Telephony、ディジタル高度コードレス電話）システムである場合、
位相ロック時間は最高７秒になる可能性がある。送信機クロック周波数または受
信機クロック周波数（例えば、CLOCK B）がＦ０から外れる場合、位相ロック時
間は、さらに相当に長くなることがある。位相ロックの取得は、両方の周波数の
位相ができるだけ速く互いに接近するように、CLOCK B信号が送信機クロック周
波数からできるだけ大きく外れるように合わされることを必要とする。ここでCL
OCK BがＰＬＬ２０３およびＶＣＯ２０５で調整されるのは遅い。これは、互い
に追いつこうとしている、上り坂の幹線道路の同じエンジン馬力を持った２台の
トラックに似ている。
【００１１】 図２のシステム２００をさらに参照して、送信装置２０１と受信装置２０２の
間の周波数同期化は、両方の装置の位相をＰＬＬ２０３の位相に同期化させるこ
とで達成される。この方法は、よく知られており、当技術分野で広く使用され、
結果として、送信装置２０１と受信装置２０２の間で周波数と位相の両方で同時
性を達成することになる。
【００１２】 ２つの通信装置、すなわち、送信装置２０１と受信装置２０２がそれぞれのク
ロックレートをある一定の狭いウィンドウ内で調整することができ、しかもそれ
らのクロック信号の間に初期位相差があると想定すれば、最悪の場合の同期化（
例えば、送信機クロック信号と受信機装置クロック信号CLOCK Bが最初に１８０
゜位相がずれている場合）に必要な最小時間を計算することができる。Ｆ０が８
ｋＨｚであり、Ｆｗが約１０−５（＝１０ｐｐｍ）である場合のＤＥＣＴシステ
ムに関して、位相ロック時間は最高６．５秒に延びる可能性がある。送信機クロ
ック信号または受信装置クロック信号がＦ０から外れる場合、ロック時間は相当
に増加することがある。最悪の場合のロック時間（依然として、送信機クロック
と受信機クロックはＦ０にあると仮定して）は、送信機クロックまたは受信機ク
ロックのサイクル所要時間、開始位相差Ｐｄｏ＝６２．５μｓ、およびＦＡとＦ Ｂ の間の最大可能サイクル所要時間差１０−５／ＦＡ＝１．２５ｎｓ（ここでＦ Ａ およびＦＢはそれぞれ送信機クロックおよび受信機クロックである）から計算
することができる。位相ロックを取得するには、両方の周波数の位相ができるだ
け速く互いに接近するように、２つの周波数の一方（ＦＡまたはＦＢ）が、他方
からできるだけ大きく外れるように合わせられることが必要である。それによっ
て、Ｐｄｏ＝６２．５μｓの初期位相差は、ＦＡの１サイクル当たり約１．２５
ｎｓ刻みで減少し、ＦＡの-50,000サイクルを要し、これは、−６．２５μｓに
位相ロックループ回路ＰＬＬの実施損を加えたものに等しい。
【００１３】 有用な通信が始まる前に、電話機が鳴る度に同期化は行われなければならない
。システム２００で、有用な通信が始まる前に、電話機が鳴るたびに、位相ロッ
クが行われなければならない。同期化の前に、２つのディジタル電話装置の間に
確実な通信が設定されることはない。さらに、いくつかのディジタル電話装置で
は、装置の仕様で、同期化取得中（例えば、安定なロック条件が達成される前）
にその通信回路を不能にすることが必要である可能性がある。その理由は、同期
化取得時に周波数が指定された範囲から外れる可能性があるからである。
【００１４】 より近代的な通信装置の大部分は、頻繁に設定され解放される接続に依拠し、
さらに同調範囲Ｆｗが狭くなっていることから、これによって、ますます問題の
ある状況が生じている。通信リンクは、できるだけ高速に必要に応じて設定され
、その後で、もう必要でなくなった時にできるだけ高速に解放される（例えば、
最良に、周波数帯域を維持し、高いシステム利用率を達成し、より多くの顧客に
サービスするなどのために、）。
【００１５】 このようにして、必要とされることは、従来技術の遅い同期化の制限を克服す
るディジタル送信のシステムである。必要とされるシステムは、高速周波数ロッ
クを達成するディジタル送信システムおよびディジタル受信システムを可能にし
なければならない。必要とされるシステムは、必要に応じて安定な通信リンクを
高速に設定することができなければならない。本発明は、これらの要求に対して
新規な解決法を提供する。
【００１６】発明の開示 本発明は、従来技術の遅い同期化の制限を克服するディジタル送信の方法およ
びシステムを提供する。本発明のシステムは、高速な周波数ロックを達成するデ
ィジタル送信システムおよびディジタル受信システムの方法およびシステムを提
供する。本発明のシステムは、必要に応じて安定な通信リンクを高速に設定する
ことができる。
【００１７】 一実施形態では、本発明は、第１の通信装置（例えば、ディジタルＰＢＸまた
は中央局）と第２の通信装置（例えば、ディジタル電話機）を、その間でディジ
タル通信を可能にするように同期させるクロック同期化システムとして、ＤＥＣ
Ｔ電話システムで実施される。第１の装置は第１のクロック信号Ｆａを生成する
。第２の装置は、第２のクロック信号Ｆｂ２を生成する。第２の装置は、第１の
ＰＬＬ回路および第２のＰＬＬ回路を含む。第１のＰＬＬ回路は、因数ＫだけＦ
ａを増加させて信号Ｆａｋを生成するように構成されている。第２のＰＬＬ回路
は、因数ＬだけＦａｋを増加させて信号Ｆｂｎを生成するように構成されている
。第２のＰＬＬ回路は、さらに、因数ＮだけＦｂｎを減少させて信号Ｆｂ２を生
成するように構成されている。第１のＰＬＬ回路および第２のＰＬＬ回路は、周
波数ロックがＦａとＦｂ２との間に達成されるようなＫ、Ｌ、およびＮの値を使
用して、設計されている。したがって、ＦａとＦｂ２との間の位相ロックを必要
としないで、第１の装置と第２の装置との間にディジタル通信が可能になる。こ
のようにして、本発明のシステムは、第１の装置と第２の装置との間に高速な同
期化を達成する。
【００１８】 ほとんどのディジタル通信システムの用途で、０度の位相ロックを実際に達成
することは必要でないということを利用して、本発明はその利点を実現する。位
相が時間にわたってドリフトしないことを前提として、位相は任意でありながら
、正確な周波数ロックを有することで十分である。位相ロックに対立するものと
しての周波数ロックだけを用いて、同期化したがって通信を達成することができ
るということが、本発明のシステムで利用される主要な属性である。位相ロック
の達成は、周波数ロックの達成よりもかなり多くの時間を必要とする。周波数ロ
ックを達成するように設計を最適化することで、本発明のシステムは、従来技術
のシステムで可能であるよりも遥かに高速な同期化を実現する。
【００１９】 この明細書の一部に組み込まれ、明細書の一部を形成する添付の図面は、本発
明の実施形態を図示し、記述と共に、本発明の原理を説明するのに役立つ。
【００２０】発明を実施の最良の形態 ここで、本発明、すなわちディジタル通信システム間の同期化を高速に達成す
る方法およびシステムの好ましい実施形態を詳細に参照する。その実施形態のい
くつかの例を添付の図面に示す。本発明は好ましい実施形態に関連して説明する
が、それは本発明をこれらの実施形態に限定する意図でないことは理解されるで
あろう。それどころか、添付の特許請求の範囲で定義されるような本発明の精神
および範囲内に含まれる可能性のある変更形態、修正形態および均等形態を、本
発明は含む意図である。さらに、本発明についての下記の詳細な説明で、本発明
を完全に理解できるようにするために、数多くの特定の詳細を示す。しかし、当
業者には明らかであろうが、これらの特定の詳細なしに本発明を実施することが
できる。他の例では、よく知られている方法、手順、構成要素および回路は、本
発明の態様を不必要に不明瞭にしないために詳細に説明しなかった。
【００２１】 本発明は、従来技術の遅い同期化の制限を克服するディジタル送信の方法およ
びシステムを提供する。本発明のシステムは、高速な周波数ロックを達成するデ
ィジタル送信システムおよびディジタル受信システムを提供する。本発明のシス
テムは、必要に応じて安定な通信リンクを高速に設定することができる。大部分
のディジタル通信の用途に関して、０度の位相ロックを実際に達成することは必
要でないということを利用して、本発明はその利点を実現する。位相が時間にわ
たってドリフトしないことを前提として、２つの装置（例えば、送信装置と受信
装置）の間の位相差は任意でありながら、正確な周波数ロックを設定することで
、安定でグリッチのない通信を実現することができる。本発明の方法およびシス
テムは、非常に高速で高精度な周波数ロックを達成するように最適化されて、従
来技術のシステムで可能であるより遥かに高速な同期化を実現する。本発明およ
びその利点は下でさらに説明する。
【００２２】 ここで図３を参照して、本発明に一実施形態に従ったディジタル通信システム
３００のブロック図を示す。第１のディジタル通信装置ＣＯＭ−Ａ３０１を図３
の左側に示す。ＣＯＭ−Ａ３０１は、図３の右側の第２のディジタル通信装置Ｃ
ＯＭ−Ｂ３０２と通信する。ＣＯＭ−Ａ３０１およびＣＯＭ−Ｂ３０２は、線路
３０４で表されるデータチャネルを介して通信する。クロック信号CLOCK FAが別
個のチャネル３０５上でＣＯＭ−Ａ３０１から送信される。CLOCK FAによって、
ＤＡＴＡ信号を標本化し、また、それから通信情報を回復することができるよう
になる。CLOCK FAは同期化回路３０３に接続される。同期化回路３０３は、図３
の点線で囲まれた領域内に示されるように、いくつかの構成要素を含む（例えば
、構成要素３１０から３１６）。同期化回路３０３は、同期の取れたクロック信
号CLOCK Fb２およびロック表示信号LOCK INDICATIONをＣＯＭ−Ｂ３０２に供給
することで、部分的に機能する。
【００２３】 同期化回路３０３は、構成要素３１０から３１６を含む。クロックＦＡは、基
準クロック信号として第１のＰＬＬ３１２に接続される。ＰＬＬ３１２は電圧出
力Vout1を生成し、この出力を同調制御信号としてＶＣＯ３１０に接続する。Ｖ
ＣＯ３１０は出力クロック信号CLOCK Fakを生成し、この信号を分周器３１１に
接続し、さらに基準クロック信号として第２のＰＬＬ３１５に接続する。分周器
３１１（例えば、ＤＩＶＫ１）は、CLOCK Fakを整数の因数Ｋで割り、クロック
信号CLOCK Fb１を生成し、この結果として得られた信号をＰＬＬ３１２のＶＡＲ
入力に接続することで機能する。
【００２４】 このようにして、構成要素３１０から３１２は、実効的にCLOCK FAに整数因数
Ｋを掛ける第１のＰＬＬ回路として機能する。ＰＬＬ３１２は、CLOCK Fb１とCL
OCK FAとの間に位相ロックを達成するように、Vout1を調整して、それによってC
LOCK FakとCLOCK FAとの間に周波数ロックを達成する。
【００２５】 また、同期化回路３００は構成要素３１３から３１６を含む。上で説明したよ
うに、ＰＬＬ３１５は信号クロックＦａｋを基準信号として受け取る。ＰＬＬ３
１５は、電圧出力Vout2を生成し、この出力を同調制御信号としてＶＣＸＯ３１
３（ＶＣＸＯ２）に接続する。ＶＣＸＯ３１３は、出力クロック信号CLOCK Fbｎ
を生成し、この信号を分周器３１４（ＤＩＶＬ２）および分周器３１６（ＤＩＶ
Ｎ２）に接続する。分周器３１４は、CLOCK Fbｎを整数因数Ｌで割るように動作
することができる。分周器３１６は、CLOCK Fbｎを整数因数Ｎで割るように動作
することができる。分周器３１４の出力は、ＰＬＬ３１５のＶＡＲ入力に接続さ
れる。分周器３１６の出力は、同期を取られたクロック信号CLOCK Fb２としてＣ
ＯＭ−Ｂ３０２に接続される。
【００２６】 このようにして、構成要素３１３から３１６は第２のＰＬＬ回路として部分的
に機能し、その第２のＰＬＬ回路は、CLOCK Fakに整数の因数Ｌを掛け、その結
果得られた信号を整数の因数Ｎで割って、同期を取られたクロック信号CLOCK Fb
２を得る。このようにして、同期化回路３０３は同期を取られたクロック信号（
CLOCK Fb２）を受信機装置ＣＯＭ−Ｂ３０２に供給し、その受信機装置ＣＯＭ−
Ｂ３０２は送信機装置のクロック信号（CLOCK FA）に正確に周波数ロックされる
。ＰＬＬ３１５はさらにロック表示信号（LOCK INDICATION）を受信装置ＣＯＭ
−Ｂ３０２に供給し、その受信装置ＣＯＭ−Ｂ３０２は正確な周波数ロックが達
成された時を表示する。
【００２７】 さらに図３を参照して、本発明に従って、理解されるべきことであるが、ＣＯ
Ｍ−Ａ３０１とＣＯＭ−Ｂ３０２との間の通信にとって、位相ロックを達成する
ことは必要でない。必要なことは、ＣＯＭ−Ａ３０１とＣＯＭ−Ｂ３０２との間
の初期位相差の絶対値が接続全体にわたって適度に一定に保持されること、およ
び周波数ロックが達成されることだけである。周波数ロックは、CLOCK Fb２をCL
OCK FAに合せることで実質的に瞬時に達成することができるので、本発明の方法
によって、ロックを達成する時間はかなり減少する。
【００２８】 従来技術の同期化方法に関して、ロック時間は比較周波数（例えば、CLOCK FA
）と内蔵されたＶＣＸＯの同調範囲とに主に依存することは示されている。比較
周波数を高くすることができれば、例えば１００倍にすることができれば、位相
ロックを達成するにはこの高められた比較周波数の５０，０００サイクルを要す
るが、明らかに高くする前に要した時間の１００分の１だけかかる。
【００２９】 このようにして、本発明に従って、比較周波数（例えば、CLOCK FA）をＫ倍に
増加して、同調範囲の広い非常に敏捷なＶＣＯ（例えば、ＶＣＯ３１０）を備え
たＰＬＬ（例えば、ＰＬＬ３１２）を有する第１のＰＬＬ回路（例えば、構成要
素３１０から３１２）を使用してロック時間を減少させる。次に、結果として得
られた周波数CLOCK Fakはさらに、ＶＣＸＯ（例えば、ＶＣＸＯ３１３）を備え
たＰＬＬ（例えば、ＰＬＬ３１５）を有する第２のＰＬＬ回路（例えば、構成要
素３１３から３１６）を使用してＬ倍に高くされる。ここでＶＣＸＯ（例えば、
ＶＣＸＯ３１３）は、周波数ＦＢＮ（ＣＬＯＣＫ Ｈｂｎ）を生成し、通信シス
テムインタフェース仕様で要求されるような狭い同調範囲を有する。
【００３０】 本発明に従って、K・L=NでCLOCK FA・K・L=CLOCK FAK・L=CLOCK Fb2であるように
、Ｌが選ばれる。分周期３１１、ＶＣＯ３１０およびＰＬＬ３１２は、ＰＬＬ３
１５のための比較周波数を整数因数Ｋだけ増加させ、それによって、ＰＬＬ３１
５のロック時間を因数Ｋだけ減少させる。それから、ＶＣＸＯ３１３および分周
期３１６で生成された信号CLOCK Fbｎは、受信装置ＣＯＭ−Ｂ３０２のための所
望の周波数のロックされた信号CLOCK Fb２を生成する。
【００３１】 本発明に従って、ＰＬＬ３１２およびＰＬＬ３１５の両方は、よく知られてい
る標準技術および構成要素を使用し、したがって、容易に開発することができ、
さらに経済的に作ることができる。ＰＬＬ３１２は位相・周波数検出器を使用し
て、同調範囲が広いＶＣＯ３１０を用いても高速で確実なロックを達成する。Ｐ
ＬＬ３１５はＥＸＯＲまたはＪ・Ｋフリップフロップ位相検出器を使用して、Ｐ
ＬＬ３１２に接続されたＶＣＯ３１０の出力周波数がＰＬＬ３１５のロック範囲
の外にある時でも、 ＰＬＬ３１５に接続されたＶＣＸＯ３１３がその中心周波
数（例えば、CLOCK Fbｎ）近くで動作することを保証する。これは、CLOCK FAが
あるべき所になく、さらにCLOCK Fakが不適性である時でも、ＰＬＬ３１５が影
響を受けないことを保証することである。ＶＣＯ３１０の出力周波数（例えば、
CLOCK Fak）がＰＬＬ３１５のロック範囲から遠く外れている場合、ＰＬＬ３１
５への望ましくない影響は避けることができる。本実施形態では、±０．５．．
．２％の偏差を提案する。
【００３２】 留意すべきことであるが、ＣＬＯＣＫＦａｋのＰＬＬ３１５に及ぼす上記の望
ましくない影響は、また、ＰＬＬ３１５のループフィルタ帯域幅にも依存してい
る。下の図５、６は、２つの異なる送信機装置クロック周波数を入力される様々
な種類の位相比較器についてのシミュレーション結果を示して、ＰＬＬ３１５に
組み込むための位相検出器の種類を選ぶ条件を示す。
【００３３】 さらに図３のシステム３００を参照して、さらに留意すべきことであるが、理
解し易くするために、同期化回路３０３は分周器因数（例えば、分周器３１１、
３１４および３１６の、それぞれ因数Ｋ、ＬおよびＮ）として整数値を持つもの
として述べるが、例えばマルチモジュラスプレスケーラおよび端数N合成装置の
ような標準技術を使用して、非整数値もまた因数K、LおよびＮに使用することが
できることは理解しなければならない。
【００３４】 特に、本実施形態では、因数値は次の通りである。すなわち、Ｎ＝３４５６、
CLOCK FA＝８ｋＨｚ、Ｋ＝２１６、CLOCK Fak＝１．７２８ＭＨｚ、Ｌ＝１６、
およびCLOCK Fbｎ＝２７．６４８ＭＨｚである。ロック時間は、ＰＬＬ１３２で
約５０ｍｓであり、ＰＬＬ３１５で約３０ｍｓである。したがって、同期化回路
３０３の全体的なロック時間は約１００ｍｓである。一般的な従来技術の回路の
一般的なロック時間約６２５０ｍｓ以上に比べて有利である。
【００３５】 ＶＣＯ３１０の出力周波数範囲は、CLOCK Fak＝Ｋ・CLOCK FA・（１±[１．．
．２]・１０−２）で書き表すことができる。
【００３６】 ＶＣＯＸ３１３の出力周波数範囲は、CLOCK Fbｎ＝Ｎ・CLOCK Fb２＝Ｌ・CLOC
K Fbｋ＝Ｎ・Ｆ０・（１±１０−５）で書き表すことができる。
【００３７】 ロックが達成された後で、CLOCK Fb２＝Ｌ・CLOCK Fbｋ／Ｎ＝Ｌ・CLOCK Fak
／Ｎ＝Ｋ・Ｌ・CLOCK Fb１／Ｎ＝Ｋ・Ｌ・CLOCK FA／Ｎ＝CLOCK FA、である。 留意すべきことであるが、システム３００は非常に高速に位相ロックを達成す
るが、CLOCKFb2に位相飛越しは見られない。これは非常に重要な特徴であり、例
えばディジタル無線リンクの位相取得中でも、システム３００の中断することの
ない動作のために重要な利点となる。システム仕様の許容範囲内のほんの僅かな
周波数変動が起こっても、ロック条件が満たされるや否や、その変動は消えてな
くなる。本発明に従って、ＰＬＬ３１２と３１５の両方がロックした時に、信号
CLOCKFb2は明瞭になり、ＣＬＯＣＫＦＡに対して一定の位相差を持つ。
【００３８】 ここで図４を参照して、本発明の他の実施形態に従ったシステム４００を示す
。システム４００は、図３のシステム３００に実質的に類似しているが、システ
ム４００は全ディジタルの実施であり、一方でシステム３００は本質的にアナロ
グの実施である（例えば、ＰＬＬ３１２／ＶＣＯ３１０について）。このように
して、システム４００は、本発明が実施に関してアナログ構成要素またはディジ
タル構成要素だけに限定されないことを示している。理解し易くするために、シ
ステム４００は、本発明を理解するために必要な基本的な構成要素を示す。
【００３９】 正確な中心周波数および同調範囲を有するアナログＶＣＯ（例えば、図３のＶ
ＣＯ３１０）を作ることは困難であるか、不利益であるかまたは高価である可能
性があるので、システム４００の実施形態は、全ディジタルの実施を説明するた
めに示す。システム４００は、全ディジタルＰＬＬ（ＡＤＰＬＬ）の実施変形を
示す。ＡＤＰＬＬ組立てブロックおよびその特性は、当技術分野ではよく知られ
ており、安価な標準部品が一般に入手可能である。差を示すために、システム３
００の同等なＶＣＯ（例えば、ＶＣＯ３１０）を、システム４００でディジタル
性を反映するためにＤＣＯ１ ４１０に名前を変更した。ＤＣＯ１ ４１０の中
心周波数は、分周器４３０での因数Ｍによる割り算を経てＶＣＸＯ４１３から得
られる。ＤＣＯ１ ４１０の出力周波数CLOCK Fakは、 CLOCK Fak＝CLOCK Fbｎ／Ｍ・（３＋Ｃ）／６ で書き表すことができる。ここでＣ∈｛−１，０，＋１｝であり、CLOCK FAのサ
イクルごとに一度決定し直される。
【００４０】 留意すべきことであるが、システム４００で、Ｃの値の変化は避けることがで
きないが、この変化は信号CLOCK Fakに現れる好ましくないスプリアスにつなが
る。スプリアス信号は避けることができないが、Ｍの値を選ぶことでその電力ス
ペクトラム密度分布に影響を及ぼすことができる。例えば、Ｍ＝Ｌ／２で、ＤＣ
Ｏ１ ４１０に望ましい中心周波数が得られるが、スプリアス信号のエネルギの
大部分は出力周波数に非常に近くて、ＶＣＸＯ４１３のCLOCK Fbｎでのスプリア
ス信号にもつながる。このようにして、本発明では、信号CLOCK Fakのスプリア
ス信号が出力周波数の中心から離れ、ＰＬＬ４１５に接続されたＶＣＸＯ ３１
３のループフィルタを通過しないようにフィルタ除去することができるように、
Ｍの値を修正する。上の式に従って、因数Ｍを各方向で最高３０％だけ修正する
ことができ、それによって、スプリアス信号を所望の周波数から５００ｋＨｚよ
りも遠くへ離すことができる。
【００４１】 高速同期化およびシステム実施についてのさらなる議論に関して、読者はＳｔ
ｅｆａｎ Ｏｔｔの１９９８年３月２３日出願の米国特許出願第０９／０４６，
８９０号「A METHOD AND SYSTEM FOR RAPIDLY ACHIEVING SYNCHRONIZATION BETW
EEN DIGITAL COMMUNICATIONS SYSTEMS（ディジタル通信システム間の高速同期化
達成方法およびシステム）」を参照されたい。この特許出願は参照により本明細
書に組み込まれる。本発明は、プログラマブル論理装置（ＰＬＤ、ＬＣＡ、ＦＰ
ＧＡなど）または特別注文のＡＳＩＣ（用途特定集積回路）に対立するものとし
て標準の安価な構成要素で実施できるという利点を提供する（例えば、図３のシ
ステム３００または図４のシステム４００）。
【００４２】 図５は、システム４００のＰＬＬ４１５の出力（例えば、Vout2）の直流成分
の一連のグラフを示す。上記のように、ＰＬＬ４１５の出力は、ＶＣＸＯ ４１
３で生成されるCLOCK Fbｋの周波数を調整する。グラフ５０１、５０２、および
５０３は、システム４００の動作のシミュレーション結果を示す。特に、最適の
ＰＬＬ構成要素（例えば、グラフ５０１および５０２）および最適でない構成要
素（例えば、グラフ５０３）で生成されるようなVout2のフィルタ処理された直
流成分のシミュレーション結果を示す。グラフ５０１〜５０３の各々について、
Vout2の振幅を縦軸に表し、ＶＡＲ／ＲＥＦ周波数偏差を水平軸に表す。グラフ
５０１は、ＥＸＯＲ位相検出器（ＣＤ４０４６内のＰＣ１）を使用してＰＬＬ４
１５を実現した場合を示す。グラフ５０２は、ＪＫ・ＦＦ位相検出器（７４ＨＣ
４０４６内のＰＣIII）を使用してＰＬＬ４１５を実現した場合を示す。グラフ
５０３は、位相・周波数検出器（ＣＤ４０４６内のＰＣII）を使用してＰＬＬ４
１５を実現した場合を示す。留意すべきことであるが、グラフ５０１〜５０３は
、また、図３のＰＬＬ３１５の結果を反映すると解釈することもできる。その理
由は、ＰＬＬ３１５およびＰＬＬ４１５は、システム３００および４００での動
作および実施が実質的にほぼ同等であるからである。
【００４３】 本実施形態では、入力周波数偏差にわたって非常に「平坦な」出力を有するＰ
ＬＬ構成要素を、ＰＬＬ４１５を実現するために選ぶことが非常に望ましい。CL
OCK Fb２の安定性を維持するために、アンロック条件にある時でも、Vout2はで
きるだけ平坦でなければならない。グラフ５０１および５０２は、適切な実施に
ついてのシミュレーション結果を示す。不連続５１０、５２０および５３０は周
波数差に対する感度を示す。グラフ５０１および５０２で、システム３００およ
び４００の最適な動作に必要とされるように、Vout2は比較的大きな周波数偏差
に対して実質的に平坦である。グラフ５０１および５０２で示されるように、Vo
ut2は大きな周波数偏差に対してもVout2の範囲のほぼ中心になければならない。
しかし、グラフ５０３で、Ｖｏｕｔは負と正の偏差に対して非常に異なっており
、システム４００の余り適切でない性能の結果となる。したがって、この種の位
相・周波数検出器はＰＬＬ３１５または４１５に使用すべきではない。
【００４４】 図６は、ＰＬＬ４１５の出力の直流成分の第２の一連のグラフを示す。グラフ
６０１、６０２および６０３は、図５のグラフ５０１、５０２および５０３の％
偏差と比較して、より高い分解能のもの（例えば、「拡大された」）であるに過
ぎない。それらのグラフは、ＰＬＬ４１５の各実施についてVout2の相対的な平
坦さをより詳細に示している（水平軸の測定の単位量で示されるように）。
【００４５】 ここで図７を説明すると、本発明の一実施形態に従ったプロセス７００のステ
ップの流れ図を示す。プロセス７００は、本発明に従った送信装置および受信装
置（例えば、ＤＥＣＴ電話通信システムで実施されるような）を含んだ通信シス
テム（例えば、図３のシステム３００）の動作プロセスのステップを示す。
【００４６】 プロセス７００は、ステップ７０１で始まる。ステップ７０１で、送信装置（
例えば、ＣＯＭ−Ａ ３０１）は受信装置（例えば、ＣＯＭ−Ｂ ３０２）に送
信するためのデータ信号を生成し、さらにそのデータ信号を標本化するための対
応するクロック信号（例えば、CLOCK FA）を生成する。上記のように、標準的な
実施は、第１の通信装置（例えば、ディジタルＰＢＸまたは中央局）と第２の通
信装置（例えば、ディジタル電話）を、その間でディジタル通信を可能にするよ
うに同期させるためのクロック同期化システムのようなＤＥＣＴ電話システムで
ある可能性がある。
【００４７】 ステップ７０２で、データ信号が受信装置で受け取られ、送信機クロック信号
は受信装置に組み込まれた同期化回路（例えば、同期化回路３０３）で受け取ら
れる。上記のように、標準的な実施では、同期化回路は受信装置内に含まれる。
【００４８】 ステップ７０３で、受信された送信機クロック信号の周波数は、第１のＰＬＬ
回路（例えば、図３の構成要素３１０から３１２）を使用してＫ倍だけ高くされ
る。因数Ｋは、接続された周波数分周器（例えば、分周器３１１）を使用して送
信機クロック信号の周波数に掛けるために使用される。
【００４９】 ステップ７０４で、第１のＰＬＬ回路（例えば、CLOCK Fak）の出力クロック
信号は、さらに、第２のＰＬＬ回路（例えば、図３の構成要素３１３〜３１６）
を使用して因数Ｌだけ高くされる。第２のＰＬＬ回路は、この信号を生成するた
めのＶＣＸＯを含む（例えば、ＶＣＸＯ ３１３）。結果として得られた信号は
、送信機クロック信号にＫとＬを掛けたもの等しい（例えば、CLOCK Fbｎ）。
【００５０】 ステップ７０５で、ＶＣＸＯの出力（例えば、CLOCK Fbｎ）は、第２のＰＬＬ
回路に含まれた別の分周器（例えば、分周器３１６）を使用してＮの因数で割ら
れる。これによって、受信機装置で使用するための標本化信号（例えば、CLOCK
Fb２）が生じる。上記のように、第１のＰＬＬ回路および第２のＰＬＬ回路は、
周波数ロックが送信機クロック信号と受信機クロックとの間で達成されるように
、Ｋ、Ｌ，およびＮの値を調整するように構成されている。したがって、送信機
クロックと受信機クロックとの間の位相ロックを必要とすることなく第１の装置
と第２の装置との間でディジタル通信が可能になる。このようにして、本発明の
システムは、第１の装置と第２の装置との間に高速な同期化を実現する。
【００５１】 本発明の特定の実施形態についての前述の説明は、例証と説明のためのもので
ある。それらは網羅的である意図ではなく、または本発明を開示されたそのもの
の形態に限定する意図ではなく、明らかに、多くの修正形態および変更形態が上
記の教示に照らして可能である。実施形態は、本発明の原理および実際の応用を
最良に説明するために選ばれ説明された。それによって、当業者は、本発明およ
び様々な修正形態を有する様々な実施形態を、意図された特定の用途に適するよ
うに、最良に利用することができるようになる。本発明の範囲はここに添付され
る特許請求の範囲およびその同等物によって定義される意図である。
【図面の簡単な説明】
【図１】 一般的な従来技術のディジタル通信システムを示す従来技術の図である。
【図２】 一般的な従来技術の位相同期化方法を使用するディジタル通信システムのブロ
ック図を示す従来技術の図である。
【図３】 本発明の一実施形態に従ったディジタル通信システムのブロック図である。
【図４】 本発明の他の一実施形態に従ったディジタル通信システムのブロック図である
。
【図５】 本発明の一実施形態に従った同期化システムのシミュレートされた性能の結果
の一連のグラフである。
【図６】 本発明の一実施形態に従った同期化システムのシミュレートされた性能の結果
の第２の一連のグラフである。
【図７】 本発明の一実施形態に従った同期化プロセスのステップの流れ図である。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１のクロック信号Ｆａを生成する第１の装置と、 第２のクロック信号Ｆｂ２を生成する第２の装置とを具備してなるクロック同
    期化システムであって、 前記第２の装置が第１のＰＬＬ回路と第２のＰＬＬ回路とを含み、前記第１の
    ＰＬＬ回路が前記クロック信号Ｆａを因数Ｋだけ増加させてクロック信号Ｆａｋ
    を生成するように構成され、前記第２のＰＬＬ回路が前記クロック信号Ｆａｋを
    因数Ｌだけ増加させてクロック信号Ｆｂｎを生成するように構成され、前記第２
    のＰＬＬ回路がさらにクロック信号Ｆｂｎを因数Ｎだけ減少させて前記クロック
    信号Ｆｂ２を生成するように構成され、さらに、 前記第１のＰＬＬ回路および前記第２のＰＬＬ回路は、周波数ロックがＦａと
    Ｆｂ２との間に達成されるようにＫ、ＬおよびＮの値を調整するように構成され
    て、前記クロック信号Ｆａと前記クロック信号Ｆｂ２との間に所定の位相ロック
    を必要としないで、前記第１の装置と前記第２の装置との間でディジタル通信を
    可能にする、クロック同期化システム。
  2. 【請求項２】 前記システムが、第１の通信装置および第２の通信装置を、その間でディジタ
    ル通信を可能にするように同期させるためのものである、請求項１に記載のシス
    テム。
  3. 【請求項３】 前記第１のＰＬＬ回路が、広い同調範囲を有し、かつ高速周波数ロックを達成
    するように構成された第１のＰＬＬを含む、請求項１または２に記載のシステム
    。
  4. 【請求項４】 前記第２のＰＬＬ回路が、狭い同調範囲を有し、かつ前記クロック信号Ｆａｋ
    とＦｂｋとの間に周波数ロックを達成するように構成された第２のＰＬＬを含む
    、請求項３に記載のシステム。
  5. 【請求項５】 前記第１のＰＬＬを使用してクロック信号Ｆａを中間クロック信号Ｆａｋに設
    定するように、かつ前記第２のＰＬＬを使用して前記クロック信号Ｆａｋに対し
    て位相および周波数ロックを達成するように、前記第１のＰＬＬが前記第２のＰ
    ＬＬとカスケード接続され、前記第１のＰＬＬがさらに敏捷で範囲の広いＰＬＬ
    として動作可能であり、前記第２のＰＬＬがさらに安定で範囲の狭いＰＬＬとし
    て動作可能である、請求項４に記載のシステム。
  6. 【請求項６】 前記第２のＰＬＬ回路が、前記クロック信号Ｆａｋを生成するように動作可能
    なＶＣＸＯを含み、前記ＶＣＸＯが禁じられたＤＥＣＴ（digital enhannced co
    rdless telephony、ディジタル高度コードレス電話通信）仕様内に前記クロック
    信号Ｆａｋの名目上の周波数を有するように構成される、請求項４に記載のシス
    テム。
  7. 【請求項７】 前記第１の装置が中央局のディジタルＰＢＸであり、さらに前記第２の装置が
    ディジタル電話である、請求項４に記載のシステム。
  8. 【請求項８】 前記第２のＰＬＬが、前記クロック信号Ｆｂ２の位相外乱がなくなるように構
    成される、請求項４に記載のシステム。
  9. 【請求項９】 前記クロック同期化システムが、送信装置からのクロック信号を受信装置内の
    クロック信号と同期させるためのものであり、前記システムが送信装置および受
    信装置を含んだディジタル通信システムであり、前記第１の装置が前記送信装置
    であり、前記第２の装置が前記受信装置である、請求項１に記載のシステム。
  10. 【請求項１０】 前記第１のＰＬＬ回路がさらに、 前記クロック信号Ｆａｋを生成するように構成されたＶＣＯと、 前記クロック信号Ｆａｋを受け取り、さらに前記クロック信号Ｆａｋを前記因
    数Ｋで割って前記クロック信号Ｆｂ１を生成するように接続された第１の分周器
    と、 可変入力および基準入力を有する第１のＰＬＬとを含み、前記第１のＰＬＬが
    、その基準入力で前記クロック信号Ｆａを受け取るように接続され、さらにその
    可変入力で前記クロック信号Ｆｂ１を受け取るように接続され、前記第１のＰＬ
    Ｌが、前記ＶＣＯを制御して前記クロック信号Ｆａと前記クロック信号Ｆｂ１と
    の間に周波数ロックを達成するように動作可能である、請求項９に記載のシステ
    ム。
  11. 【請求項１１】 前記第２のＰＬＬ回路がさらに、 前記クロック信号Ｆｂｎを生成するように構成されたＶＣＸＯと、 前記クロック信号Ｆｂｎを受け取り、さらに前記クロック信号Ｆｂｎを前記因
    数Ｌで割って前記クロック信号Ｆｂｋを生成するように接続された第２の分周器
    と、 可変入力および基準入力を有する第２のＰＬＬとを含み、前記第２のＰＬＬが
    、その基準入力で前記クロック信号Ｆａｋを受け取るように接続され、さらにそ
    の可変入力で前記クロック信号Ｆｂｋを受け取るように接続され、前記第２のＰ
    ＬＬが前記ＶＣＸＯを制御して前記クロック信号Ｆｂｋと前記クロック信号Ｆａ
    ｋとの間に位相ロックを達成するように動作可能であり、さらに、 前記クロック信号Ｆｂｎを受取り、さらに前記クロック信号Ｆｂｎを前記因数
    Ｎで割って前記クロック信号Ｆｂ２を生成するように接続された第３の分周器を
    含む、請求項１０に記載のシステム。
  12. 【請求項１２】 前記クロック同期化システムは、Ｌを掛けられＫを掛けられた前記クロック信
    号ＦａがＬを掛けられた前記クロック信号Ｆａｋに等しくなりまた前記クロック
    信号Ｆｂ２に等しくなるような値を、前記因数Ｋ、Ｌ、およびＮに使用する、請
    求項４または１１に記載のシステム。
  13. 【請求項１３】 前記第１のＰＬＬが、広い同調範囲を有し、さらに高速位相ロックを達成する
    ように構成されている、請求項１１に記載のシステム。
  14. 【請求項１４】 前記第２のＰＬＬが、狭い同調範囲を有し、さらに前記クロック信号Ｆａｋと
    Ｆｂｋとの間に正確な位相ロックを達成するように構成されている、請求項１１
    に記載のシステム。
  15. 【請求項１５】 前記ＶＣＸＯが、前記クロック信号Ｆｂｎが禁じられたＤＥＣＴ（ディジタル
    高度コードレス電話通信）仕様内に名目上の周波数を有するように、前記クロッ
    ク信号Ｆｂｎを生成するように動作可能である、請求項１１に記載のシステム。
  16. 【請求項１６】 第１の通信装置と第２の通信装置との間に、その間でディジタル通信が可能に
    なるように同期化を高速に達成する方法であって、ディジタル通信システムで行
    われ、さらに、 ａ）送信装置を使用してクロック信号Ｆａを生成するステップと、 ｂ）受信装置を使用して第２のクロック信号Ｆｂ２を生成し、 第１のＰＬＬ回路を使用して、前記クロック信号Ｆａを因数Ｋだけ増加させてク
    ロック信号Ｆａｋを生成するステップと、 ｃ）第２のＰＬＬ回路使用して、前記クロック信号Ｆａｋを因数Ｌだけ増加さ
    せてクロック信号Ｆｂｎを生成するステップと、 ｄ）前記第２のＰＬＬ回路を使用して、前記クロック信号Ｆｂｎを因数Ｎだけ
    減少させてクロック信号Ｆｂ２を生成するステップと、 ｅ）前記クロック信号Ｆａと前記クロック信号Ｆｂ２との間に位相ロックを必
    要としないで、周波数ロックが前記クロック信号Ｆａと前記クロック信号Ｆｂ２
    との間で達成されるように、因数Ｋ、Ｌ、およびＮの値を調整するステップと、 ｆ）クロック信号Ｆｂ２を使用して、前記送信装置からの前記受信装置で受け
    取られたデータストリームを標本化するステップとを含む方法。
  17. 【請求項１７】 前記第１のＰＬＬ回路が、広い同調範囲を有し、かつ高速位相ロックを達成す
    るように構成された第１のＰＬＬを含む、請求項１６に記載の方法。
  18. 【請求項１８】 前記第２のＰＬＬ回路が、狭い同調範囲を有し、かつ前記クロック信号Ｆａｋ
    とＦｂｋとの間に位相ロックを達成するように構成された第２のＰＬＬを含む、
    請求項１７に記載の方法。
  19. 【請求項１９】 前記第１のＰＬＬを使用してクロック信号Ｆａを中間クロック信号Ｆａｋに設
    定するように、さらに前記第２のＰＬＬを使用して前記クロック信号Ｆａｋに対
    して位相および周波数ロックを達成するように、前記第１のＰＬＬが前記第２の
    ＰＬＬとカスケード接続され、前記第１のＰＬＬがさらに敏捷で範囲の広いＰＬ
    Ｌとして動作可能であり、前記第２のＰＬＬがさらに安定で範囲の狭いＰＬＬと
    して動作可能である、請求項１８に記載の方法。
  20. 【請求項２０】 前記第２のＰＬＬ回路が、前記クロック信号Ｆｂｎを生成するように動作可能
    なＶＣＸＯを含み、前記ＶＣＸＯが、禁じられたＤＥＣＴ（ディジタル高度コー
    ドレス電話通信）仕様内に前記クロック信号Ｆｂｎの名目上の周波数を有するよ
    うに構成されている、請求項１８に記載の方法。
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