KR20010079987A - 클럭 동기화 시스템 및 방법 - Google Patents

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KR20010079987A
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오트스테판
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 클럭 동기화 시스템(a clock synchronization system)에 관한 것으로서, 이 시스템은 제 1 통신 장치와 제 2 통신 장치를 동기화하여 이들 사이의 디지털 통신을 가능하게 한다. 제 1 장치는 제 1 클럭 신호 Fa를 발생시킨다. 제 2 장치는 제 2 클럭 신호 Fb2를 발생시킨다. 제 2 장치는 제 1 PLL 회로와 제 2 PLL 회로를 포함한다. 제 1 PLL 회로는 클럭 신호 Fa를 K 배 증가시켜 클럭 신호 Fak를 발생시킨다. 제 2 PLL 회로는 클럭 신호 Fak를 L 배 증가시켜 클럭 신호 Fbn을 발생시킨다. 또한, 제 2 PLL 회로는 신호 Fbn을 N 배 감소시켜 클럭 신호 Fb2를 발생시킨다. 제 1 PLL 회로와 제 2 PLL 회로는 Fa와 Fb2 사이의 주파수 락(a frequency lock)이 달성되도록 K, L, N 값을 조절하여, 클럭 신호 Fa와 클럭 신호 Fb2 사이의 사전결정된 위상 락(a predetermined phase lock)을 이루지 않고도 제 1 장치와 제 2 장치 사이의 디지털 통신을 가능하게 한다.

Description

클럭 동기화 시스템 및 방법{CLOCK SYNCHRONIZATION SYSTEM AND METHOD}
시스템 사이에서의 디지털 정보와 데이터의 전송은 통상적으로 사용되는 시스템의 핵심적인 부분이 되어 왔다. 이러한 시스템에서 정보의 내용은 아날로그 형태에 반대되는 디지털 형태로 송수신된다. 텔레비전, 전화, 음악, 기타 형태의 오디오 및 비디오 등과 같이 오랫동안 아날로그 송신 기법과 관련되어 왔던 정보는 이제 디지털 형태로 송수신되고 있다. 디지털 형태의 정보는 아날로그 신호에 적합하지 않은 신호 처리 기법을 가능하게 한다. 대부분의 응용 분야에서 사용자는 수신 중인 정보의 디지털 성질을 감지하지 못한다.
통상적인 모드의 통신은 종종 "실시간(real time)"으로 이루어진다. 예컨대, 전화 통화도 실시간으로 일어난다. "생방송되는(live)" 스포츠 중계도 실시간으로 일어난다. 사용자는 이러한 형태의 통신 및 다른 통상적인 형태의 통신이 실시간으로 이루어질 것을 기대하게 되었다. 따라서, 디지털 송수신 기법 및 시스템은 정보의 실시간 송수신을 제공할 필요가 있다.
그러나, 서로 떨어져 있는 장치 사이에서 디지털 통신을 하면 동일한 샘플링 주파수를 사용할 수 없게 되는 문제점이 발생한다. 개별 클럭 계층 구조(a distinct clocking hierarchy structure)가 정의될 수 있고 공통 분산 클럭 소스(a common distributed clock source)가 채용될 수 있는 경우를 제외하고는, 한 장치(예를 들어, 송신기)의 샘플 레이트와 다른 장치(예를 들어, 수신기)의 샘플 레이트 사이에 소정의 차이가 존재할 것이다.
종래 기술에 관한 도 1은 전형적인 종래 기술의 디지털 정보 송수신 시스템(100)을 도시하고 있다. 시스템(100)에서, 예를 들어, 비디오 카메라인 신호원(101)은 아날로그 입력 신호를 생성한다. 입력 신호는 샘플러 ADC(아날로그/디지털 변환기)(102)에 접속되어, 샘플링되고, 디지털 펄스 코드 변조 신호로 인코딩된다. 이 신호는 송신 링크를 통해 샘플러(103)로 송신된다. 샘플러(103)는 DAC(디지털/아날로그 변환기) 복구 필터(104)에 접속된다. 샘플러(103)는 송신 링크를 통해 수신된 펄스 코드 변조 신호를 샘플링한다. 샘플링 결과 디지털 신호가 생성되어 DAC 복구 필터에 접속되어 디코딩되고 출력 신호로 필터링된다. 출력 신호는 신호원(101)으로부터의 입력 신호를 나타낸다.
통신 링크 양편에 위치하는 장치들 간의 동기화를 유지하기 위해, 복잡한 동기화 기법이 개발되어 왔다. 대부분의 경우에는 동기화 기법이 만족스럽게 동작한다. 따라서, 디지털 통신 시스템(이를테면, 디지털 텔레비전, 디지털 전화 등)이 급증하여 광범위하게 수용되게 되었다. 통상적인 종래 기술의 동기화 기법으로 얻을 수 있는 동기화 성능은 대부분의 애플리케이션(예를 들어, 디지털 텔레비전)이 의도한 바대로 동작하도록 하기에 충분하다.
종래 기술에 관한 도 2는 전형적인 종래 기술의 동기화 방안을 채용하는 디지털 통신 시스템(200)을 도시하고 있다. 시스템(200)은 데이터 신호를 수신 장치(202)로 보내는 송신 장치(201)를 포함하고 있다. 송신 장치(201)는 송신기 클럭 신호를 위상 비교 회로인 위상 락 루프(PLL : phase locked loop)(203)로 제공한다. PLL(203)은 VCO(voltage controlled oscillator)(205)에 접속되는 전압 출력 Vout을 생성한다. Vout은 VCO(205)가 발생시키는 클럭 신호 CLOCK A의 주파수를 제어한다. CLOCK A는 주파수 분할기(204)에 접속되어, 전형적으로 소정의 큰 정수 인자에 의해 분할됨으로써 클럭 신호 CLOCK B를 발생시킨다. PLL(203)은 CLOCK B와 송신기 클럭의 위상을 비교하여 CLOCK B와 송신기 클럭이 동상(in phase)이 될 때까지 Vout을 조절한다.
송신기 클럭과 CLOCK B가 동상이 되면, PLL(203)은 수신 장치(202)로 락 표시 신호를 제공하여 이제 CLOCK B를 사용하여 송신 장치(201)로부터의 DATA 신호를 신뢰할 수 있게 샘플링할 수 있음을 알려준다. 이 때(이를테면, 위상 락) 이후에만 신뢰할 수 있는 통신이 가능하다.
대부분의 디지털 통신 시스템에서처럼, 수신 장치(202)는 자신의 클럭 주파수를 소정의 레이트로 공칭 주파수 "Fo" 근처의 소정 범위 "Fw" 내에서 조절할 수 있다는 점에 유의해야 한다. 송신 장치(201)와 수신 장치(202) 사이의 통신이 개시되면, 송신 클럭과 수신 클럭 사이의 초기 위상차는 0° 내지 180°범위 내의 임의의 값일 수 있다. 따라서, 주파수와 위상이 조절되는 레이트 및 그 범위의 크기에 따라, 시스템(200)은 위상 락을 얻기에 충분한 시간을 필요로 한다.
이를테면, 시스템(200)이 송신기 클럭 주파수가 8 ㎑이고 (Fw/Fo)가 10-5인 ISDN 중앙국 브랜치(central office branch)에 접속된 DECT(Digital Enhanced Cordless Telephony) 시스템인 경우, 위상 락 시간은 7 초에 달할 것이다. 송신기 클럭 주파수 또는 수신기 클럭 주파수(예를 들어, CLOCK B)가 Fo에서 벗어나는 경우에는 위상 락 시간이 보다 심각하게 증가할 수 있다. 위상 락을 얻기 위해서는 CLOCK B가 PLL(203)과 VCO(205)에 의해 천천히 조절되면서 CLOCK B 신호가 송신기 클럭 주파수로부터 가능한 한 많이 벗어나도록 튜닝되어 두 주파수의 위상이 가능한 한 빨리 서로 접근하도록 할 필요가 있다. 이는 동일한 엔진 마력을 갖는 2 개의 트럭이 오르막 고속도로에서 서로 따라잡으려고 하는 것과 유사하다.
다시 도 2를 참조하면, 송신 장치(201)와 수신 장치(202) 사이의 주파수 동기화는 두 장치의 위상을 PLL(203)의 위상과 동기화시킴으로써 달성된다. 이 방법은 잘 알려져 있고 본 기술 분야에서 널리 사용되고 있으며, 송신 장치(201)와 수신 장치(202) 사이의 주파수 및 위상 동시성(synchronicity)을 달성한다.
2 개의 통신 장치, 즉, 송신 장치(201)와 수신 장치(202)가 그들 각각의 클럭 레이트를 소정의 좁은 윈도우 내에서 조절할 수 있다는 사실과, 그들의 클럭 신호 사이에는 초기 위상차가 존재한다는 사실로부터, 최악의 경우(예컨대, 송신기 클럭 신호와 수신 장치 클럭 신호 CLOCK B가 초기에 180°의 위상차를 갖는 경우) 동기화에 요구되는 최소 시간을 계산할 수 있다. Fo는 8 ㎑이고, Fw는 대략 10-5( = 10 ppm)인 DECT 시스템에 있어서, 위상 락 시간은 6.5 초에 달할 것이다. 송신기 클럭 신호 또는 수신기 클럭 신호가 Fo에서 벗어나는 경우에는 락 시간이 상당히 증가할 수 있다. 최악의 경우 락 시간(여전히 송신기 클럭과 수신기 클럭이 Fo에 있다고 가정하면)은 송신기 클럭 또는 수신기 클럭의 사이클 지속 기간(cycle duration), FA와 FB(FA와 FB는 각각 송신기 클럭과 수신기 클럭) 사이의 개시 위상차 Pdo= 62.5 ㎲, 최대 가능 사이클 지속 기간차 10-5/Fa = 1.25 ㎱로부터 계산할 수 있다. 위상 락을 얻기 위해서는 두 주파수(FA또는 FB) 중 하나가 다른 하나로부터 가능한 한 많이 벗어나서 양 주파수의 위상이 가능한 한 빨리 서로 접근하도록 튜닝될 필요가 있다. 그 때문에 초기 위상차 Pdo= 62.5 ㎲은 FA의 사이클 당 대략 1.25 ㎱ 씩 감소하여, - 50000 사이클의 FA를 취하면 -6.25 초와 위상 락 루프 회로 PLL의 실행 손실을 더한 값과 같게 된다.
유용한 통신이 시작되기 이전에는 전화가 울릴 때마다 동기화가 이루어져야 한다. 시스템(200)에서는 유용한 통신이 시작되기 이전에 전화가 울릴 때마다 위상 락이 달성되어야 한다. 동기화 이전에는 2 개의 디지털 전화 장치 사이에서 신뢰할 수 있는 통신이 이루어질 수 없다. 나아가, 소정의 디지털 전화 장치에서, 동기화를 획득하는 동안 주파수가 규정된 범위를 벗어날 수 있기 때문에 장치의 사양은 그 동안 자신의 통신 회로가 디스에이블될 것을 요구하기도 한다.
이는 보다 현대적인 대부분의 통신 장치가 자주 설정되고 해제되는 접속에 의존하고 있다는 점과 튜닝 범위 Fw가 감소된다는 점에서 문제가 있다. 통신 링크는 필요에 따라 가능한 한 빨리 설정되고, 더 이상 필요 없게 되면 가능한 한 빨리 해제된다(이를테면, 주파수 대역폭을 가장 잘 보존하기 위해서, 높은 시스템 활용 비율을 얻기 위해, 보다 많은 고객을 만족시키기 위해, 등등).
따라서, 종래 기술의 느린 동기화 한계를 극복하는 디지털 전송을 위한 시스템이 필요하다. 이 시스템은 신속한 주파수 락을 달성하는 디지털 송수신 시스템을 제공하여야 한다. 이 시스템은 필요에 따라 안정된 통신 링크를 신속하게 설정할 수 있어야 한다. 본 발명은 이러한 요구 사항에 대한 새로운 해법을 제시한다.
발명의 개요
본 발명은 종래 기술의 느린 동기화 한계를 극복하는 디지털 전송을 위한 방법 및 시스템을 제공한다. 본 발명의 시스템은 신속한 주파수 락을 달성하는 디지털 송수신 시스템을 위한 방법 및 장치를 제공한다. 본 발명의 시스템은 필요에 따라 안정된 통신 링크를 신속하게 설정할 수 있다.
일 실시예에서, 본 발명은 제 1 통신 장치(예를 들어, 디지털 PBX 또는 중앙국)와 제 2 통신 장치(예를 들어, 디지털 전화)를 동기화하기 위한 클럭 동기화 시스템으로서 DECT 전화 시스템 내에서 구현되어 이들 사이의 디지털 통신을 가능하게 한다. 제 1 장치는 제 1 클럭 신호 Fa를 발생시킨다. 제 2 장치는 제 2 클럭 신호 Fb2를 발생시킨다. 제 2 장치는 제 1 PLL 회로와 제 2 PLL 회로를 포함한다. 제 1 PLL 회로는 클럭 신호 Fa를 K 배 증가시켜 클럭 신호 Fak를 발생시킨다. 제 2 PLL 회로는 클럭 신호 Fak를 L 배 증가시켜 클럭 신호 Fbn을 발생시킨다. 또한, 제 2 PLL 회로는 신호 Fbn을 N 배 감소시켜 클럭 신호 Fb2를 발생시킨다. 제 1 PLL 회로와 제 2 PLL 회로는 Fa와 Fb2 사이의 주파수 락이 달성되도록 K, L, N 값을 조절하여, 클럭 신호 Fa와 클럭 신호 Fb2 사이의 위상 락을 이루지 않고도 제 1 장치와 제 2 장치 사이의 디지털 통신을 가능하게 한다. 이러한 방식으로, 본 발명의 시스템은 제 1 및 제 2 장치 사이의 신속한 동기화를 달성한다.
본 발명은 대부분의 디지털 통신 시스템 응용에서 실제로 0°의 위상 락을 달성할 필요가 없다는 사실을 이용하고 있다. 위상이 시간에 대해 표류하지 않는다면, 위상이 임의의 값을 갖더라도 정밀한 주파수 락을 달성하기만 하면 된다. 본 발명은 위상 락이 아닌 단순한 주파수 락에 의해 동기화, 즉, 통신이 달성될 수 있다는 사실을 주된 특성으로 하고 있다. 위상 락을 달성하기 위해서는 주파수 락을 달성하는 것보다 상당히 많은 시간이 필요하다. 설계를 최적화하여 주파수 락을 달성함으로써, 본 발명의 시스템은 종래 기술의 시스템보다 훨씬 신속한 동기화를 제공한다.
본 발명은 전반적으로 디지털 정보 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 둘 이상의 디지털 통신 시스템을 신속하게 동기화시키는 방법 및 시스템에 관한 것이다. 본 발명의 상세한 설명의 한 측면은 디지털 통신 시스템 사이의 신속한 동기화를 달성하기 위한 직렬 PLL 유닛(cascading PLL units)을 개시하고 있다.
본 명세서 내에 포함되며 그 일부를 이루는 첨부 도면은 본 발명의 실시예를 나타내며, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
종래 기술에 관한 도 1은 전형적인 종래 기술의 디지털 통신 시스템을 도시하는 도면,
종래 기술에 관한 도 2는 전형적인 종래 기술의 위상 동기화 방안을 이용하는 디지털 통신 시스템의 블럭도를 도시하는 도면,
도 3은 본 발명의 일 실시예에 따른 디지털 통신 시스템의 블럭도를 도시하는 도면,
도 4는 본 발명의 다른 실시예에 따른 디지털 통신 시스템의 블럭도를 도시하는 도면,
도 5는 본 발명의 일 실시예에 따른 동기화 시스템의 시뮬레이션된 성능 결과에 대한 일련의 그래프를 도시하는 도면,
도 6은 본 발명의 일 실시예에 따른 동기화 시스템의 시뮬레이션된 성능 결과에 대한 두 번째 일련의 그래프를 도시하는 도면,
도 7은 본 발명의 일 실시예에 따른 동기화 과정의 단계의 흐름도를 도시하는 도면.
이제, 디지털 통신 시스템 사이의 신속한 동기화를 달성하기 위한 방법 및시스템인 본 발명의 바람직한 실시예를 상세하게 참조할 것인데, 그 예는 첨부하는 도면에 도시되어 있다. 본 발명은 바람직한 실시예와 함께 설명될 것이지만, 본 발명은 이들 실시예로 제한하려는 의도가 아님을 이해할 것이다. 오히려, 본 발명은 다른 실시예, 변형, 등가물을 포함하는데, 이는 첨부하는 청구범위가 규정하는 대로 본 발명의 사상과 범주 내에 포함될 것이다. 나아가, 후속하는 발명의 상세한 설명에서는 본 발명의 완전한 이해를 돕기 위해 많은 구체적인 세부 사항에 관하여 진술될 것이다. 그러나, 당업자는 이들 구체적인 세부 사항 없이도 본 발명이 실시될 수 있다는 점을 명백히 알 것이다. 잘 알려진 방법, 절차, 구성요소, 회로는 불필요하게 본 발명의 특징을 모호하게 만들지 않기 위해 상세히 설명하지 않도록 한다.
본 발명은 동기화가 느린 종래 기술의 한계를 극복하는 디지털 전송을 위한 방법 및 시스템을 제공한다. 본 발명의 시스템은 신속한 주파수 락을 달성하는 디지털 송수신 시스템을 위한 방법 및 장치를 제공한다. 본 발명의 시스템은 필요에 따라 안정된 통신 링크를 신속하게 설정할 수 있다. 본 발명은 대부분의 디지털 통신 시스템 응용의 경우 실제로 0°의 위상 락을 달성할 필요가 없다는 사실을 이용하고 있다. 위상이 시간에 대해 표류하지 않는다면, 두 장치(이를테면, 송신 장치와 수신 장치) 사이의 위상차가 임의의 값을 갖더라도 정밀한 주파수 락을 설정함으로써 안정되고 고장 없는(stable, glitch-free) 통신을 제공할 수 있다. 본 발명의 방법 및 시스템은 매우 신속한 고정밀 주파수 락을 달성하도록 최적화되어, 종래 기술의 시스템보다 훨씬 신속한 동기화를 제공한다. 본 발명 및 그 장점을후술하도록 한다.
이제, 도 3을 참조하면, 본 발명의 일 실시예에 따른 디지털 통신 시스템(300)의 블럭도가 도시되어 있다. 제 1 디지털 통신 장치 COM-A(301)는 도 3의 왼편에 도시되어 있다. COM-A(301)는 도 3의 오른편에 있는 제 2 디지털 통신 장치 COM-B(302)와 통신한다. COM A(301)와 COM B(302)는 라인(304)으로 표시된 데이터 채널을 통해 통신한다. 클럭 신호 CLOCK FA는 COM-A(301)로부터 별도의 채널(305) 상으로 송신된다. CLOCK FA는 DATA 신호를 샘플링하여 이로부터 통신 정보를 복원하도록 한다. CLOCK FA는 동기화 회로(303)에 접속된다. 도 3의 점선 영역 내에 도시된 바와 같이 동기화 회로(303)는 다수의 구성요소(예컨대, 구성요소(310 내지 316))를 포함한다. 동기화 회로(303)는 동기화된 클럭 신호 CLOCK Fb2와 락 표시 신호 LOCK INDICATION을 COM B(302)로 제공하는 기능을 한다.
동기화 회로(303)는 구성요소(310 내지 316)를 포함한다. CLOCK FA는 기준 클럭 신호로서 제 1 PLL(312)에 접속된다. PLL(312)은 전압 출력 Vout1을 발생시키고 이 출력을 튜닝 제어 신호로서 VCO(310)에 접속시킨다. VCO(310)는 출력 클럭 신호 CLOCK Fak를 발생시켜, 이 신호를 분할기(311)에 접속시키고 기준 신호로서 제 2 PLL(315)에 접속시킨다. 분할기(311)(예컨대, DIVK1)는 CLOCK Fak를 정수 인자 K로 나누어 클럭 신호 CLOCK Fb1을 발생시키고, 이 결과 신호를 PLL(312)의 VAR 입력부에 접속시키는 역할을 한다.
따라서, 구성요소(310 내지 312)는 CLOCK FA에 정수 인자 K를 효과적으로 곱하는 제 1 PLL 회로 역할을 한다. PLL(312)은 CLOCK Fb1과 CLOCK FA 사이의 위상락을 달성하도록 Vout1을 조절함으로써 CLOCK Fak와 CLOCK FA 사이의 주파수 락을 달성한다.
동기화 회로(300)는 구성요소(313 내지 316)도 포함한다. 전술한 바와 같이, 신호 클럭 Fak는 PLL(315)에 의해 기준 신호로서 수신된다. PLL(315)은 전압 출력 Vout2를 발생시키고 이 출력을 VCXO(313)(VCXO2)에 튜닝 제어 신호로서 접속시킨다. VCXO(313)는 출력 클럭 신호 CLOCK Fbn을 발생시키고 이 신호를 분할기(314)(DIVL2)와 분할기(316)(DIVN2)에 접속시킨다. 분할기(314)는 CLOCK Fbn을 정수 인자 L로 나누는 역할을 한다. 분할기(316)는 CLOCK Fbn을 정수 N으로 나누는 역할을 한다. 분할기(314)의 출력은 PLL(315)의 VAR 입력부에 접속된다. 분할기(316)의 출력은 동기화된 클럭 신호 CLOCK Fb2로서 COM-B(302)에 접속된다.
따라서, 구성요소(313 내지 316)는 CLOCK Fak에 정수 인자 L을 곱하고 결과 신호를 정수 인자 N으로 나누어 동기화된 클럭 신호 CLOCK Fb2를 얻는 제 2 PLL 회로 역할을 한다. 이러한 방식으로, 동기화 회로(303)는 송신 장치의 클럭 신호(CLOCK FA)와 정밀하게 주파수 락된 동기화된 클럭 신호(CLOCK Fb2)를 수신 장치 COM-B(302)로 제공한다. PLL(315)는 수신 장치 COM-B(302)에 정밀한 주파수 락이 달성된 때를 나타내는 락 표시 신호(LOCK INDICATION)를 제공한다.
계속해서 도 3을 참조하면, 본 발명은 COM-A(301)와 COM-B(302) 사이의 통신을 위해서 위상 락을 달성할 필요가 없다는 점을 이해해야 한다. 전체 접속 동안 계속 COM-A(301)와 COM-B(302) 사이의 초기 위상차의 절대값을 적당히 일정하게 유지하고 주파수 락을 달성하기만 하면 된다. CLOCK Fb2를 CLOCK FA로 튜닝함으로써주파수 락을 실질적으로 즉시 달성할 수 있으므로, 락을 달성하기 위한 시간은 본 발명의 방법에 의해 상당히 감소된다.
종래 기술의 동기화 방안에서 락 시간은 주로 비교 주파수(예를 들어, CLOCK FA)와 포함된 VCXO의 튜닝 범위에 의존함을 볼 수 있었다. 비교 주파수가 예컨대, 100 배 증가하는 경우, 위상 락을 달성하기 위해서는 증가된 비교 주파수의 50000 사이클을 취할 것이지만, 증가 이전에 취한 시간의 1/100만을 취하면 되는 것이 명백하다.
따라서, 본 실시예에 따르면, 넓은 튜닝 범위를 갖는 고속 VCO(이를테면, VCO(310))와 함께 PLL(예를 들어, PLL(312))을 구비하는 제 1 PLL 회로(예컨대, 구성요소(310 내지 312))를 이용하여 비교 주파수(이를테면, CLOCK FA)를 K 배 증가시킴으로써 락 시간을 감소시킬 수 있다. 결과 주파수 CLOCK Fak는 통신 시스템 인터페이스 사양이 지시하는 대로 좁은 튜닝 범위를 갖는 주파수 FBN(CLOCK Fbn)을 발생시키는 VCXO(이를테면, VCXO(313))와 함께 PLL(예를 들어, PLL(315))을 구비하는 제 2 PLL 회로(예컨대, 구성요소(313 내지 316))를 이용하여 L 배 더 증가된다.
본 실시예에 따르면, KㆍL = N이 되고, CLOCK FAㆍKㆍL = CLOCK FakㆍL = CLOCK Fb2가 되도록 L을 선택한다. 분할기(311), VCO(310), PLL(312)은 PLL(315)에 대한 비교 주파수(이를테면, CLOCK FA)를 K 배 증가시켜 PLL(315)에 대한 락 시간을 K 배 감소시킨다. VCXO(313)와 분할기(316)에 의해 발생된 신호 CLOCK Fbn은 수신 장치 COM-B(302)를 위한 원하는 주파수 락된 신호 CLOCK Fb2를 발생시킨다.
본 실시예에 따르면, PLL(312)과 PLL(315) 모두는 잘 알려진 표준 기법과 구성요소를 채용하여 용이하게 개발되고 비용 면에서 효과적으로 구성된다. PLL(312)은 위상-주파수 검출기를 사용하여 VCO(310)의 넓은 튜닝 범위에 대해서도 신속하고 안전한 락을 달성한다. PLL(315)은 EXOR 또는 J-K 플립플롭 위상 검출기를 사용하여, PLL(312)에 접속된 VCO(310) 출력 주파수가 PLL(315)의 락 범위를 벗어나더라도 PLL(315)에 접속된 VCXO(313)이 자신의 중심 주파수(이를테면, CLOCK Fbn) 근처에서 동작하도록 보장한다. 이는 CLOCK FA가 분실되고 CLOCK Fak가 무효화되더라도 PLL(315)이 영향을 받지 않도록 보장한다. VCO(310)의 주파수 출력(예컨대, CLOCK Fak)이 PLL(315)의 락 범위로부터 충분히 많이 벗어난 경우에는 PLL(315)에 대한 바람직하지 않은 영향을 피할 수 있다. 본 실시예는 ±0.5...2%의 변동을 제시하고 있다.
전술한 PLL(315) 상의 CLOCK Fak에 대한 바람직하지 않은 영향이 PLL(315)의 루프 필터 대역폭에도 의존한다는 사실에 주목하여야 한다. 도 5와 도 6은 2 개의 서로 다른 송신 장치 클럭 주파수가 인가되는 다양한 위상 비교기에 대한 시뮬레이션 결과를 도시하여, PLL(315)에 포함되기 위한 위상 검출기의 유형을 선택하는 기준을 제시하고 있다.
계속해서 도 3의 시스템(300)을 참조하면, 명료하게 하기 위해 동기화 회로(303)의 분할 인자(예컨대, 분할기(311, 314, 416) 각각에 대한 인자 K, L, N)가 정수 값을 갖는 것으로 논의되었지만, 이를테면, 멀티 모듈러스 프리 스케일러(multi-modulus prescaler) 및 N분(fractional-N) 합성기와 같은 표준 기법을 이용하여 인자 K, L, N에 대해 정수가 아닌 값을 사용할 수도 있다는 점을 이해해야 한다.
구체적으로, 본 실시예에서 인자 값은 다음과 같다. N = 3456, CLOCK FA = 8 ㎑, K = 216, CLOCK Fak = 1.728 ㎒, L = 16, CLOCK Fbn = 27.648 ㎒이다. 락 시간은 PLL(312)에 대해서는 대략 50 ㎳, PLL(315)에 대해서는 대략 30 ㎳이다. 따라서, 동기화 회로(303)의 전체적인 락 시간은 대략 100 ㎳이다. 이는 대략 6250 ㎳ 이상인 전형적인 종래 기술 회로의 전형적인 락 시간에 비해 유리한 것이다.
VCO(310) 출력 주파수 범위는 CLOCK Fak = KㆍCLOCK FAㆍ(1±[1...2]ㆍ10-2)으로 나타낼 수 있다.
VCXO(313) 출력 주파수 범위는 CLOCK Fbn = NㆍCLOCK Fb2 = LㆍCLOCK Fbk = NㆍFoㆍ(1±10-5)으로 나타낼 수 있다.
락이 달성된 후, CLOCK Fb2 = LㆍCLOCK Fbk/N = LㆍCLOCK Fak/N = KㆍLㆍCLOCK Fb1/N = KㆍLㆍCLOCK FA/N = CLOCK FA이다.
시스템(300)이 위상 락을 매우 빨리 달성함에도 불구하고, CLOCK Fb2에서 어떠한 위상 점프(phase jumps)도 볼 수 없을 것이라는 점에 유의해야 한다. 이것은 매우 중요한 특성이고, 예컨대, 디지털 라디오 링크의 위상 획득(phase acquisition) 동안에도 시스템(300)의 동작을 방해하지 않는다는 중요한 이점이 있다. 시스템 명세의 허용가능한 범위 내에서 약간의 주파수 변동만이 일어나지만, 이는 락 상태에 도달하면 사라지게 될 것이다. 본 발명에 따르면, PLL(312)과PLL(315) 모두 락되면, 신호 CLOCK Fb2가 클린(clean)되어 CLOCK FA에 대해 일정한 위상차를 갖게 된다.
이제, 도 4를 참조하면, 본 발명의 다른 실시예에 따른 시스템(400)이 도시되어 있다. 시스템(400)은 실질적으로는 도 3의 시스템(300)과 유사하지만, 도 3의 시스템(300)은 주로 아날로그 구현(예컨대, PLL(312)/VCO(310)에 대해)인 반면 시스템(400)은 모두 디지털 구현이다. 따라서, 시스템(400)은 본 발명의 구현이 전부 아날로그 또는 디지털 구성요소로만 한정되지는 않는다는 것을 보여준다. 명료하게 하기 위해, 시스템(400)은 본 발명을 이해하는 데 필요한 기본 구성요소를 도시하고 있다.
정밀한 중심 주파수와 튜닝 범위를 갖는 아날로그 VCO(이를테면, 도 3의 VCO(310))를 구성하는 것이 까다롭고, 불편하며, 비용이 많이 들기 때문에, 전부 디지털 구현을 나타내도록 시스템(400)의 실시예를 도시하고 있다. 시스템(400)은 전부 디지털 PLL(ADPLL : all digital PLL) 구현예를 나타내고 있다. ADPLL 구성 블럭 및 이들의 특징은 본 기술 분야에서 잘 알려져 있으며, 일반적으로 저렴한 표준 부품을 입수할 수 있다. 차이점을 보여주기 위해, 시스템(300)으로부터의 등가 VCO(예를 들어, VCO(310))는 자신의 디지털 특성을 반영하도록 시스템(400)에서는 DCO1(410)로 개칭하였다. DCO1(410)의 중심 주파수는 분할기(430)에서 인자 M으로 나누어짐으로써 VCXO(413)로부터 유도된다. DCO1(410) 출력 주파수 CLOCK Fak는 CLOCK Fak = CLOCK Fbn/Mㆍ(3+D)/6 으로 나타낼 수 있으며, C∈{-1, 0, +1}이고, CLOCK FA의 매 사이클마다 새로 결정된다.
시스템(400)에서 C 값의 변화는 불가피하며 신호 CLOCK Fak 상의 바람직하지 않은 의사 출현(spurious appearing)을 야기한다는 점에 유의해야 한다. 의사 신호를 피할 수는 없지만, M 값을 선택함으로써 이들의 파워 스펙트럼 밀도 분포에 영향을 줄 수는 있다. 예를 들어, M = L/2은 DCO1(410)에 대해 원하는 중심 주파수를 생성할 것이지만, 의사 신호는 자신의 대부분의 에너지를 출력 주파수에 매우 가깝도록 하여 VCOX(413) CLOCK Fbn에서도 의사 신호를 야기할 수 있다. 따라서, 본 실시예에서, 신호 CLOCK Fak 상의 의사 신호는 PLL(415)에 접속된 VCXO(313)의 루프 필터를 통과하지 않기 때문에 이들이 출력 주파수의 중심으로부터 벗어나서 필터링되도록 M 값을 수정한다. 위의 식에 따르면, 인자 M은 각 방향으로 30 %까지 수정될 수 있어서, 의사 신호를 원하는 주파수로부터 500 ㎑ 이상 옮길 수 있다.
신속한 동기화 및 시스템 구현에 관한 추가의 논의를 위해서는 1998 년 3 월 23 일에 출원되고 "A METHOD AND SYSTEM FOR RAPIDLY ACHIEVING SYNCHRONIZATION BETWEEN DIGITAL COMMUNICATIONS SYSTEMS"라는 명칭을 갖는 스테판 오트(Stefan Ott)의 미국 특허 출원 제 09/046890 호를 참조하면 되는데, 이는 본 명세서에서 참조로서 인용되고 있다. 본 발명은 프로그램가능한 로직 디바이스(PLD, LCA, FPGA, 등)나 주문형 ASIC(Application Specific Integrated Circuits)을 필요로 하지 않는 반면, 표준형의 저렴한 구성요소를 이용하여 (예컨대, 도 3의 시스템(300)이나 도 4의 시스템(400)을) 구현한다는 장점을 제공한다.
도 5는 시스템(400)의 PLL(415)의 출력(이를테면, Vout2)의 DC 성분을 나타내는 일련의 그래프이다. 전술한 바와 같이, PLL(415)의 출력은 VCXO(413)가 발생시킨 CLOCK Fbk의 주파수를 조절한다. 그래프(501, 502, 503)는 시스템(400)의 시뮬레이션 결과, 특히, 최적 PLL 구성요소에 의해 생성된 Vout2의 필터링된 DC 성분(예컨대, 그래프(501, 502))과 비최적 구성요소에 의해 생성된 Vout2의 필터링된 DC 성분(예컨대, 그래프(503))을 도시하고 있다. 그래프(501 내지 503) 각각에 대해, Vout2의 크기는 수직축에 도시되어 있고 VAR/REF 주파수 변동은 수평축에 도시되어 있다. 그래프(501)는 PLL(415)이 EXOR 위상 검출기(CD4046 내의 PC I)를 이용하여 구현되는 경우를 도시하고 있다. 그래프(502)는 PLL(415)이 JK-FF 위상 검출기(74HC4046 내의 PC Ⅲ)를 이용하여 구현되는 경우를 도시하고 있다. 그래프(503)는 PLL(415)이 위상-주파수 검출기(CD4046 내의 PC Ⅱ)를 이용하여 구현되는 경우를 도시하고 있다. PLL(315)과 PLL(415)이 시스템(300, 400) 내에서의 동작과 구현에 있어 실질적으로 유사하기 때문에, 그래프(501 내지 503)는 도 3의 PLL(315)의 결과를 반영하도록 해석될 수도 있다.
본 실시예에서는 PLL(415)의 구현을 위해 입력 주파수 변동에 대해 "평평한(flat)" 출력을 갖는 PLL 구성요소를 선택하는 것이 매우 바람직하다. CLOCK Fb2의 안정도를 유지하기 위해서, Vout2는 언락 상태(unlock condition)에서도 가능한 한 평평해야 한다. 그래프(501, 502)는 적절한 구현에 대한 시뮬레이션 결과를 도시하고 있다. 불연속점(510, 520, 530)은 주파수 차이에 대한 민감도를 나타낸다. 그래프(501, 502)에서 Vout2는 시스템(300, 400)의 최적 동작을 위해 요구되는 바와 같이 보다 큰 주파수 변동에 대해 실질적으로 평평하다.그래프(501, 502)에서, Vout2는 큰 주파수 변동에 대해서도 자신의 범위의 중심 주변에 머물러야 한다. 그러나, 그래프(503)에서 Vout은 음(negative) 및 양(positive)의 변동에 대해 매우 상이해서, 국부적으로 최적화된(sub-optimal) 시스템(400)의 성능을 나타낸다. 따라서, 이러한 유형의 위상-주파수 검출기는 PLL(315, 415)에 사용되어서는 안 된다.
도 6은 PLL(415)의 출력의 DC 성분을 나타내는 두 번째 일련의 그래프이다. 그래프(601, 602, 603)는 단지 도 5의 그래프(501, 502, 503)의 % 변동에 대해 보다 높은 해상도를 갖는(예컨대, "확대된(zoomed-in)") 버전일 뿐이다. 이들은 (수평축에 대한 측정 단위로 알 수 있듯이) PLL(415)의 각 구현에 대해 Vout2가 상대적으로 평평함을 보다 상세하게 도시하고 있다.
이제, 도 7을 참조하면, 본 발명의 일 실시예에 따른 프로세스(700)의 단계를 나타내는 흐름도가 도시되어 있다. 프로세스(700)는 (예컨대, DECT 전화 시스템에서 구현되는 바와 같은) 본 발명에 따라 송신 장치와 수신 장치를 포함하는 통신 시스템(이를테면, 도 3의 시스템(300))의 동작 프로세스의 단계를 도시하고 있다.
프로세스(700)는 단계(701)에서 시작되며, 여기서는 송신 장치(예컨대, COM-A(301))가 송신 장치(예컨대, COM-B(302))로의 전송을 위한 데이터 신호를 발생시키고, 데이터 신호를 샘플링하기 위한 대응 클럭 신호(예컨대, CLOCK FA)를 발생시킨다. 전술한 바와 같이, 제 1 통신 장치(이를테면, 디지털 PBX 또는 중앙국)와 제 2 통신 장치(이를테면, 디지털 전화)를 동기화하여 이들 사이의 디지털 통신을가능하게 하기 위한 클럭 동기화 시스템의 전형적인 구현으로는 DECT 전화 시스템이 있다.
단계(702)에서, 데이터 신호는 수신 장치에 의해 수신되고 송신기 클럭 신호는 수신 장치 내에 형성된 동기화 회로(예를 들어, 동기화 회로(303))에 의해 수신된다. 전술한 바와 같이, 전형적인 구현에서 동기화 회로는 수신 장치 내에 포함된다.
단계(703)에서 수신된 송신기 클럭 신호의 주파수는 제 1 PLL 회로(예컨대, 도 3의 구성요소(310 내지 312))에 의해 K 배 증가된다. 인자 K는 결합된 주파수 분할기(이를테면, 분할기(311))를 이용하여 송신기 클럭 신호의 주파수에 곱해진다.
단계(704)에서, 제 1 PLL 회로의 출력 클럭 신호(예컨대, CLOCK Fak)는 제 2 PLL 회로(이를테면, 도 3의 구성요소(313 내지 316))를 사용하여 L 배 더 증가된다. 제 2 PLL 회로는 이 신호를 발생시키는 VCXO(예를 들어, VCXO(313))를 포함한다. 결과 신호는 K와 L이 곱해진 송신기 클럭 신호(예컨대, CLOCK Fbn)와 동일하다.
단계(705)에서, VCXO의 출력(이를테면, CLOCK Fbn)은 제 2 PLL 회로 내에 포함된 다른 분할기(예를 들어, 분할기(316))를 이용하여 N으로 나누어진다. 이는 수신 장치에 의해 사용되기 위한 샘플링된 클럭 신호(예컨대, CLOCK Fb2)를 생성한다. 전술한 바와 같이, 제 1 PLL 회로와 제 2 PLL 회로는 송신기 클럭 신호와 수신기 클럭 신호 사이의 주파수 락이 달성되어 송신기 클럭과 수신기 클럭 사이의위상 락 없이도 이들 사이의 디지털 통신이 가능하도록 K, L, N 값을 조절한다. 이러한 방식으로, 본 발명의 시스템은 제 1 및 제 2 장치 사이의 신속한 동기화를 달성한다.
전술한 본 발명의 구체적인 실시예에 대한 상세한 설명은 설명과 묘사를 위해 제시된 것이다. 이들은 철저한 것도 아니고 본 발명을 개시된 정확한 형태로 제한하기 위한 것도 아니며, 전술한 교시에 비추어 볼 때 명백히 다양한 수정과 변형이 가능하다. 실시예는 본 발명의 원리와 실제적인 응용을 가장 잘 설명하여, 당업자가 본 발명을 가장 잘 활용하도록 하고 다양한 수정을 갖는 다양한 실시예가 구체적인 사용에 적합하도록 하기 위해 선택되고 묘사된 것이다. 본 발명의 범위는 첨부하는 청구범위와 그 등가물에 의해서 규정되어야 할 것이다.

Claims (20)

  1. 클럭 동기화 시스템(a clock synchronization system)에 있어서,
    제 1 클럭 신호 Fa를 발생시키는 제 1 장치와,
    제 2 클럭 신호 Fb2를 발생시키는 제 2 장치
    를 포함하되,
    상기 제 2 장치는 제 1 PLL 회로와 제 2 PLL 회로를 포함하고, 상기 제 1 PLL 회로는 상기 클럭 신호 Fa를 K 배 증가시켜 클럭 신호 Fak를 발생시키며, 상기 제 2 PLL 회로는 상기 클럭 신호 Fak를 L 배 증가시켜 클럭 신호 Fbn을 발생시키고 상기 신호 Fbn을 N 배 감소시켜 상기 클럭 신호 Fb2를 발생시키며,
    상기 제 1 PLL 회로 및 상기 제 2 PLL 회로는 Fa와 Fb2 사이의 주파수 락(a frequency lock)이 달성되도록 K, L, N 값을 조절하여, 상기 클럭 신호 Fa와 상기 클럭 신호 Fb2 사이의 사전결정된 위상 락(a predetermined phase lock)을 이루지 않고도 상기 제 1 장치와 상기 제 2 장치 사이의 디지털 통신을 가능하게 하는
    클럭 동기화 시스템.
  2. 제 1 항에 있어서,
    상기 시스템은 제 1 통신 장치와 제 2 통신 장치를 동기화하여 이들 사이의 디지털 통신을 가능하게 하기 위한 클럭 동기화 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 PLL 회로는 넓은 튜닝 범위(a wise tuning range)를 갖고 신속한 주파수 락(a fast frequency lock)을 달성하는 제 1 PLL을 포함하는 클럭 동기화 시스템.
  4. 제 3 항에 있어서,
    상기 제 2 PLL 회로는 좁은 튜닝 범위를 갖고 상기 클럭 신호 Fak 및 Fbk 사이의 주파수 락을 달성하는 제 2 PLL을 포함하는 클럭 동기화 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 PLL은 상기 제 2 PLL과 직렬연결되고, 상기 제 1 PLL을 이용하여 클럭 신호 Fa를 중간 신호 Fak로 셋업하며, 상기 제 2 PLL을 이용하여 상기 클럭 신호 Fak에 대한 위상 및 주파수 락을 달성하고, 상기 제 1 PLL은 신속한 광범위 PLL(agile, wide-range PLL)로서 동작하며, 상기 제 2 PLL은 안정된 협범위 PLL(stable, narrow-range PLL)로서 동작하는 클럭 동기화 시스템.
  6. 제 4 항에 있어서,
    상기 제 2 PLL 회로는 상기 신호 Fak를 발생시키는 VCXO를 포함하고, 상기 VCXO는 규정된 DECT 사양 내에서 상기 클럭 신호 Fak에 대한 공칭 주파수(a nominal frequency)를 갖도록 구성되는 클럭 동기화 시스템.
  7. 제 4 항에 있어서,
    상기 제 1 장치는 중앙국 디지털 PBX(a central office digital PBX)이고, 상기 제 2 장치는 디지털 전화(a digital telephone)인 클럭 동기화 시스템.
  8. 제 4 항에 있어서,
    상기 제 2 PLL은 상기 클럭 신호 Fb2 상의 위상 교란(phase disturbances)을 제거하도록 구성되는 클럭 동기화 시스템.
  9. 제 1 항에 있어서,
    상기 클럭 동기화 시스템은 송신 장치로부터의 클럭 신호를 수신 장치 내의 클럭 신호와 동기화하기 위한 것으로서, 송신 장치와 수신 장치를 포함하는 디지털통신 시스템이고, 상기 제 1 장치는 상기 송신 장치이고, 상기 제 2 장치는 상기 수신 장치인 클럭 동기화 시스템.
  10. 제 9 항에 있어서,
    상기 제 1 PLL 회로는,
    상기 클럭 신호 Fak를 발생시키는 VCO와,
    상기 클럭 신호 Fak를 수신하고 이를 K로 나누어 클럭 신호 Fb1을 발생시키는 제 1 분할기와,
    가변 입력부와 기준 입력부를 갖는 제 1 PLL - 상기 제 1 PLL은 자신의 기준 입력부에서 상기 클럭 신호 Fa를 수신하고 자신의 가변 입력부에서 상기 클럭 신호 Fb1을 수신하며, VCO를 제어하여 상기 클럭 신호 Fa와 상기 클럭 신호 Fb1 사이의 주파수 락을 달성함 -
    을 더 포함하는 클럭 동기화 시스템.
  11. 제 10 항에 있어서,
    상기 제 2 PLL 회로는,
    상기 클럭 신호 Fbn을 발생시키는 VCXO와,
    상기 클럭 신호 Fbn을 수신하고 이를 L로 나누어 상기 클럭 신호 Fbk를 발생시키는 제 2 분할기와,
    가변 입력부와 기준 입력부를 갖는 제 2 PLL - 상기 제 2 PLL은 자신의 기준 입력부에서 상기 클럭 신호 Fak를 수신하고 자신의 가변 입력부에서 상기 클럭 신호 Fbk를 수신하며, VCXO를 제어하여 상기 클럭 신호 Fbk와 상기 클럭 신호 Fak 사이의 위상 락을 달성함 - 과,
    상기 클럭 신호 Fbn을 수신하고 이를 N으로 나누어 상기 클럭 신호 Fb2를 발생시키는 제 3 분할기
    를 더 포함하는 클럭 동기화 시스템.
  12. 제 4 항 또는 제 11 항에 있어서,
    상기 클럭 동기화 시스템은 K 배 되고 L 배된 상기 클럭 신호 Fa가 L 배된 상기 클럭 신호 Fak와 동일하고, 상기 클럭 신호 Fb2와 동일하도록 K, L, N 값을 사용하는 클럭 동기화 시스템.
  13. 제 11 항에 있어서,
    상기 제 1 PLL은 넓은 튜닝 범위를 갖고 빠른 위상 락을 달성하도록 구성되는 클럭 동기화 시스템.
  14. 제 11 항에 있어서,
    상기 제 2 PLL은 좁은 튜닝 범위를 갖고 상기 클럭 신호 Fak와 Fbk 사이의 정밀한 위상 락을 달성하도록 구성되는 클럭 동기화 시스템.
  15. 제 11 항에 있어서,
    상기 VCXO는 상기 클럭 신호 Fbn이 규정된 DECT 사양 내에서 공칭 주파수를 갖도록 상기 클럭 신호 Fbn을 발생시키는 클럭 동기화 시스템.
  16. 디지털 통신 시스템 내에서 실행되며, 제 1 통신 장치와 제 2 통신 장치 사이의 신속한 동기화를 달성하여 이들 사이의 디지털 통신을 가능하게 하는 방법에 있어서,
    송신 장치를 이용하여 클럭 신호 Fa를 생성하는 단계와,
    수신 장치를 이용하여 제 2 클럭 신호 Fb2를 생성하는 단계와,
    제 1 PLL 회로를 이용하여 상기 클럭 신호 Fa를 K 배 증가시킴으로써 클럭 신호 Fak를 발생시키는 단계와,
    제 2 PLL 회로를 이용하여 상기 클럭 신호 Fak를 L 배 증가시킴으로써 클럭 신호 Fbn을 발생시키는 단계와,
    상기 제 2 PLL 회로를 이용하여 상기 클럭 신호 Fbn을 N 배 감소시킴으로써 클럭 신호 Fb2를 발생시키는 단계와,
    상기 클럭 신호 Fa와 상기 클럭 신호 Fb 사이의 위상 락을 이루지 않고도, 상기 클럭 신호 Fa와 상기 클럭 신호 Fb 사이의 주파수 락이 달성되도록 K, L, N의 값을 조절하는 단계와,
    상기 클럭 신호 Fb2를 이용하여 상기 송신 장치로부터 상기 수신 장치가 수신한 데이터 스트림을 샘플링하는 단계
    를 포함하는 클럭 동기화 방법.
  17. 제 16 항에 있어서,
    상기 제 1 PLL회로는 넓은 튜닝 범위를 갖고 신속한 주파수 락을 달성하는 제 1 PLL을 포함하는 클럭 동기화 방법.
  18. 제 17 항에 있어서,
    상기 제 2 PLL 회로는 좁은 튜닝 범위를 갖고 상기 클럭 신호 Fak 및 Fbk 사이의 위상 락을 달성하는 제 2 PLL을 포함하는 클럭 동기화 방법.
  19. 제 18 항에 있어서,
    상기 제 1 PLL은 상기 제 2 PLL과 직렬연결되고, 상기 제 1 PLL을 이용하여 클럭 신호 Fa를 중간 신호 Fak로 셋업하며, 상기 제 2 PLL을 이용하여 상기 클럭 신호 Fak에 대한 위상 및 주파수 락을 달성하고, 상기 제 1 PLL은 신속한 광범위 PLL로서 동작하며, 상기 제 2 PLL은 안정된 협범위 PLL로서 동작하는 클럭 동기화 방법.
  20. 제 18 항에 있어서,
    상기 제 2 PLL 회로는 상기 신호 Fbn을 발생시키는 VCXO를 포함하고, 상기 VCXO는 규정된 DECT 사양 내에서 상기 클럭 신호 Fbn을 위한 공칭 주파수를 갖도록 구성되는 클럭 동기화 방법.
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KR (1) KR20010079987A (ko)
CN (1) CN1327633A (ko)
WO (1) WO2001011781A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415353B1 (ko) * 2007-02-28 2014-07-04 삼성전자주식회사 통신 시스템에서 데이터 송수신 장치 및 방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW445722B (en) * 2000-04-07 2001-07-11 Via Tech Inc Glitch-free phase converting method of timing signal and circuit of the same
US6768362B1 (en) * 2001-08-13 2004-07-27 Cypress Semiconductor Corp. Fail-safe zero delay buffer with automatic internal reference
JP2003152694A (ja) * 2001-11-14 2003-05-23 Mitsubishi Electric Corp データ・クロック再生装置
US7013403B2 (en) * 2002-07-19 2006-03-14 Sun Microsystems, Inc. Synthesizing a pixel clock with extremely close channel spacing
US6892090B2 (en) * 2002-08-19 2005-05-10 Surgical Navigation Technologies, Inc. Method and apparatus for virtual endoscopy
US6842056B1 (en) * 2003-06-24 2005-01-11 Intel Corporation Cascaded phase-locked loops
US20050062547A1 (en) * 2003-09-22 2005-03-24 Yossi Reuven Method and apparatus to generate signals using two or more phase locked loops
GB2413043B (en) * 2004-04-06 2006-11-15 Wolfson Ltd Clock synchroniser and clock and data recovery apparatus and method
US7376158B2 (en) * 2004-04-22 2008-05-20 Scientific-Atlanta, Inc. Rate limited control mechanism for MPEG PCR dejittering
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference
NL1031209C2 (nl) * 2006-02-22 2007-08-24 Enraf Bv Werkwijze en inrichting voor het nauwkeurig vaststellen van het niveau L van een vloeistof met behulp van naar het vloeistofniveau uitgestraalde radarsignalen en door het vloeistofniveau gereflecteerde radarsignalen.
JP4758506B2 (ja) * 2007-03-28 2011-08-31 パナソニック株式会社 クロック同期方法
NL1034327C2 (nl) * 2007-09-04 2009-03-05 Enraf Bv Werkwijze en inrichting voor het binnen een bepaald meetbereik vaststellen van het niveau L van een vloeistof met behulp van naar het vloeistofniveau uitgestraalde radarsignalen en door het vloeistofniveau gereflecteerde radarsignalen.
CN101582691B (zh) * 2008-05-16 2012-09-05 上海全盛微电子有限公司 基于全数字锁相环的去抖电路
US8271212B2 (en) * 2008-09-18 2012-09-18 Enraf B.V. Method for robust gauging accuracy for level gauges under mismatch and large opening effects in stillpipes and related apparatus
US8659472B2 (en) * 2008-09-18 2014-02-25 Enraf B.V. Method and apparatus for highly accurate higher frequency signal generation and related level gauge
US8224594B2 (en) * 2008-09-18 2012-07-17 Enraf B.V. Apparatus and method for dynamic peak detection, identification, and tracking in level gauging applications
CN101877586A (zh) * 2009-04-30 2010-11-03 鸿富锦精密工业（深圳）有限公司 计算机时钟电路
US8125279B2 (en) * 2009-06-19 2012-02-28 Rockstar Bidco, LP System and method for reducing holdover duration
US8600332B2 (en) * 2010-03-31 2013-12-03 Apple Inc. Electronic devices having interferers aligned with receiver filters
US8619932B2 (en) * 2010-09-15 2013-12-31 Mediatek Inc. Signal transmission system with clock signal generator configured for generating clock signal having stepwise/smooth frequency transition and related signal transmission method thereof
JP5703882B2 (ja) * 2011-03-22 2015-04-22 富士通株式会社 デジタルｐｌｌ回路及びクロック生成方法
FI124040B (fi) 2011-04-04 2014-02-14 Tellabs Oy Menetelmä ja laite taajuustahdistuksen ohjaamiseksi
US8644782B2 (en) * 2011-11-14 2014-02-04 Apple Inc. Agile clocking with receiver PLL management
US9046406B2 (en) 2012-04-11 2015-06-02 Honeywell International Inc. Advanced antenna protection for radars in level gauging and other applications
US8810299B2 (en) * 2012-10-09 2014-08-19 Altera Corporation Signal flow control through clock signal rate adjustments
US10116313B2 (en) * 2015-08-25 2018-10-30 Intel Corporation Apparatus and method to mitigate phase and frequency modulation due to inductive coupling
CN106131947B (zh) * 2016-09-14 2019-11-05 潘进 一种无线网络设备间时钟同步的方法
US10509104B1 (en) 2018-08-13 2019-12-17 Analog Devices Global Unlimited Company Apparatus and methods for synchronization of radar chips
CN116301199B (zh) * 2023-05-12 2023-09-29 中星联华科技（北京）有限公司 信号生成系统及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1531632A (en) 1976-05-28 1978-11-08 Westinghouse Brake & Signal Phase-locked loop arrangements
GB2084415A (en) 1980-09-12 1982-04-07 Sony Corp Apparatus for regenerating a clock pulse signal from a stream of data
JPS6331314A (ja) 1986-07-25 1988-02-10 Toshiba Corp 位相同期回路
FR2675972A1 (fr) 1991-04-25 1992-10-30 Alcatel Telspace Dispositif de recuperation de rythme.
DE19734656A1 (de) 1997-08-11 1999-02-18 Alsthom Cge Alcatel Schaltungsanordnung zur Einstellung einer Systemfrequenz

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101415353B1 (ko) * 2007-02-28 2014-07-04 삼성전자주식회사 통신 시스템에서 데이터 송수신 장치 및 방법

Also Published As

Publication number Publication date
JP2003506952A (ja) 2003-02-18
WO2001011781A1 (en) 2001-02-15
EP1121757A1 (en) 2001-08-08
CN1327633A (zh) 2001-12-19
US6636575B1 (en) 2003-10-21

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