JPS62232219A - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
- Publication number
- JPS62232219A JPS62232219A JP61074569A JP7456986A JPS62232219A JP S62232219 A JPS62232219 A JP S62232219A JP 61074569 A JP61074569 A JP 61074569A JP 7456986 A JP7456986 A JP 7456986A JP S62232219 A JPS62232219 A JP S62232219A
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- Japan
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- gate
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 244000205754 Colocasia esculenta Species 0.000 description 1
- 235000006481 Colocasia esculenta Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はデジタル位相同期回路に関するものである。
（ロ）従来の技術
ィ１で来、デジタ）ｖ位相同期回路としては、例えば待
開市５６−１２５１１８号公報に開示され友ものが・用
もれてｒる。
開市５６−１２５１１８号公報に開示され友ものが・用
もれてｒる。
此種従来のデジｇ／Ｌ／位相回路について、第４図を参
照して説明する。
照して説明する。
第４図ｆｃ 、９イて、Ｌｌ！ ｎ基ｌ＄周波数発生回
路、（２）は基準両７皮改発生回路ｉ１１からの出力眞
号を設定されｔ分周比にて分局するプログラマブル分周
器、３）けプログラマブル分周器（２）の出力と入力信
号との位相全比較する位相比較器、１４）は位相比較、
娼３ｊからの位相差情報を計数するアップダウンカウン
タである。
路、（２）は基準両７皮改発生回路ｉ１１からの出力眞
号を設定されｔ分周比にて分局するプログラマブル分周
器、３）けプログラマブル分周器（２）の出力と入力信
号との位相全比較する位相比較器、１４）は位相比較、
娼３ｊからの位相差情報を計数するアップダウンカウン
タである。
祈る回路に依れば、位相比較器（３）にてプログラマブ
ル分周器（２）の出力と入力信号との位相全比較し、そ
の結果進相であれば出力信号＜ Ｓ ｔ ＞ｔアップダ
ウンカウンタ（４）に供給することによりその計数内容
ｉＣ１計故加算する。また、遅相であれば出力目９ ＜
Ｓ ２ ）をアップダウンカウンタ（４）に供給する
ことによりその計数内容から１計攻減算する。
ル分周器（２）の出力と入力信号との位相全比較し、そ
の結果進相であれば出力信号＜ Ｓ ｔ ＞ｔアップダ
ウンカウンタ（４）に供給することによりその計数内容
ｉＣ１計故加算する。また、遅相であれば出力目９ ＜
Ｓ ２ ）をアップダウンカウンタ（４）に供給する
ことによりその計数内容から１計攻減算する。
所るアップダウンカウンタ（４）の計数内容が所定値に
達すれば、制御信号をプログラマブル分局器（２）に供
給し、分周比を変更する。即ち、アップダウンカウンタ
（４）が４ビツトのカウンタであり、プリセット値が０
１００であるとすると、計数内容が１１１１となり九と
き分周比をＮ＋１にする信８を出力し、また計数内容が
ｏｏｏｏとなったとき分周比をＮ−１にする信号を出力
する。
達すれば、制御信号をプログラマブル分局器（２）に供
給し、分周比を変更する。即ち、アップダウンカウンタ
（４）が４ビツトのカウンタであり、プリセット値が０
１００であるとすると、計数内容が１１１１となり九と
き分周比をＮ＋１にする信８を出力し、また計数内容が
ｏｏｏｏとなったとき分周比をＮ−１にする信号を出力
する。
（ハ）発明が解決しようとする問題点
上記従来の技術では、アップダウンカウンタの設定値、
即ち分周比変更信号を出力するカウント値とプリセット
値との問を大きくすれば、出力信号〔プログラマブル分
周器（２）の出力〕の安定度が向上する反面、同期引込
み時間が増加する。
即ち分周比変更信号を出力するカウント値とプリセット
値との問を大きくすれば、出力信号〔プログラマブル分
周器（２）の出力〕の安定度が向上する反面、同期引込
み時間が増加する。
一方、前記カウント値とプリセット値との間を小さくす
れば、同期引込み時間は短縮される反面、出力Ｇ５の安
定度が低下する。
れば、同期引込み時間は短縮される反面、出力Ｇ５の安
定度が低下する。
に）問題点を解決する次めの手段
上記問題点１ｃｌｉみ、基準周波数発生手段と、この基
準周波数発生手段からの基準周波数信号を分周する可変
分周手段と、この可変分周手段にて分周された信号と入
力信号との位相を比較する位相比較手段と、この位相比
較手段からの位相差情報を計数すると共に所定数計数し
た際、前記可変分周手段の分周比を変更する制御信号を
出力する計数手段と、前記可変分周手段出力と入力信号
とに基づき同期はずれを検出する同期はずれ検出手段を
設け、この同期はずれ検出手段にて同期けずれが検出さ
れ念際、前記計数手段の前記所定数を食九するようにし
た。
準周波数発生手段からの基準周波数信号を分周する可変
分周手段と、この可変分周手段にて分周された信号と入
力信号との位相を比較する位相比較手段と、この位相比
較手段からの位相差情報を計数すると共に所定数計数し
た際、前記可変分周手段の分周比を変更する制御信号を
出力する計数手段と、前記可変分周手段出力と入力信号
とに基づき同期はずれを検出する同期はずれ検出手段を
設け、この同期はずれ検出手段にて同期けずれが検出さ
れ念際、前記計数手段の前記所定数を食九するようにし
た。
（ホ）作 用
上記構成において、同期状感では計数手段の所定数を大
Ｋｌ定することにより安定した出力信号を得るようにな
し、同期はずれ検出手段にて同明けずれが検出され友際
には、その検出信号により計数手段の所定数が小となる
よう制御し、以って同期引込み時間を短Ｍ″ｔ″るよう
になす。
Ｋｌ定することにより安定した出力信号を得るようにな
し、同期はずれ検出手段にて同明けずれが検出され友際
には、その検出信号により計数手段の所定数が小となる
よう制御し、以って同期引込み時間を短Ｍ″ｔ″るよう
になす。
（へ）実施例
第１図は本発明の一実施例を示すブロック図で、ｔｌｏ
ｌは基準信号発生回路、（Ｉｌｌはプログラマブル分局
器、（１′２Ｊは位相比較器、りはアップダウンカウン
タ、・」け同期はずれ検出回路である。第２図は同期け
ずれ検出回路の一例を示す図で、ａっけ入カイｓＪｉ＋
及びプログラマブル分局器（川の出力を二人力とする排
他的論理和回路、Ｏｆ９け基準信号発生回路；ｔｏＨの
出力と排他的論理和回路（則の出力全二人力とするアン
ドゲート、α７）はアンドゲートＱｉの出力をクロック
入力とし、また排他的論理和回路０荀の出力をクリア入
力とするカウンタ、賭はカウンタＯηのオーバーフロー
信号Ｃ３Ｒ）ｋクロック入力とするカウンタ、（＋９）
はプログラマブル分周器（川の出力をタロツク入力とす
る計時＠路、−はカウンタ賭の内容（計数値）が所定値
を越えたとき、Ｈレベルの制御信号を出力する制御信号
発生回路である。
ｌは基準信号発生回路、（Ｉｌｌはプログラマブル分局
器、（１′２Ｊは位相比較器、りはアップダウンカウン
タ、・」け同期はずれ検出回路である。第２図は同期け
ずれ検出回路の一例を示す図で、ａっけ入カイｓＪｉ＋
及びプログラマブル分局器（川の出力を二人力とする排
他的論理和回路、Ｏｆ９け基準信号発生回路；ｔｏＨの
出力と排他的論理和回路（則の出力全二人力とするアン
ドゲート、α７）はアンドゲートＱｉの出力をクロック
入力とし、また排他的論理和回路０荀の出力をクリア入
力とするカウンタ、賭はカウンタＯηのオーバーフロー
信号Ｃ３Ｒ）ｋクロック入力とするカウンタ、（＋９）
はプログラマブル分周器（川の出力をタロツク入力とす
る計時＠路、−はカウンタ賭の内容（計数値）が所定値
を越えたとき、Ｈレベルの制御信号を出力する制御信号
発生回路である。
第３図はアップダウンカウンタの一例を示す図で、２Ｉ
）けカウンタＩＣ，ｌ四聞剃ｆ２５＋伐■勾はアンドゲ
ート、（２８１はノアゲート、Ｃ２９１ｔ３０）ｅυは
インバータである０ 次に幼作について説明する。
）けカウンタＩＣ，ｌ四聞剃ｆ２５＋伐■勾はアンドゲ
ート、（２８１はノアゲート、Ｃ２９１ｔ３０）ｅυは
インバータである０ 次に幼作について説明する。
プログラマブル分局器（１１）の出力と入力信号との位
相がとれている場合には、制御信号発生回路−からの出
力はＬレベルである念め、カウンタＩＣ２１１には１０
００がプリセットされる。尚、カウンタＩＣ２υのプリ
セット人力喘Ａ−Ｄは、ＤがＭＳＢ側とする。
相がとれている場合には、制御信号発生回路−からの出
力はＬレベルである念め、カウンタＩＣ２１１には１０
００がプリセットされる。尚、カウンタＩＣ２υのプリ
セット人力喘Ａ−Ｄは、ＤがＭＳＢ側とする。
所る状態において、位相比較器０匂の出力がＬレベ／Ｉ
／（進相）であれば、カウンタＩ（Ｊｕｌはアップカウ
ント状態に設定され、クロックが入力される毎に１計故
加算する。また、位相比較１ｆ１２１の出力がＨレベ／
Ｌ／（遅相）であれば、カウンタＩＣ’２１１けダウン
カウント状態に設定され、タロツクが入力される毎に１
計攻減算される。
／（進相）であれば、カウンタＩ（Ｊｕｌはアップカウ
ント状態に設定され、クロックが入力される毎に１計故
加算する。また、位相比較１ｆ１２１の出力がＨレベ／
Ｌ／（遅相）であれば、カウンタＩＣ’２１１けダウン
カウント状態に設定され、タロツクが入力される毎に１
計攻減算される。
ところで、位相比較器（１２１の出力が例えばＬレベル
の状態を継続し、カウンタＩＣ：２１＋のカウント値が
１１１１となると、カウンタＩＣＣ２１＋の端子（２）
及び端子灸よりＨレベル信号が出力される。また、カウ
ンタＩＣ２１）の各ビット内容を入力とするアンドゲー
ト（四の出力がＨレベルとなる九め、アンドグー） ＋
２−１１の出力がＨレベル、ノアゲート（四の出力がＬ
レベルとなる。
の状態を継続し、カウンタＩＣ：２１＋のカウント値が
１１１１となると、カウンタＩＣＣ２１＋の端子（２）
及び端子灸よりＨレベル信号が出力される。また、カウ
ンタＩＣ２１）の各ビット内容を入力とするアンドゲー
ト（四の出力がＨレベルとなる九め、アンドグー） ＋
２−１１の出力がＨレベル、ノアゲート（四の出力がＬ
レベルとなる。
即ち、アップダウンカウンターの出力ＣＷＷが共にＬレ
ベルとなるため、プログラマブル分周器（１１）はこの
信８に基づいて分周比をＮ＋１に設定される。
ベルとなるため、プログラマブル分周器（１１）はこの
信８に基づいて分周比をＮ＋１に設定される。
また、ダウンカウントが進み、カウンタＩＣりυのカウ
ント値がｏｏｏｏとなると、前述と同様にカウンタＩＣ
２υの端子（至）及び端子（至）よりＨレベル信号が出
力される。このとき、位相比較器０日の出力はＨレベル
である九め、アンドゲート（至）の出力ｆｌＨレベ〜と
なる。また、ノアゲート（財）の出力もＨレベルにある
ため、アップダウンカウンタ轡の出力ｃＳ４（至）が共
にＨレベルとなる。従って、プログラマブル分周器（川
は、この信号に基づいて分周比をＮ−ＩＫ段設定れる。
ント値がｏｏｏｏとなると、前述と同様にカウンタＩＣ
２υの端子（至）及び端子（至）よりＨレベル信号が出
力される。このとき、位相比較器０日の出力はＨレベル
である九め、アンドゲート（至）の出力ｆｌＨレベ〜と
なる。また、ノアゲート（財）の出力もＨレベルにある
ため、アップダウンカウンタ轡の出力ｃＳ４（至）が共
にＨレベルとなる。従って、プログラマブル分周器（川
は、この信号に基づいて分周比をＮ−ＩＫ段設定れる。
同期けずれ検出回路部では、排他的論理和回路（ＩＩ１
９によりバ〃ス幅として表わされた位相差信号と基準周
波数発生回路−の出力とをアンドゲート傾に供給するこ
とにより前記バｙス幅を量子化する。
９によりバ〃ス幅として表わされた位相差信号と基準周
波数発生回路−の出力とをアンドゲート傾に供給するこ
とにより前記バｙス幅を量子化する。
カウンタ０７）はアンドゲートＱ６）の出力をカウント
し、排他的論理和回路０ｆｉｌの出力がＨレベルとなる
までに所定値を越えると、オーバーフロー信号（Ｓ８）
’を出力する。カウンタα８１＃″ｊ１所るオーバーフ
ロー信８をカウントし、計時回路−にて定まる時間内に
所定値を越えると、制御信号発生回路−に信号を供給し
、制御信号をＨレベルに反転する。新機に制御信号がＨ
レベルに反転すると、カウンタＩＣ２１１のプリセット
値は０１００に変更される。
し、排他的論理和回路０ｆｉｌの出力がＨレベルとなる
までに所定値を越えると、オーバーフロー信号（Ｓ８）
’を出力する。カウンタα８１＃″ｊ１所るオーバーフ
ロー信８をカウントし、計時回路−にて定まる時間内に
所定値を越えると、制御信号発生回路−に信号を供給し
、制御信号をＨレベルに反転する。新機に制御信号がＨ
レベルに反転すると、カウンタＩＣ２１１のプリセット
値は０１００に変更される。
祈る状態において、位相比較ｄｆ１２１よりＬレベル出
力がカウンタ■Ｃ２υに継続して印加され、カウント値
が０１１１に達すると、アンドゲート（ハ）の出力がＨ
レベルになることによりアンドゲート（至）の出力がＨ
レベル１ ノアゲー）Ｃｔ８１の出力がＬレベルになる
ため、アップダウンカウンタＩの出力（至）（至）が共
にＬレベルとなり、前述と同様にプログラマブル分周器
（川の分周比はＮ＋１に設定される。
力がカウンタ■Ｃ２υに継続して印加され、カウント値
が０１１１に達すると、アンドゲート（ハ）の出力がＨ
レベルになることによりアンドゲート（至）の出力がＨ
レベル１ ノアゲー）Ｃｔ８１の出力がＬレベルになる
ため、アップダウンカウンタＩの出力（至）（至）が共
にＬレベルとなり、前述と同様にプログラマブル分周器
（川の分周比はＮ＋１に設定される。
また、ダウンカウントが進み、カウント値が００００に
達すると、前述と同様にアップダウンカウンタ邸の出力
図（至）が共にＨレベルとなり、プログラマブル分周器
（１１）の分周比はＮ−１に設定される。
達すると、前述と同様にアップダウンカウンタ邸の出力
図（至）が共にＨレベルとなり、プログラマブル分周器
（１１）の分周比はＮ−１に設定される。
（ト）発明の効果
本発明に依れば、基準周波数発生手段と、この基準周波
数発生手段からの基準周波数信号を分周する可変分周手
段と、この可変分周手段にて分周された信号と入力信号
との位相を比較する位相比較手段と、この位相比較手段
からの位相差情報を計数すると共に所定飲計数した際、
前記可愛分周手段の分周比を変更する制御信号を出力す
る計数手段と、前記可変分周手段出力と入力信号とに基
づき同期はずれを検出する同期けずれ検出手段ｔ−設け
、この同期はずれ検出手段にて同期はずれが検出された
際、前記計数手段の前記所定数を麦ｔｌ’るようにした
ので、同期確立時の出力信号の安定度を損ねることなく
同期引込時間の短Ｍを計ることが出来る。
数発生手段からの基準周波数信号を分周する可変分周手
段と、この可変分周手段にて分周された信号と入力信号
との位相を比較する位相比較手段と、この位相比較手段
からの位相差情報を計数すると共に所定飲計数した際、
前記可愛分周手段の分周比を変更する制御信号を出力す
る計数手段と、前記可変分周手段出力と入力信号とに基
づき同期はずれを検出する同期けずれ検出手段ｔ−設け
、この同期はずれ検出手段にて同期はずれが検出された
際、前記計数手段の前記所定数を麦ｔｌ’るようにした
ので、同期確立時の出力信号の安定度を損ねることなく
同期引込時間の短Ｍを計ることが出来る。
第１図は本発明の一実施例を示すブロック図、第２図は
同期はずれ検出回路の一例を示す図、第３図はアップダ
ウンカウンタの一例を示す図、第４図は従来例を示すブ
ロック図である。 （ｌＯ）・・・基準信号発生回路、［＋１）・・・プロ
グラマブル分周器、（１か・・位相比ｅ器、ｇ・・・ア
ップダウンカウンタ（計数手段）、υ・・・同期けずれ
検出回路。 出頃人 三洋電機株式会社 代理人 弁理士 西野卓嗣（外１名） 第２図 色
同期はずれ検出回路の一例を示す図、第３図はアップダ
ウンカウンタの一例を示す図、第４図は従来例を示すブ
ロック図である。 （ｌＯ）・・・基準信号発生回路、［＋１）・・・プロ
グラマブル分周器、（１か・・位相比ｅ器、ｇ・・・ア
ップダウンカウンタ（計数手段）、υ・・・同期けずれ
検出回路。 出頃人 三洋電機株式会社 代理人 弁理士 西野卓嗣（外１名） 第２図 色
Claims (1)
- （１）基準周波数発生手段と、この基準周波数発生手段
からの基準周波数信号を分周する可変分周手段と、この
可変分周手段にて分周された信号と入力信号との位相を
比較する位相比較手段と、この位相比較手段からの位相
差情報を計数すると共に所定数計数した際、前記可変分
周手段の分周比を変更する制御信号を出力する計数手段
と、前記可変分周手段出力と入力信号とに基づき同期は
ずれを検出する同期はずれ検出手段を設け、この同期は
ずれ検出手段にて同期はずれが検出された際、前記計数
手段の前記所定数を変更するようにしたことを特徴とす
るデジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074569A JPS62232219A (ja) | 1986-04-01 | 1986-04-01 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074569A JPS62232219A (ja) | 1986-04-01 | 1986-04-01 | デジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232219A true JPS62232219A (ja) | 1987-10-12 |
Family
ID=13550969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074569A Pending JPS62232219A (ja) | 1986-04-01 | 1986-04-01 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232219A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
| JPH05145414A (ja) * | 1991-11-21 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 自動周波数制御装置 |
| JPH05243981A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの動作モードの制御方法及び装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687939A (en) * | 1979-12-20 | 1981-07-17 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS6166433A (ja) * | 1984-09-10 | 1986-04-05 | Matsushita Electric Ind Co Ltd | クロツク同期回路 |
| JPS62108619A (ja) * | 1985-11-06 | 1987-05-19 | Hitachi Ltd | デイジタル信号位相同期回路 |
-
1986
- 1986-04-01 JP JP61074569A patent/JPS62232219A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687939A (en) * | 1979-12-20 | 1981-07-17 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS6166433A (ja) * | 1984-09-10 | 1986-04-05 | Matsushita Electric Ind Co Ltd | クロツク同期回路 |
| JPS62108619A (ja) * | 1985-11-06 | 1987-05-19 | Hitachi Ltd | デイジタル信号位相同期回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
| JPH05243981A (ja) * | 1991-10-04 | 1993-09-21 | Alcatel Cit | ディジタルフェーズロックループの動作モードの制御方法及び装置 |
| JPH05145414A (ja) * | 1991-11-21 | 1993-06-11 | Matsushita Electric Ind Co Ltd | 自動周波数制御装置 |
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