JPS62235838A - デ−タ受信制御方式 - Google Patents
デ−タ受信制御方式Info
- Publication number
- JPS62235838A JPS62235838A JP61079470A JP7947086A JPS62235838A JP S62235838 A JPS62235838 A JP S62235838A JP 61079470 A JP61079470 A JP 61079470A JP 7947086 A JP7947086 A JP 7947086A JP S62235838 A JPS62235838 A JP S62235838A
- Authority
- JP
- Japan
- Prior art keywords
- data
- synchronization signal
- synchronizing signal
- signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000013481 data capture Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ受信制御方式に係り、特にビデオデータ
・ターミナル等において、シリアルインターフェース上
の画像データを正しく受信するのに好適なデータ受信制
御方式に関する。
・ターミナル等において、シリアルインターフェース上
の画像データを正しく受信するのに好適なデータ受信制
御方式に関する。
ビデオデータ・ターミナルには、一般に高速がつシリア
ルな画像データがホストより連続的に転送されてくる0
通常、この画像データには同期信号が付加されており、
ビデオデータ・ターミナルは該同期信号に同期させてデ
ータ取込クロックを生成し画像データを取り込んでいる
。なお、シリアルデータを同期信号に同期して取り込む
方式は。
ルな画像データがホストより連続的に転送されてくる0
通常、この画像データには同期信号が付加されており、
ビデオデータ・ターミナルは該同期信号に同期させてデ
ータ取込クロックを生成し画像データを取り込んでいる
。なお、シリアルデータを同期信号に同期して取り込む
方式は。
例えば特開昭60−6985号公報に示されている。
同期信号の付加された高速シリアルデータが伝送線路を
伝播する際、伝送線路の遅延時間の差等により同期信号
とデータの位相関係が変化する場合がある。従来技術に
おいては、この同期信号とデータの位相関係の変化に対
しては配慮されておらず、同期信号とデータの位相関係
がずれた場合、データを正しく取り込むことができない
という問題があった。
伝播する際、伝送線路の遅延時間の差等により同期信号
とデータの位相関係が変化する場合がある。従来技術に
おいては、この同期信号とデータの位相関係の変化に対
しては配慮されておらず、同期信号とデータの位相関係
がずれた場合、データを正しく取り込むことができない
という問題があった。
本発明の目的は、同期信号とデータの位相関係がずれた
場合でも、外部より簡単な調整を行うことにより両者の
位相を合わせて、データを正しく取込むことにある。
場合でも、外部より簡単な調整を行うことにより両者の
位相を合わせて、データを正しく取込むことにある。
上記目的は、受信装置内に、同期信号とシリアルデータ
を受信後、再び同期信号の位相を変化させ、同期信号が
データの取込みに最適となるように調整する手段を設け
ることにより達成される。
を受信後、再び同期信号の位相を変化させ、同期信号が
データの取込みに最適となるように調整する手段を設け
ることにより達成される。
同期信号とシリアルデータの位相の再調整は、受信した
同期信号を遅延回路に通して、位相の具なる複数の同期
信号を生成し、その中から最適なものをスイッチにより
選択することで行う、これにより、同期信号とデータの
位相を合わせることができ、データを正しく取り込むこ
とができる。
同期信号を遅延回路に通して、位相の具なる複数の同期
信号を生成し、その中から最適なものをスイッチにより
選択することで行う、これにより、同期信号とデータの
位相を合わせることができ、データを正しく取り込むこ
とができる。
以下1本発明の一実施例について図面により説明する。
第1図はビデオデータ・ターミナル等における本発明に
関係する部分の一実施例の構成図である。
関係する部分の一実施例の構成図である。
第2図は第1図の動作を説明するためのタイミングチャ
ートを示している。
ートを示している。
第1図において、100は同期信号用入力端子、101
はシリアルデータ用入力端子である。一般に同期信号5
YNCの周波数(fiとする)はデータDATAの周波
数(f、とする)より小さく設定されている。
はシリアルデータ用入力端子である。一般に同期信号5
YNCの周波数(fiとする)はデータDATAの周波
数(f、とする)より小さく設定されている。
遅延回路1は、受信した同期信号5YNCを遅延される
もので、複数の遅延回路18〜1gよりなり、これによ
り遅延時間の異なる複数の同期信号を第2図のSYN、
C及びSLl〜S17のように作成する。スイッチ2は
、遅延回路1で作成した複数の同期信号の中から一つを
選び出す、このスイッチ2を切換えることにより、同期
信号5YNCとDATA信号の位相を変化させることが
できる。
もので、複数の遅延回路18〜1gよりなり、これによ
り遅延時間の異なる複数の同期信号を第2図のSYN、
C及びSLl〜S17のように作成する。スイッチ2は
、遅延回路1で作成した複数の同期信号の中から一つを
選び出す、このスイッチ2を切換えることにより、同期
信号5YNCとDATA信号の位相を変化させることが
できる。
発振器3は、転送されるデータの転送周波数(f、)と
同一周波数のクロックを発生させる発振器である1位相
調整回路4は複数の遅延回路4a〜4gで構成され1発
振器3の出力の位相をずらし、第2図の841〜848
のように位相が等分にずれた複数のクロックを作成する
。これによす1発振周波数を上げることなく、見掛は土
間波数を上げたものと同じような動作をさせることがで
きる。
同一周波数のクロックを発生させる発振器である1位相
調整回路4は複数の遅延回路4a〜4gで構成され1発
振器3の出力の位相をずらし、第2図の841〜848
のように位相が等分にずれた複数のクロックを作成する
。これによす1発振周波数を上げることなく、見掛は土
間波数を上げたものと同じような動作をさせることがで
きる。
尚、発生さ廿るクロックの数をNとした場合、遅延させ
る時間は、クロックの周期の1/Nずつとすれば良い。
る時間は、クロックの周期の1/Nずつとすれば良い。
フリップフロップ5は、スイッチ2で選ばれた同期信号
をクロックによりラッチするもので、同期信号5YNC
とクロックの位相関係は第2図に示す如くである。スイ
ッチ2で選択されたS2をフリッププロップ5aが最初
にクロックS41でラッチし、続いてフリップフロップ
5b、5a・・・5hの順でラッチしていく、この時の
フリップフロップ58〜5hの各出力は551〜858
のようになる。
をクロックによりラッチするもので、同期信号5YNC
とクロックの位相関係は第2図に示す如くである。スイ
ッチ2で選択されたS2をフリッププロップ5aが最初
にクロックS41でラッチし、続いてフリップフロップ
5b、5a・・・5hの順でラッチしていく、この時の
フリップフロップ58〜5hの各出力は551〜858
のようになる。
第1図の場合、スイッチ4は信号814を選択しており
、この時のオアゲート6の出力は第2図の86のように
なる。このオアゲート6の出力S6がレジスタ7のラッ
チ用クロックとして使われる。この時、S6は851に
対してオアゲート6の伝達時間だけ遅れるため、レジス
タ7は551だけをラッチすることができる。
、この時のオアゲート6の出力は第2図の86のように
なる。このオアゲート6の出力S6がレジスタ7のラッ
チ用クロックとして使われる。この時、S6は851に
対してオアゲート6の伝達時間だけ遅れるため、レジス
タ7は551だけをラッチすることができる。
なお、同期信号5YNCとクロックの位相関係及びスイ
ッチ2の選択信号により、フリッププロップ5a〜5h
のどれが最初に同期信号をラッチするかは不定であるが
、レジスタ7はフリップフロップ58〜5hの中で最初
に同期信号をラッチしたものを記憶していることになる
。
ッチ2の選択信号により、フリッププロップ5a〜5h
のどれが最初に同期信号をラッチするかは不定であるが
、レジスタ7はフリップフロップ58〜5hの中で最初
に同期信号をラッチしたものを記憶していることになる
。
セレクタ8は、レジスタ7のラッチしている内容に応じ
て、位相調整回路4によって作られた複数のクロック8
41〜548の中から一つだけ選択する。このため、同
期信号5YNCとクロックとの位相関係により選択され
るクロックが変わるので、同期信号5YNCと一定の位
相関係のクロックS8が得られる。
て、位相調整回路4によって作られた複数のクロック8
41〜548の中から一つだけ選択する。このため、同
期信号5YNCとクロックとの位相関係により選択され
るクロックが変わるので、同期信号5YNCと一定の位
相関係のクロックS8が得られる。
データ受信回路9では、クロックS8によりデータDA
TAをラッチする。この時、同期信号5YNCとデータ
DATAとの位相関係により、クロックS8とデータD
ATAとの位相関係が決まるが、データ受信回路9での
ラッチが必ずしもデ−タDATAが確定している部分で
行われるとは限らない。
TAをラッチする。この時、同期信号5YNCとデータ
DATAとの位相関係により、クロックS8とデータD
ATAとの位相関係が決まるが、データ受信回路9での
ラッチが必ずしもデ−タDATAが確定している部分で
行われるとは限らない。
データ受信回路9にデータDATAが常にラッチされな
い場合、スイッチ2を適宜切換える。これにより、フリ
ップフロップ5に入る同期信号S2の位相が変化し、デ
ータDATAとクロックS8の位相が調整される。デー
タ受信回路9の出力S9をモニタし、データ受信回路で
データDATAを正確にラッチされることを確認してス
イッチ2の切換位置を固定する。
い場合、スイッチ2を適宜切換える。これにより、フリ
ップフロップ5に入る同期信号S2の位相が変化し、デ
ータDATAとクロックS8の位相が調整される。デー
タ受信回路9の出力S9をモニタし、データ受信回路で
データDATAを正確にラッチされることを確認してス
イッチ2の切換位置を固定する。
C発明の効果)
本発明によれば、受信された同期信号とシリアルデータ
の位相関係がずれている場合も、受信側で両相の位相関
係を最適な状態とすることができ。
の位相関係がずれている場合も、受信側で両相の位相関
係を最適な状態とすることができ。
シリアルデータを正しく取り込むことができる。
第1図は本発明の一実施例の回路図、第2図は第1図の
動作を説明するためのタイミングチャートである。 100・・・同期信号入力端子、 101・・・シリア
ルデータ入力端子、 1・・・遅延回路、2・・・スイ
ッチ、 3・・・発振器、 4・・・位相調整回路、
5・・・フリップフロップ、 6・・・オアゲート、
7・・・レジスタ、 8・・・セレクタ。 9・・・データ受信回路。 代理人弁理士 鈴 木 −一シ 第 1 図 第 2 図 573 □
動作を説明するためのタイミングチャートである。 100・・・同期信号入力端子、 101・・・シリア
ルデータ入力端子、 1・・・遅延回路、2・・・スイ
ッチ、 3・・・発振器、 4・・・位相調整回路、
5・・・フリップフロップ、 6・・・オアゲート、
7・・・レジスタ、 8・・・セレクタ。 9・・・データ受信回路。 代理人弁理士 鈴 木 −一シ 第 1 図 第 2 図 573 □
Claims (1)
- (1)同期信号の付加されたシリアルデータを受信し、
該同期信号に同期してシリアルデータを取り込むデータ
受信装置において、受信した同期信号より位相の異なる
複数の同期信号を作成する手段と、前記複数の同期信号
より一つの同期信号を選択する手段とを設け、前記選択
した同期信号にもとづいてシリアルデータを取り込むこ
とを特徴とするデータ受信制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61079470A JPS62235838A (ja) | 1986-04-07 | 1986-04-07 | デ−タ受信制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61079470A JPS62235838A (ja) | 1986-04-07 | 1986-04-07 | デ−タ受信制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62235838A true JPS62235838A (ja) | 1987-10-16 |
Family
ID=13690773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61079470A Pending JPS62235838A (ja) | 1986-04-07 | 1986-04-07 | デ−タ受信制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62235838A (ja) |
-
1986
- 1986-04-07 JP JP61079470A patent/JPS62235838A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6262611B1 (en) | High-speed data receiving circuit and method | |
US5528198A (en) | Clock signal extraction apparatus using VCO having plurality of selectable phase shifted outputs | |
US5867541A (en) | Method and system for synchronizing data having skew | |
US6791360B2 (en) | Source synchronous interface using variable digital data delay lines | |
US6943595B2 (en) | Synchronization circuit | |
KR0165683B1 (ko) | 동기 회로 | |
JP2003208400A (ja) | クロック切替回路 | |
US6934347B2 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
US20040047441A1 (en) | Source synchronous interface using a dual loop delay locked loop and variable analog data delay lines | |
US5844908A (en) | Digital delay system and method for digital cross connect telecommunication systems | |
JPS62235838A (ja) | デ−タ受信制御方式 | |
JP2730517B2 (ja) | 高速データ受信回路 | |
JPS62202624A (ja) | 高速デ−タ受信回路方式 | |
JPH0413325A (ja) | ビット位相同期回路 | |
JPH05336091A (ja) | バス通信システム | |
EP1381153A1 (en) | Multiplexer input circuit with DLL phase detector | |
JPH08237104A (ja) | ビット位相検出回路およびビット位相同期回路 | |
JP3950650B2 (ja) | 並列データ転送装置及び並列データ転送方法 | |
JPH01296734A (ja) | クロック、データ信号の位相同期回路 | |
JPH05336064A (ja) | 信号同期回路 | |
JPH07183879A (ja) | データ転送装置 | |
JPS63268386A (ja) | 同期化回路 | |
KR100594202B1 (ko) | 데이타 동기장치 및 방법 | |
WO2004025891A1 (en) | Source synchronous interface using variable digital and analog delay lines | |
JPH03255743A (ja) | ビット同期回路 |