JPH07298090A - 同期取り込み回路 - Google Patents
同期取り込み回路Info
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- JPH07298090A JPH07298090A JP8207194A JP8207194A JPH07298090A JP H07298090 A JPH07298090 A JP H07298090A JP 8207194 A JP8207194 A JP 8207194A JP 8207194 A JP8207194 A JP 8207194A JP H07298090 A JPH07298090 A JP H07298090A
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- internal
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Abstract
(57)【要約】
【目的】 外部同期信号と内部クロックの位相の如何に
係わらず、パルス幅の安定した内部ＶＤを発生する同期
取り込み回路を提供することを目的とする。 【構成】 外部ＨＤ信号に同期してクロック信号と内部
ＨＤ信号を発生するＰＬＬ回路１と、前記内部ＨＤを１
クロック分遅延する１クロック遅延回路２と、前記内部
ＨＤ信号と遅延ＨＤ信号とを切り換える手段３と、外部
ＶＤ信号を前記クロック信号と前記切り換えるＨＤ信号
により内部ＶＤ信号を発生する内部ＶＤ発生手段４と、
前記内部ＶＤ信号のパルス幅を検出するパルス幅検出手
段５と、該検出するパルス幅の変化を検出するパルス幅
変化検出手段６と、該変化の回数を数え、所定の変化数
を数えると出力信号を反転するカウント手段７とを備
え、前記カウント手段の出力信号により切り換え手段を
制御するようにしている。
係わらず、パルス幅の安定した内部ＶＤを発生する同期
取り込み回路を提供することを目的とする。 【構成】 外部ＨＤ信号に同期してクロック信号と内部
ＨＤ信号を発生するＰＬＬ回路１と、前記内部ＨＤを１
クロック分遅延する１クロック遅延回路２と、前記内部
ＨＤ信号と遅延ＨＤ信号とを切り換える手段３と、外部
ＶＤ信号を前記クロック信号と前記切り換えるＨＤ信号
により内部ＶＤ信号を発生する内部ＶＤ発生手段４と、
前記内部ＶＤ信号のパルス幅を検出するパルス幅検出手
段５と、該検出するパルス幅の変化を検出するパルス幅
変化検出手段６と、該変化の回数を数え、所定の変化数
を数えると出力信号を反転するカウント手段７とを備
え、前記カウント手段の出力信号により切り換え手段を
制御するようにしている。
Description
【０００１】
【産業上の利用分野】映像処理技術に係わり、特に、デ
ジタル映像処理装置における外部同期信号の取り込み回
路に関する。
ジタル映像処理装置における外部同期信号の取り込み回
路に関する。
【０００２】
【従来の技術】従来の同期信号の取り込み回路は、図３
に示すように、外部より入力する外部ＨＤ信号Ｓ１に同
期してクロック信号Ｓ２と内部ＨＤ信号Ｓ３を発生する
ＰＬＬ回路１と、外部より入力する外部ＶＤ信号Ｓ５を
前記クロック信号Ｓ２と内部ＨＤ信号Ｓ３によりラッチ
して内部ＶＤ信号Ｓ６を発生する内部ＶＤ発生手段４
と、内部ＶＤ信号Ｓ６と位相を合わせた内部ＨＤ信号Ｓ
７を発生する内部ＨＤ発生回路８とで構成し、内部ＨＤ
信号７と内部ＶＤ信号６を作っていた。しかし、このよ
うな構成では、図４に示すタイミングチャートに示すよ
うに、内部ＨＤ信号３でゲートされるクロック信号Ｓ２
の立ち上がり位相の近傍に外部ＨＤ信号Ｓ５の変化部分
（立ち上がりまたは立ち下がり）がたまたまきたとする
と、この位相で外部ＶＤ信号Ｓ５を取り込んだり取り込
まなかったりするため、発生する内部ＶＤ信号Ｓ６のパ
ルス幅が、１Ｈ分狭くなったり、広くなったり変化する
という問題があった。
に示すように、外部より入力する外部ＨＤ信号Ｓ１に同
期してクロック信号Ｓ２と内部ＨＤ信号Ｓ３を発生する
ＰＬＬ回路１と、外部より入力する外部ＶＤ信号Ｓ５を
前記クロック信号Ｓ２と内部ＨＤ信号Ｓ３によりラッチ
して内部ＶＤ信号Ｓ６を発生する内部ＶＤ発生手段４
と、内部ＶＤ信号Ｓ６と位相を合わせた内部ＨＤ信号Ｓ
７を発生する内部ＨＤ発生回路８とで構成し、内部ＨＤ
信号７と内部ＶＤ信号６を作っていた。しかし、このよ
うな構成では、図４に示すタイミングチャートに示すよ
うに、内部ＨＤ信号３でゲートされるクロック信号Ｓ２
の立ち上がり位相の近傍に外部ＨＤ信号Ｓ５の変化部分
（立ち上がりまたは立ち下がり）がたまたまきたとする
と、この位相で外部ＶＤ信号Ｓ５を取り込んだり取り込
まなかったりするため、発生する内部ＶＤ信号Ｓ６のパ
ルス幅が、１Ｈ分狭くなったり、広くなったり変化する
という問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、外部ＨＤ信号と内部クロックとの位相関
係がいかにあろうとも、パルス幅の安定した内部ＶＤ信
号を発生することのできる同期取り込み回路を提供する
ことを目的とする。
題点を解決し、外部ＨＤ信号と内部クロックとの位相関
係がいかにあろうとも、パルス幅の安定した内部ＶＤ信
号を発生することのできる同期取り込み回路を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、外部より入力する外部ＨＤ信号に同期して
クロック信号と内部ＨＤ信号を発生するＰＬＬ回路と、
前記内部ＨＤを１クロック分遅延する１クロック遅延回
路と、前記ＰＬＬ回路よりの内部ＨＤ信号と１クロック
遅延回路よりの遅延ＨＤ信号を切り換える切り換え手段
と、外部より入力する外部ＶＤ信号を前記クロック信号
と切り換え手段よりのＨＤ信号により内部ＶＤ信号を発
生する内部ＶＤ発生手段と、前記内部ＶＤ信号のパルス
幅を検出するパルス幅検出手段と、該検出するパルス幅
を毎回記憶し、前回のＶＤのパルス幅との変化を検出す
るパルス幅変化検出手段と、該変化の回数を数え、所定
の変化数を数えると出力信号を反転するカウント手段と
を備え、前記カウンと手段の出力信号により切り換え手
段を制御するようにしている。
決するため、外部より入力する外部ＨＤ信号に同期して
クロック信号と内部ＨＤ信号を発生するＰＬＬ回路と、
前記内部ＨＤを１クロック分遅延する１クロック遅延回
路と、前記ＰＬＬ回路よりの内部ＨＤ信号と１クロック
遅延回路よりの遅延ＨＤ信号を切り換える切り換え手段
と、外部より入力する外部ＶＤ信号を前記クロック信号
と切り換え手段よりのＨＤ信号により内部ＶＤ信号を発
生する内部ＶＤ発生手段と、前記内部ＶＤ信号のパルス
幅を検出するパルス幅検出手段と、該検出するパルス幅
を毎回記憶し、前回のＶＤのパルス幅との変化を検出す
るパルス幅変化検出手段と、該変化の回数を数え、所定
の変化数を数えると出力信号を反転するカウント手段と
を備え、前記カウンと手段の出力信号により切り換え手
段を制御するようにしている。
【０００５】
【作用】以上のように構成したので、本発明の同期取り
込み回路によれば、外部ＶＤ信号を内部ＨＤ信号とクロ
ック信号によりラッチして発生する内部ＶＤ信号のパル
ス幅の変化を検出し、該変化が多い時は、前記内部ＨＤ
信号を１クロック遅らせた内部ＨＤ信号と切り換え、該
内部ＨＤによりゲートするクロックに同期して外部ＶＤ
信号を取り込むようにしている。
込み回路によれば、外部ＶＤ信号を内部ＨＤ信号とクロ
ック信号によりラッチして発生する内部ＶＤ信号のパル
ス幅の変化を検出し、該変化が多い時は、前記内部ＨＤ
信号を１クロック遅らせた内部ＨＤ信号と切り換え、該
内部ＨＤによりゲートするクロックに同期して外部ＶＤ
信号を取り込むようにしている。
【０００６】
【実施例】以下、図面に基づいて本発明による同期取り
込み回路を詳細に説明する。図１は本発明による同期取
り込み回路の一実施例を示す要部ブロック図である。図
において、１はＰＬＬ回路で、外部より入力する外部Ｈ
Ｄ信号に同期してクロック信号と内部ＨＤ信号を発生し
ている。２は１クロック遅延回路で、前記ＰＬＬ回路で
発生する内部ＨＤＤ信号を一端ラッチし、つぎのクロッ
クで読み出すことにより、内部ＨＤＤ信号を１クロック
遅延している。３は切り換え手段で、前記ＰＬＬ回路よ
りの内部ＨＤＤ信号と１クロック遅延回路よりの遅延Ｈ
Ｄ信号とを切り換えている。４は内部ＶＤ発生手段で、
外部より入力する外部ＶＤ信号を前記切り換え手段より
入力するＨＤ信号によりゲートするクロック信号でラッ
チして内部ＶＤ信号を発生している。５はパルス幅検出
手段で、前記内部ＶＤ発生手段よりの信号を微分する微
分回路５ａと、前記切り換え手段３よりのＨＤ信号を数
えるＨＤカウント手段５ｂとで構成し、前記微分回路５
ａよりの微分パルスによりＨＤカウント手段５ｂをセッ
ト，リセットして、前記内部ＶＤ発生手段よりのＶＤ信
号中のＨＤの数を数えることにより、内部ＶＤ信号のパ
ルス幅を検出している。６はパルス幅変化検出手段で、
前記パルス幅検出手段５よりのＶＤ信号のパルス幅検出
信号をラッチする幅ラッチ回路６ａと、前記パルス幅検
出手段５よりのＶＤパルス幅検出信号と、幅ラッチ回路
６ａよりの１Ｖ前のＶＤのパルス幅検出信号とを比較す
るパルス幅比較手段と、該比較結果を記憶する変化ラッ
チ回路６ｃとで構成し、ＶＤパルス幅の変化を検出して
いる。７はカウント手段で、例えば４ビットのカウンタ
で構成し、前記パルス幅変化検出手段６よりの変化検出
信号を入力し、変化の回数を数え、８回になると最大ビ
ットの出力信号を反転している。８は内部ＨＤ発生手段
で、前記切り換え手段３よりのＨＤ信号を遅延してＶＤ
との立ち上がり位相を合わせ、該内部ＨＤ信号を内部の
ＨＤ信号として使用している。尚、入力される外部同期
ドライブ信号（ＨＤ，ＶＤ信号）が、インターレス信号
の場合は、前記ＰＬＬ回路１よりの内部ＨＤ信号は２倍
の周波数とし、内部ＨＤ発生手段８で、１／２に分周す
ることにより対応している。
込み回路を詳細に説明する。図１は本発明による同期取
り込み回路の一実施例を示す要部ブロック図である。図
において、１はＰＬＬ回路で、外部より入力する外部Ｈ
Ｄ信号に同期してクロック信号と内部ＨＤ信号を発生し
ている。２は１クロック遅延回路で、前記ＰＬＬ回路で
発生する内部ＨＤＤ信号を一端ラッチし、つぎのクロッ
クで読み出すことにより、内部ＨＤＤ信号を１クロック
遅延している。３は切り換え手段で、前記ＰＬＬ回路よ
りの内部ＨＤＤ信号と１クロック遅延回路よりの遅延Ｈ
Ｄ信号とを切り換えている。４は内部ＶＤ発生手段で、
外部より入力する外部ＶＤ信号を前記切り換え手段より
入力するＨＤ信号によりゲートするクロック信号でラッ
チして内部ＶＤ信号を発生している。５はパルス幅検出
手段で、前記内部ＶＤ発生手段よりの信号を微分する微
分回路５ａと、前記切り換え手段３よりのＨＤ信号を数
えるＨＤカウント手段５ｂとで構成し、前記微分回路５
ａよりの微分パルスによりＨＤカウント手段５ｂをセッ
ト，リセットして、前記内部ＶＤ発生手段よりのＶＤ信
号中のＨＤの数を数えることにより、内部ＶＤ信号のパ
ルス幅を検出している。６はパルス幅変化検出手段で、
前記パルス幅検出手段５よりのＶＤ信号のパルス幅検出
信号をラッチする幅ラッチ回路６ａと、前記パルス幅検
出手段５よりのＶＤパルス幅検出信号と、幅ラッチ回路
６ａよりの１Ｖ前のＶＤのパルス幅検出信号とを比較す
るパルス幅比較手段と、該比較結果を記憶する変化ラッ
チ回路６ｃとで構成し、ＶＤパルス幅の変化を検出して
いる。７はカウント手段で、例えば４ビットのカウンタ
で構成し、前記パルス幅変化検出手段６よりの変化検出
信号を入力し、変化の回数を数え、８回になると最大ビ
ットの出力信号を反転している。８は内部ＨＤ発生手段
で、前記切り換え手段３よりのＨＤ信号を遅延してＶＤ
との立ち上がり位相を合わせ、該内部ＨＤ信号を内部の
ＨＤ信号として使用している。尚、入力される外部同期
ドライブ信号（ＨＤ，ＶＤ信号）が、インターレス信号
の場合は、前記ＰＬＬ回路１よりの内部ＨＤ信号は２倍
の周波数とし、内部ＨＤ発生手段８で、１／２に分周す
ることにより対応している。
【０００７】以上の構成において、つぎにその動作を説
明する。図２は本発明による同期取り込み回路の各部の
信号のタイミングを示すタイミングチャートである。図
２を参照しながら動作を説明する。Ｓ１は外部よりＰＬ
Ｌ回路１に入力する外部ＨＤ信号で、ＰＬＬ回路１で
は、外部ＨＤＳ１に同期したクロック信号Ｓ２と、内部
ＨＤ信号Ｓ３を発生し、クロック信号Ｓ２は内部ＶＤ発
生手段４に入力され、内部ＨＤ信号Ｓ３は１クロック遅
延回路２および、切り換え手段３に入力している。１ク
ロック遅延回路２では前記内部ＨＤ信号Ｓ３を１クロッ
ク遅延する遅延ＨＤ信号Ｓ４を発生し、切り換え手段３
に入力している。切り換え手段３では前記内部ＨＤ信号
Ｓ３と遅延ＨＤ信号Ｓ４とを切り換え、切り換えるＨＤ
信号（Ｓ３またはＳ４）を内部ＶＤ発生手段４およびパ
ルス幅検出手段５に入力している。内部ＶＤ発生手段４
では、前記切り換えるＨＤ信号（Ｓ３またはＳ４）でク
ロック信号Ｓ２をゲートし、該ゲートするクロック信号
Ｓ２ｇをトリガーとして、外部より入力する外部ＶＤ信
号Ｓ５をラッチし、内部ＶＤ信号Ｓ６を発生し、該内部
ＶＤ信号Ｓ６は内部の信号処理用に使用される一方、パ
ルス幅検出手段５に入力されている。パルス幅検出手段
５では、微分回路５ａが前記内部ＶＤ信号Ｓ６を微分し
て、立ち下がりパルスと立ち上がりパルスを作り、立ち
下がりパルスでＨＤカウント手段５ｂをリセットして前
記入力する切り換えるＨＤ信号（Ｓ３またはＳ４）を数
え始め、立ち上がりパルスでＨＤカウント手段５ｂをセ
ットして内部ＶＤ信号Ｓ６のパルス幅内に含まれるＨＤ
信号（Ｓ３またはＳ４）を数え、そのＨＤ数Ｎをパルス
幅変化検出手段６に入力している。パルス幅変化検出手
段６では、ＨＤ数Ｎを幅ラッチ回路６ａに入力して、前
記立ち下がりパルスのタイミングでラッチし、該ラッチ
するＨＤ数Ｎと１Ｖ後に入力するＨＤ数Ｎを比較手段６
ｂで比較し、ＨＤ数の変化を検出し、その結果を変化ラ
ッチ６ｃに記憶し、該変化ラッチ信号Ｓ９はカウント手
段７に入力している。カウント手段７では、前記変化ラ
ッチ信号Ｓ９が反転する回数をカウントし、最大ビット
信号Ｓ１０を前記切り換え手段の制御入力端子に入力
し、切り換え制御している。例えば、外部ＶＤ信号が、
図２のタイミングチャートに示すＳ５ａとＳ５ｂのよう
に外部ＨＤ信号との位相がずれている場合、Ｓ５ａの場
合は、Ｓ３の内部ＨＤを、Ｓ５ｂの場合は、Ｓ４の遅延
ＨＤを使用するように制御して、内部ＶＤ信号Ｓ６ａま
たはＳ６ｂを発生するため、従来のように、内部ＶＤ信
号のパルス幅が１Ｈ分変化することがない。尚、内部で
使用するＨＤは、前記切り換えるＨＤ信号（Ｓ３または
Ｓ４）を内部ＨＤ発生回路８に入力し、内部ＶＤ信号と
位相を合わせた内部ＨＤ信号Ｓ７を発生している。
明する。図２は本発明による同期取り込み回路の各部の
信号のタイミングを示すタイミングチャートである。図
２を参照しながら動作を説明する。Ｓ１は外部よりＰＬ
Ｌ回路１に入力する外部ＨＤ信号で、ＰＬＬ回路１で
は、外部ＨＤＳ１に同期したクロック信号Ｓ２と、内部
ＨＤ信号Ｓ３を発生し、クロック信号Ｓ２は内部ＶＤ発
生手段４に入力され、内部ＨＤ信号Ｓ３は１クロック遅
延回路２および、切り換え手段３に入力している。１ク
ロック遅延回路２では前記内部ＨＤ信号Ｓ３を１クロッ
ク遅延する遅延ＨＤ信号Ｓ４を発生し、切り換え手段３
に入力している。切り換え手段３では前記内部ＨＤ信号
Ｓ３と遅延ＨＤ信号Ｓ４とを切り換え、切り換えるＨＤ
信号（Ｓ３またはＳ４）を内部ＶＤ発生手段４およびパ
ルス幅検出手段５に入力している。内部ＶＤ発生手段４
では、前記切り換えるＨＤ信号（Ｓ３またはＳ４）でク
ロック信号Ｓ２をゲートし、該ゲートするクロック信号
Ｓ２ｇをトリガーとして、外部より入力する外部ＶＤ信
号Ｓ５をラッチし、内部ＶＤ信号Ｓ６を発生し、該内部
ＶＤ信号Ｓ６は内部の信号処理用に使用される一方、パ
ルス幅検出手段５に入力されている。パルス幅検出手段
５では、微分回路５ａが前記内部ＶＤ信号Ｓ６を微分し
て、立ち下がりパルスと立ち上がりパルスを作り、立ち
下がりパルスでＨＤカウント手段５ｂをリセットして前
記入力する切り換えるＨＤ信号（Ｓ３またはＳ４）を数
え始め、立ち上がりパルスでＨＤカウント手段５ｂをセ
ットして内部ＶＤ信号Ｓ６のパルス幅内に含まれるＨＤ
信号（Ｓ３またはＳ４）を数え、そのＨＤ数Ｎをパルス
幅変化検出手段６に入力している。パルス幅変化検出手
段６では、ＨＤ数Ｎを幅ラッチ回路６ａに入力して、前
記立ち下がりパルスのタイミングでラッチし、該ラッチ
するＨＤ数Ｎと１Ｖ後に入力するＨＤ数Ｎを比較手段６
ｂで比較し、ＨＤ数の変化を検出し、その結果を変化ラ
ッチ６ｃに記憶し、該変化ラッチ信号Ｓ９はカウント手
段７に入力している。カウント手段７では、前記変化ラ
ッチ信号Ｓ９が反転する回数をカウントし、最大ビット
信号Ｓ１０を前記切り換え手段の制御入力端子に入力
し、切り換え制御している。例えば、外部ＶＤ信号が、
図２のタイミングチャートに示すＳ５ａとＳ５ｂのよう
に外部ＨＤ信号との位相がずれている場合、Ｓ５ａの場
合は、Ｓ３の内部ＨＤを、Ｓ５ｂの場合は、Ｓ４の遅延
ＨＤを使用するように制御して、内部ＶＤ信号Ｓ６ａま
たはＳ６ｂを発生するため、従来のように、内部ＶＤ信
号のパルス幅が１Ｈ分変化することがない。尚、内部で
使用するＨＤは、前記切り換えるＨＤ信号（Ｓ３または
Ｓ４）を内部ＨＤ発生回路８に入力し、内部ＶＤ信号と
位相を合わせた内部ＨＤ信号Ｓ７を発生している。
【０００８】
【発明の効果】以上説明したように、本発明による同期
取り込み回路によれば、外部ＶＤ信号を内部ＨＤ信号と
クロック信号によりラッチして発生する内部ＶＤ信号の
パルス幅の変化を検出し、該変化が多い時は、前記内部
ＨＤ信号を１クロック遅らせた内部ＨＤ信号と切り換
え、該内部ＨＤによりゲートするクロックに同期して外
部ＶＤ信号を取り込むようにしているので、外部ＨＤ信
号と内部クロックとの位相関係がいかにあろうとも、パ
ルス幅の安定した内部ＶＤ信号を発生することができ
る。
取り込み回路によれば、外部ＶＤ信号を内部ＨＤ信号と
クロック信号によりラッチして発生する内部ＶＤ信号の
パルス幅の変化を検出し、該変化が多い時は、前記内部
ＨＤ信号を１クロック遅らせた内部ＨＤ信号と切り換
え、該内部ＨＤによりゲートするクロックに同期して外
部ＶＤ信号を取り込むようにしているので、外部ＨＤ信
号と内部クロックとの位相関係がいかにあろうとも、パ
ルス幅の安定した内部ＶＤ信号を発生することができ
る。
【図１】本発明による同期取り込み回路の一実施例を示
す要部ブロック図である。
す要部ブロック図である。
【図２】本発明による同期取り込み回路の一実施例を示
すタイミングチャートである。
すタイミングチャートである。
【図３】従来の同期取り込み回路を示す要部ブロック図
である。
である。
【図４】従来の同期取り込み回路のタイミングチャート
である。
である。
１ ＰＬＬ回路 ２ １クロック遅延回路 ３ 切り換え手段 ４ 内部ＶＤ発生手段 ５ パルス幅検出手段 ５ａ微分回路 ５ｂＨＤカウント手段 ６ パルス幅変化検出手段 ６ａ幅ラッチ回路 ６ｂ比較手段 ６ｃ変化ラッチ回路 ７ カウント手段 ８ 内部ＨＤ発生手段
Claims (5)
- 【請求項１】 外部より入力する外部ＨＤ信号に同期し
てクロック信号と内部ＨＤ信号を発生するＰＬＬ回路
と、前記内部ＨＤを１クロック分遅延する１クロック遅
延回路と、前記ＰＬＬ回路よりの内部ＨＤ信号と１クロ
ック遅延回路よりの遅延ＨＤ信号を切り換える切り換え
手段と、外部より入力する外部ＶＤ信号を前記クロック
信号と切り換え手段よりのＨＤ信号により内部ＶＤ信号
を発生する内部ＶＤ発生手段と、前記内部ＶＤ信号のパ
ルス幅を検出するパルス幅検出手段と、該検出するパル
ス幅を毎回記憶し、前回のＶＤのパルス幅との変化を検
出するパルス幅変化検出手段と、該変化の回数を数え、
所定の変化数を数えると出力信号を反転するカウント手
段とを備え、前記カウンと手段の出力信号により切り換
え手段を制御するようにしていることを特徴とする同期
取り込み回路。 - 【請求項２】 前記ＰＬＬの発生する内部ＨＤは、外部
ＨＤの２倍の周波数として、前記内部ＶＤ発生手段に入
力していることを特徴とする請求項１記載の同期取り込
み回路。 - 【請求項３】 前記パルス幅検出手段は、内部ＶＤ信号
を微分する微分回路と、内部ＶＤの幅の中の内部ＨＤの
数を数えるＨＤカウント手段とにより構成し、ＨＤの数
によりパルス幅を検出していることを特徴とする請求項
１記載の同期取り込み回路。 - 【請求項４】 前記パルス幅変化検出手段は、前記パル
ス幅検出手段よりのパルス幅を毎回ラッチするラッチ回
路と、該ラッチ回路の出力と前記パルス幅検出手段の出
力とを比較する比較手段と、該比較信号を記憶する変化
ラッチ回路とで構成し、パルス幅の変化を検出している
ことを特徴とする請求項１記載の同期取り込み回路。 - 【請求項５】 前記カウント手段は、前記パルス幅変化
検出手段よりの変化検出信号をカウントするカウンタ回
路として、最大ビット出力を前記切り換え手段の制御用
に使用していることを特徴とする請求項１記載の同期取
り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06082071A JP3125910B2 (ja) | 1994-04-20 | 1994-04-20 | 同期取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06082071A JP3125910B2 (ja) | 1994-04-20 | 1994-04-20 | 同期取り込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07298090A true JPH07298090A (ja) | 1995-11-10 |
| JP3125910B2 JP3125910B2 (ja) | 2001-01-22 |
Family
ID=13764259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06082071A Expired - Fee Related JP3125910B2 (ja) | 1994-04-20 | 1994-04-20 | 同期取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06241217A (ja) * | 1993-02-09 | 1994-08-30 | Wako Koki:Kk | ナット |
-
1994
- 1994-04-20 JP JP06082071A patent/JP3125910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3125910B2 (ja) | 2001-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |