JP3875043B2 - タイミング信号の受け渡し回路 - Google Patents
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、システムクロックの周波数が異なる二つの映像信号処理回路間にて、前段回路から後段回路に対してタイミング信号の受け渡しを行なうための技術に関する。
【0002】
【従来の技術】
従来、システムクロックの周波数が異なる二つの映像信号処理回路間にて、タイミング信号の受け渡しを行なう場合、双方の回路のシステムクロックの位相が互いに異なることから、前段回路のシステムクロックに同期したタイミング信号は、受け渡されたそのままの状態では、後段回路において、常にジッターを伴うことになる。
したがって、後段回路において、このようなジッターを伴ったタイミング信号を基準信号として、映像信号の処理を行なうと、映像信号における水平同期信号および垂直同期信号が不安定になり、映像信号により得られる画面に乱れが生ずることがある。
【0003】
このため、システムクロックの周波数が異なる二つの映像信号処理回路間にて、タイミング信号の受け渡しを行なう場合には、前段回路および後段回路に、それぞれシステムクロックに対応したPLL回路を組み込むことにより、前段回路および後段回路において、それぞれ安定したタイミング信号を得て、画面に乱れが生じないようにしている。
【0004】
例えば、特開平5−327684号公報には、異なる周波数のシステムクロックで構成される回路間のシステムクロックの位相関係を、各回路に組み込まれるPLL回路により規定して、タイミング信号の受け渡しを確実に行なうようにしたタイミング回路が開示されている。
また、不安定な同期信号を保護するために、例えば特開平01−144738号公報にて、検出用の時間的ウィンドウを設定することにより、その検出ウィンドウ内のジッターを吸収するようにした、ウィンドウ法同期保護回路が開示されている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述したタイミング回路やウィンドウ法同期保護回路においては、以下のような問題がある。
すなわち、上述した特開平5−327684号公報によるタイミング回路においては、システムクロックの周波数が異なる各回路に、それぞれPLL回路が組み込まれているので、回路全体の規模が大きくなり、部品コストが高くなると共に、回路全体が大型化してしまう。
【0006】
また、上述した特開平01−144738号公報によるウィンドウ法同期保護回路においては、前段回路における映像信号による画面の上部では、AFCが不安定であり、また画面の下部では、例えば前段回路がVTRの場合にヘッド切換えのために大きなジッターを伴うことがあるので、このような画面の上部または下部にタイミング信号が設定されている場合には、ウィンドウ法同期保護回路によっても、安定したタイミング信号の受け渡しが困難になってしまう。
【0007】
本発明は、上記の問題を解決すべくなされたものであり、システムクロックの周波数が異なる二つの映像信号処理回路間にて、画面の乱れを生ずることなく、前段回路から後段回路に対して常に安定したタイミング信号の受け渡しをできるようにした、タイミング信号の受け渡し回路の提供を目的とする。
【0008】
【課題を解決するための手段】
この目的を達成するため、本発明の請求項1記載のタイミング信号の受け渡し回路は、システムクロックの周波数が互いに異なる二つの映像信号処理回路間に接続されるタイミング信号の受け渡し回路であって、前段の映像信号処理回路からの前段システムクロックに同期する第一のタイミング信号が、映像信号による画面の中央付近に設定されており、前段の映像信号処理回路から受け渡される上記第一のタイミング信号に基づいて、後段の映像信号処理回路の後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡す構成としてある。
【0009】
タイミング信号の受け渡し回路をこのような構成とすると、システムクロックの周波数が異なる二つの映像信号処理回路間にて、前段システムクロックに同期した第一のタイミング信号を、システムクロックの周波数が異なる後段の映像信号処理回路に受け渡す場合に、上記第一のタイミング信号が、前段の映像信号処理回路における映像信号による画面の中央付近に設定されていることにより、後段の映像信号処理回路に受け渡されるタイミング信号は、前段の映像信号処理回路におけるAFCの不安定さや、前段回路がVTRである場合にヘッド切換えによるタイミングずれの影響を受けることがない。
これにより、後段システムクロックに同期した第二のタイミング信号が常に安定した状態で生成されるので、システムクロックの周波数の差異による後段の映像信号処理回路における映像信号による画面の乱れを排除することができる。
【0010】
請求項2記載のタイミング信号の受け渡し回路は、前段の映像信号処理回路から受け渡される上記第一のタイミング信号を、後段の映像信号処理回路のシステムクロックを動作クロックとして同期保護をかける同期保護回路と、上記同期保護回路で同期保護をかけられた第一のタイミング信号および後段の映像信号処理回路の後段システムクロックに基づいて、後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡すタイミング信号発生回路と、を設けた構成としてある。
【0011】
タイミング信号の受け渡し回路をこのような構成とすると、同期保護回路により、第一のタイミング信号における所定範囲内のジッターを吸収することによって、第一のタイミング信号の同期保護を行なうことにより、第一のタイミング信号が安定化されることになり、システムクロックの周波数の差異による後段の映像信号処理回路における映像信号による画面の乱れを排除することができる。
【0012】
請求項3記載のタイミング信号の受け渡し回路は、上記同期保護回路が、同期保護をかけられた第一のタイミング信号を、後段システムクロックに同期した信号に乗り換える構成としてある。
タイミング信号の受け渡し回路をこのような構成とすると、同期保護および乗り換えによって、第一のタイミング信号がより一層安定化されると共に、後段システムクロックと同期されることになる。
【0013】
請求項4記載のタイミング信号の受け渡し回路は、上記同期保護回路が、後段システムクロックに基づいて、後段システムクロックに同期した信号を発生するクロックカウンタを備えている構成としてある。
タイミング信号の受け渡し回路をこのような構成とすると、クロックカウンタにより、後段システムクロックに基づいて、乗り換えられた後段システムクロックに同期した信号が発生する。
【0014】
請求項5記載のタイミング信号の受け渡し回路は、上記タイミング信号発生回路が、同期保護回路にて後段システムクロックに同期して乗り換えられた信号と後段システムクロックに基づいて、後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡す構成としてある。
タイミング信号の受け渡し回路をこのような構成とすると、乗り換えられた信号に基づいて、タイミング信号発生回路が、後段システムクロックに同期して常に安定した第二のタイミング信号を発生させることができる。
【0015】
請求項6記載のタイミング信号の受け渡し回路は、上記同期保護回路が、検出ウィンドウを利用して、前段システムクロックに同期した第一のタイミング信号の同期保護を行なう構成としてある。
タイミング信号の受け渡し回路をこのような構成とすると、簡単な構成により、容易に第一のタイミング信号の同期保護を行なうことができると共に、第一のタイミング信号が、前段の映像信号処理回路における映像信号による画面の中央付近に設定されていることにより、後段の映像信号処理回路に受け渡されるタイミング信号は、前段の映像信号処理回路におけるAFCの不安定さや、前段回路がVTRである場合のヘッド切換えによるタイミングずれの影響を受けることがない。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
まず、本発明によるタイミング信号の受け渡し回路の一実施形態について、図1を参照して説明する。
図1は、本実施形態によるタイミング信号の受け渡し回路の構成を示すブロック図である。
【0017】
図1に示すように、タイミング信号の受け渡し回路10は、同期保護回路11と、タイミング信号発生回路12と、から構成されている。
上記同期保護回路11は、前段の映像信号処理回路(以下、前段回路という)13から受け渡される前段回路のシステムクロックC1(以下、前段システムクロックという)に同期した第一のタイミング信号S1を、後段の映像信号処理回路14(以下、後段回路という)のシステムクロックC2(以下、後段システムクロックという)を動作クロックとして同期保護を行なうように構成されている。
【0018】
ここで、上記第一のタイミング信号S1は、前段回路における映像信号による画面の中央付近に設定されている。
すなわち、上記第一のタイミング信号S1は、例えば上記映像信号による画面のうち、AFCが不安定な画面の上部、そして前段回路13がVTRである場合のヘッド切換えによるタイミングのずれが発生する画面の下部を除いて、AFCの安定する画面の上部10%より下方、そしてVTRのヘッド切換えが行なわれる画面下部より上方である中央付近に設定されている。
これにより、本タイミング信号の受け渡し回路10に受け渡される第一のタイミング信号S1は、常に安定した状態で同期保護回路11に入力されることになる。
【0019】
上記タイミング信号発生回路12は、上記同期保護回路11で同期保護をかけられた第一のタイミング信号S1と後段システムクロックC2により、後段システムクロックC2に同期した第二のタイミング信号S2を発生させる。
【0020】
ここで、上記同期保護回路11は、より詳細には、図2に示すように構成されている。
図2において、同期保護回路11は、パルス幅変更回路21と、第一及び第二の二つのアンドゲート22,23と、第一のオアゲート24と、不一致カウンタ25と、第二のオアゲート26と、クロックカウンタ27と、検出ウィンドウ発生回路28と、反転回路29と、から構成されている。
【0021】
上記パルス幅変更回路21は、前段回路13から、前段システムクロックC1に同期した第一のタイミング信号S1と、後段回路14から、後段システムクロックC2が入力され、前段回路13から受け渡される第一のタイミング信号S1に関して、そのパルス幅を、後段システムクロックの一周期幅に変更して、その信号S1aを第一および第二のアンドゲート22,23の一方の入力端子に出力するようになっている。
【0022】
上記第一のアンドゲート22は、一方の入力端子に、パルス幅変更回路21の出力信号S1aが入力されると共に、他方の入力端子に、検出ウィンドウ発生回路28からの信号Wが反転回路29を介して入力されるようになっている。
【0023】
上記第二のアンドゲート23は、一方の入力端子に、パルス幅変更回路21の出力信号S1aが入力されると共に、他方の入力端子に、検出ウィンドウ発生回路28からの信号Wが直接に入力されるようになっている。
【0024】
上記第一のオアゲート24は、一方の入力端子に、第二のアンドゲート23の出力信号が入力されると共に、他方の入力端子に、不一致カウンタ25のリップルキャリー端子RCからの信号が入力されるようになっている。
【0025】
上記不一致カウンタ25は、後段システムクロックC2がクロック端子CLKに入力され、第一のアンドゲート22からの信号がイネーブル端子ENに入力されると共に、リップルキャリー端子RCがオアゲート24,26の一方の入力端子に接続されている。
さらに、上記不一致カウンタ25は、第二のアンドゲート23からの信号が第一のオアゲート24を介してロード端子LDに入力されたとき、ロード値25aの値を初期値としてロードするようになっている。
【0026】
これにより、不一致カウンタ25は、第一のアンドゲート22からの信号があるときのみ、この第一のアンドゲート22の出力信号をカウントする。
そして、不一致カウンタ25は、そのカウント値が最大になったとき、リップルキャリー端子RCから信号を出力して、第一のオアゲート24からロード端子LDに信号が入力されることにより、ロード値25aの値を再ロードすると共に、第二のオアゲート26を介してクロックカウンタ27のクリア端子CLRに信号を入力して、クロックカウンタ27のカウント値をクリアする。
【0027】
上記第二のオアゲート26は、一方の入力端子に、不一致カウンタ25のリップルキャリー端子RCからの信号が入力されると共に、他方の入力端子に、タイミング信号発生回路12からの第二のタイミング信号S2が入力されるようになっている。
【0028】
上記クロックカウンタ27は、クロック端子CLKに後段システムクロックC2が入力されると共に、クリア端子CLRに第二のオアゲート26からの信号が入力され、出力信号S3をタイミング信号発生回路12および検出ウィンドウ発生回路28に出力するようになっている。
【0029】
上記検出ウィンドウ発生回路28は、クロックカウンタ27からの信号S3に基づいて、タイミング信号発生回路12の出力信号S2の時間的位置を中心とし、前段システムクロックC1に同期した第一のタイミング信号S2を保護する範囲にウィンドウ(信号W)を生成する。
【0030】
次に、本実施形態のタイミング信号の受け渡し回路10の動作について、図3を参照して説明する。
まず、通常状態においては、クロックカウンタ27は、タイミング信号発生回路12からの第二のタイミング信号S2(図3のa参照)により、自己リセットをかけながら、後段システムクロックC2に同期して動作する。
【0031】
これを受けて、タイミング信号発生回路12は、例えばクロックカウンタ27からの信号S3を、後段システムクロックC2に見合ったデコード値にデコードして、第二のオアゲート26に送出すると共に、後段システムクロックC2のタイミングに乗り換えられた第二のタイミング信号S2として、後段回路14に出力するようになっている。
【0032】
ここで、同期保護回路11は、入力される前段システムクロックC1に同期した第一のタイミング信号S1を保護するために、クロックカウンタ27を以下のようにしてリセットするようになっている。
すなわち、第一のタイミング信号S1は、同期保護回路11のパルス幅変更回路21に入力され、後段システムクロックの一周期幅に変更されて(図3の(d),(h)参照)、信号S1aとして第一および第二のアンドゲート22,23の一方の入力端子に入力される。
【0033】
ここで、第一のアンドゲート22の他方の入力端子には、タイミング信号発生回路12からの第二のタイミング信号S2(図3の(a)参照)を中心とする検出ウィンドウ発生回路28からの信号W(図3の(b)参照)が入力され、また第二のアンドゲート23の他方の入力端子には、検出ウィンドウ発生回路28からの信号Wが反転回路29により反転して(図3の(c)参照)入力される。
【0034】
これにより、第一のアンドゲート22および第二のアンドゲート23は、それぞれ二つの入力信号の論理積を出力することになる。
すなわち、第二のアンドゲート23は、前段システムクロックC1に同期した第一のタイミング信号S1を後段システムクロックC2の一周期幅に変更したパルス幅変更回路21の出力信号S1a(図3の(d)または(h)参照)が、前記検出ウィンドウ発生回路28により生成された検出ウィンドウW(図3の(b)参照)内に位置する場合にのみ、信号を出力するようになっている(図3の(e)または(i)参照)。
【0035】
これに対して、第一のアンドゲート22は、同様にパルス幅変更回路21の出力信号S1a(図3の(d)または(h)参照)が、前記検出ウィンドウ発生回路28により生成された検出ウィンドウW(図3の(b)参照)の外に位置する場合にのみ、信号を出力するようになっている(図3の(f)または(j)参照)。
【0036】
これにより、第二のアンドゲート23の出力信号(図3の(e)参照)が、第一のオアゲート24を介して、不一致カウンタ25のロード端子LDに入力されると、不一致カウンタ25は、図3の(g)に示すように、ロード値25aの値を初期値として取り込む。
【0037】
ここで、不一致カウンタ25は、図3の(j)に示すように、第一のアンドゲート22からの信号がある場合にのみ、第一のアンドゲート22からの信号をカウントする(図3の(k)参照)。
したがって、不一致カウンタ25は、第一のオアゲート24からの信号によりロード値25aの値をロードしないまま、第一のアンドゲート22からの信号をカウントし続けることになる。
【0038】
そして、不一致カウンタ25は、そのカウント値が最大になると、リップルキャリー端子RCから信号を出力する。
これにより、不一致カウンタ25は、このリップルキャリー端子RCからの信号が第一のオアゲート24を介してロード端子LDに入力されることにより、ロード値25aの値を初期値として再ロードする。
また、クロックカウンタ27は、このリップルキャリー端子RCからの信号が第二のオアゲート26を介してクリア端子CLRに入力されることにより、リセットされ、そのカウント値がクリアされる。
【0039】
そして、このクロックカウンタ27のカウント値のクリアにより、検出ウィンドウ発生回路28は、パルス幅変更回路21からの最新のタイミング信号を中心とした位置に、新たな検出ウィンドウ(信号W)を生成する。
このようにして、この新たな検出ウィンドウにて、上記動作が繰返し行なわれる。
【0040】
したがって、図2に示した同期保護回路11は、後段システムクロックC2の一周期幅に変更された前段システムクロックに同期した第一のタイミング信号S1aが、ある決まった回数連続して検出ウィンドウWの外側に位置する場合にのみ、後段システムクロックC2に同期して動作するクロックカウンタ27がリセットされる。
【0041】
これに対して、第一のタイミング信号S1aが一回でも検出ウィンドウW内に位置する場合には、直ぐに不一致カウンタ25がロード値25aの値を初期値としてロードし、不一致カウンタ25のカウント値が最大となるまでクロックカウンタ27がリセットされない。これにより、この間、前段システムクロックC1に同期した第一のタイミング信号S1が同期保護されることになる。
【0042】
したがって、システムクロックの周波数が異なる二つの映像信号処理回路である前段回路13および後段回路14の間にて、前段システムクロックC1に同期した第一のタイミング信号S1を、システムクロックの周波数が異なる後段回路14に受け渡す場合に、上記第一のタイミング信号S1が、前段回路13における映像信号による画面の中央付近に設定されていることにより、前段回路13のAFCの不安定さや、前段回路がVTRである場合のヘッド切換えによるタイミングずれの影響を受けることがない。
【0043】
これにより、タイミング信号発生回路12により、後段システムクロックC2に同期した第二のタイミング信号S2が常に安定した状態で生成されるので、システムクロックの周波数の差異による後段回路14における映像信号による画面の乱れが排除され得ることになる。
【0044】
上述した実施形態においては、同期保護回路11は、検出ウィンドウ発生回路28により生成される検出ウィンドウWを利用して、不一致カウンタ25およびクロックカウンタ27により、後段システムクロックC2のタイミングに乗り換えられた信号S3を発生するように構成されているが、これに限らず、他の構成により、後段システムクロックのタイミングに乗り換えられた信号S3を発生するようにしてもよく、あるいはタイミング信号発生回路12が直接に第二のタイミング信号S2を生成するようにしてもよい。
【0045】
【発明の効果】
以上のように、本発明によれば、システムクロックの周波数が異なる二つの映像信号処理回路間にて、前段システムクロックに同期した第一のタイミング信号を、システムクロックの周波数が異なる後段の映像信号処理回路に受け渡す場合に、上記第一のタイミング信号が、前段の映像信号処理回路における映像信号による画面の中央付近に設定されていることにより、後段の映像信号処理回路に受け渡されるタイミング信号は、前段の映像信号処理回路におけるAFCの不安定さや、前段回路がVTRである場合のヘッド切換えによるタイミングずれの影響を受けることがない。
これにより、後段システムクロックに同期した第二のタイミング信号が常に安定した状態で生成されるので、システムクロックの周波数の差異による後段の映像信号処理回路における映像信号による画面の乱れを排除することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態のタイミング信号の受け渡し回路の構成を示す概略図である。
【図2】図1のタイミング信号の受け渡し回路における同期保護回路の構成例を示すブロック図である。
【図3】図1のタイミング信号の受け渡し回路における各部の信号を示すタイムチャートである。
【符号の説明】
10 タイミング信号の受け渡し回路
11 同期保護回路
12 タイミング信号発生回路
13 前段の映像信号処理回路(前段回路)
14 後段の映像信号処理回路(後段回路)
21 パルス幅変更回路
22 第一のアンドゲート
23 第二のアンドゲート
24 第一のオアゲート
25 不一致カウンタ
25a ロード値
26 第二のオアゲート
27 クロックカウンタ
28 検出ウィンドウ発生回路
29 反転回路
Claims (6)
- システムクロックの周波数が互いに異なる二つの映像信号処理回路間に接続されるタイミング信号の受け渡し回路であって、
前段の映像信号処理回路からの前段システムクロックに同期する第一のタイミング信号が、映像信号による画面の中央付近に設定されており、
前段の映像信号処理回路から受け渡される上記第一のタイミング信号に基づいて、後段の映像信号処理回路の後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡すことを特徴とするタイミング信号の受け渡し回路。 - 前段の映像信号処理回路から受け渡される上記第一のタイミング信号を、後段の映像信号処理回路のシステムクロックを動作クロックとして同期保護をかける同期保護回路と、
上記同期保護回路で同期保護をかけられた第一のタイミング信号および後段の映像信号処理回路の後段システムクロックに基づいて、後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡すタイミング信号発生回路と、
を設けたことを特徴とする請求項1に記載のタイミング信号の受け渡し回路。 - 上記同期保護回路が、同期保護をかけられた第一のタイミング信号を、後段システムクロックに同期した信号に乗り換えることを特徴とする請求項2に記載のタイミング信号の受け渡し回路。
- 上記同期保護回路が、後段システムクロックに基づいて、後段システムクロックに同期した信号を発生するクロックカウンタを備えていることを特徴とする請求項3に記載のタイミング信号の受け渡し回路。
- 上記タイミング信号発生回路が、同期保護回路にて後段システムクロックに同期して乗り換えられた信号と後段システムクロックに基づいて、後段システムクロックに同期した第二のタイミング信号を生成して、後段の映像信号処理回路に受け渡すことを特徴とする請求項3または4に記載のタイミング信号の受け渡し回路。
- 上記同期保護回路が、検出ウィンドウを利用して、前段システムクロックに同期した第一のタイミング信号の同期保護を行なうことを特徴とする請求項1から5のいずれかに記載のタイミング信号の受け渡し回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001164881A JP3875043B2 (ja) | 2001-05-31 | 2001-05-31 | タイミング信号の受け渡し回路 |
US10/156,209 US7268827B2 (en) | 2001-05-31 | 2002-05-28 | Circuit for transferring a timing signal between circuits having different clock frequencies |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001164881A JP3875043B2 (ja) | 2001-05-31 | 2001-05-31 | タイミング信号の受け渡し回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002359752A JP2002359752A (ja) | 2002-12-13 |
JP3875043B2 true JP3875043B2 (ja) | 2007-01-31 |
Family
ID=19007630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001164881A Expired - Lifetime JP3875043B2 (ja) | 2001-05-31 | 2001-05-31 | タイミング信号の受け渡し回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7268827B2 (ja) |
JP (1) | JP3875043B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8970631B2 (en) * | 2009-03-30 | 2015-03-03 | Nec Display Solutions, Ltd. | Video display device |
WO2016126186A1 (en) * | 2015-02-04 | 2016-08-11 | Telefonaktiebolaget Lm Ericsson (Publ) | Advertisement and connection setup in a wireless communication network |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU596025B2 (en) * | 1987-08-05 | 1990-04-12 | Kabushiki Kaisha Toshiba | Disk reproduction device |
JPH01144738A (ja) | 1987-11-30 | 1989-06-07 | Nec Home Electron Ltd | ウインドウ法同期保護回路 |
JP3072900B2 (ja) * | 1988-08-10 | 2000-08-07 | ソニー株式会社 | テレビジョン受像機のブランキング回路 |
JP3219160B2 (ja) | 1992-04-17 | 2001-10-15 | ソニー株式会社 | テレビジョン信号処理装置 |
US5774701A (en) * | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
KR100193806B1 (ko) * | 1995-10-13 | 1999-06-15 | 윤종용 | 교환시스템의 클럭 발생회로 및 방법 |
EP0849938A3 (en) * | 1996-12-20 | 1999-02-24 | Hitachi, Ltd. | A magnetic recording/reproducing apparatus and the same equiped with an image sensor |
US6175603B1 (en) * | 1997-08-07 | 2001-01-16 | Cisco Technology, Inc. | System for managing signals in different clock domains and a programmable digital filter |
-
2001
- 2001-05-31 JP JP2001164881A patent/JP3875043B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-28 US US10/156,209 patent/US7268827B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020181934A1 (en) | 2002-12-05 |
JP2002359752A (ja) | 2002-12-13 |
US7268827B2 (en) | 2007-09-11 |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
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