DE2355470A1 - Taktgeber - Google Patents
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- DE2355470A1 DE2355470A1 DE19732355470 DE2355470A DE2355470A1 DE 2355470 A1 DE2355470 A1 DE 2355470A1 DE 19732355470 DE19732355470 DE 19732355470 DE 2355470 A DE2355470 A DE 2355470A DE 2355470 A1 DE2355470 A1 DE 2355470A1
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Description
ffi© Erfindung betrifft @£nen Taktgeber mit seitlicher, -!installing durch si» Nadbrietafce&seioJhtesi darstellendes mad SelarltätS0
übergang© ausweiseades binirecäiertes Äaalogsignal entsprechend
f dss
taktetar Sclileif©a
Zwecke der Bifetafefeimg
Jkaweadtaag ia der
spasmiasigsgesteuerten Ossillatorea für der digitalen
spasmiasigsgesteuerten Ossillatorea für der digitalen
Hacla dem Stand© der T@o!B3,1ßs ist die Iferweiidtaag plsaseagetakt@t©r
" Schleifenanosdnusigen mit spaasiimgsgesteuerteB Ös.si3.1ator©a ffe
die Bittaktang bsi MBcbriLssformatlonen eathalteaöea. Analogsigaalea
bereits bekannte '.-■■■ " - " ■
Bia Beispi©! dafür ist in der US-Pateatschriffe 3 'SO2- 834
Dabei Iiaadeit es sich um ©in®. Proportioaalstemeramo
eia<ai &btast~ isaö eim@a Haltskreis für das aaalog®
signal im S'asaiaHiaaarbs&t mS,t ©in©m spaimiingsgest:@tß©rteis OssillatoEy
dsr voreileade issjiä"- aack@ilende Zeitgabeiaapialse gösStglicfe sk
©laem Talttsigaal erseiagito Biese Anordnung ist jedoeli nioSife iai
Standeff direkt d^rsfe. das saaloge »Eingangssignal angesteuert %n
werden und beaötigt ansatsliclie Schaltkreise sssr Bestissauaf der
alstuellen Polaritäten ämz Pegeltibergänge "des " analogen Slnga&gssignals o
£355479
Ein anderes Beispiel einer Proportionalsteueranordnung-zur Taktgabe
ist im üS-Patent 3- 599 110 -beschrieben» Die darin enthaltenen
Schaltkreise'sind jedoch ebenfalls nicht geeignet, direkt-mit.
dem analogen. Eingangssignal au arbeiten, und.verwenden ein. Paar
von Xrapulsgeneratoren, die unter-der Steuerung -dureh einen spannungsgesteuerten
Oszillator zur Erzeugung vor Takt- und Torimpulsen,
erforderlich, sind» Des weiteren ist dabei ein.wechselspannungsgesteuerter
Trigger sum Phasenvergleich des analogen Eisigaagsslgnals
mit dem Datentaktsignal erforderlich=
Das üS—Patent 3 376 517 behandelt einen Phaseavergleicher g der
mit nicshtpropartionaler Steuerung arbeiteto Auch dessen Schaltkreis® Isösmsa nicht direkt mit dem analogen Eingangssignal gs~
Due üS~Pa."fcs2it 3 500 22β besehreibt eins herköirauliöhe pliassacjs"=
ste*asrt£ Schleifenanordnung J7 iasi dar ein phasssiverglsiclieaäes
Flipflop durch, aufeinanderfolgende Singabe- bswe Tsävcimpnlse. ab-=
westeelnd siss~ bsw» ausgeschaltet wiEdo
Dis Jaisgafoe der vorliegssidesi Brfindiiag ist-die" Angabe exn.es ge- .
genübsr cisß vorgeaannfeea Aaordaii-ngsn verbesserten Taktgebers mit
einer phasengetakteten Schleife ^ wobei direkt die.Polaritätswschsei
des sinlaufeiadea Analogsiga®Is zur Steuerung eines flanken·=
geseiiaitetes. Flipflops verwendet weröen.^ desgesi gifsiteia Eingang ,
äas- Talstsigaal von einaia dieses er seug@nd©n abhängigen Ossillator
s'ßgaf ülirt wird ι dabei soll susä-csli-claer Schalfeferaisaufwand nacl^
fern Staacle dar Technik siiJi Bestibraiaang der relativen PolaritSl-isii
dss eE,ts?3r©cla®ndea Pegslübsrgäags des Analogsignale und des 1SsIZt."
signals 'jsrisiedea werdenc
Di© Isöisung dsr genanntes Aufgabe Ist. durch dea Patentanspruch 1
gek©SBselGAi.a®"it ο Vorteilhafte Ausgestaltungen sind in den. Oateransprüefes«
beschrieben»
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I- Ω Q S ? 7 / 0 9 ^ !?
informationen enthaltendes analoges Eingangssignal der Amplitude nach ausgewertet und in ein angenähertes Rechtecksignal umgeformt.
Das sich dabei ergebende Signal wird dem Tast- oder Steuereingang eines flankengetasteten Flipflops zugeführt, das seinerseits
über einen Tiefpaß in einer phasengetakteten Schleifenanordnung
mit einem spannungsgesteuerten Oszillator veränderbarer Frequenz zusammenarbeitet. Das Taktsignal vom spannungsgesteuerten Oszillator
wird dem logischen Eingang des Flipflops zugeführt. Das Taktsignal hat eine nominale Mittenfrequenz, die der doppelten
Bitfolgefrequenz des Eingangssignals gleicht. Ein Pegelwechsel
des Eingangssignals bewirkt die Durchgabe des anstehenden Taktsignalpegels zum Ausgang des vorgenannten Flipflops. Der sich dabei
ergebende Ausgangspegel ist nicht der Phasendifferenz zwischen Taktsignal und Eingangssignal proportional, sondern entspricht
einem vorgegebenen Pegel mit einer jeweiligen Polarität zur Frequenzversteilung des spannungsgesteuerten Oszillators dahingehend,
daß das Taktsignal in Synchronismus mit dem Eingangssignal kommt. Ein wiedergewonnenes Binär-Nutzsignal kann vom amplitudendiskriminierten
und in Rechteckform umgewandelten Eingangssignal durch Anlegung dieses Signals an den logischen Eingang
eines zweiten flankengetasteten Flipflops abgeleitet werden, wobei das zweite Flipflop durch die Polaritätsweclisel des Taktsignals
vom spannungsgesteuerten Oszillator getastet wird.
Das vorerwähnte Ausführungsbeispiel ist in den Zeichnungen dargestellt
und wird nachfolgend näher erläutert.
Es zeigen:
Fig. 1 ein Zeitschaubild mit den wesentlichen Signalwellenformen im gewählten Ausführungsbeispiel,
Fig. 2 ein entsprechendes Blockschaltbild,
Fig. 3 das Schaltbild eines dabei verwendbaren Tiefpasses und
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Fig. 4 ein weiteres Zeitschaubild zur Erläuterung.
Fig. 1 zeigt die zeitliche Lage und Wellenformen verschiedener
Signale im gewählten Ausführungsbeispiel. Fig. 2 ist das Blockschaltbild, das zugrundegelegt wird.
Code A ist ein binärcodiertes analoges Eingangssignal, dessen
dargestellte Perioden im Binärcode den Wert 10100 darstellen.
Dieses Signal mit der Bezeichnung Code A wird den Eingängen ü und D eines Amplitudendiskriminators 10 zugeführt, der seinerseits
die Umformung in ein Reehtecksignal durchführt. Solche
Schaltkreise entsprechen dem Stande der Technik. Wenn der Eingang ü in Beziehung zum Eingang D positiv ist, nimmt das Ausgangsignal
einen gegebenen hohen Pegel an, und umgekehrt. Die beschnittene Rechteckwellenform am Ausgang des Discriminators
ist in der zweiten Zeile der Fig. 1 als Signal Cede B alt einer
natürlicherweise gegebenen zeitlichen Instabilität dargestellt.
Dies ist durch die ausgezogenen und gestrichelten Linien für Code B symbolisiert, Die Wellenform 12 stellt ein Signal Coda B dar,
das einem Signal Code Ä bzw. einem Eingangssignal entspricht, dessen
positive Pegelwechsei jeweils negativen Pegeiweclhselsi der
TaktsIgnalwellenform gemäß der dritten Seile '/on Fig. 1 irorangehen.
Die Wellenform 12 illustriert somit einen %nsta<®är. bei
dem die Zeitlage des Code A früh liegt in Besag auf das Taktsignal.
Die gestrichelte Wellenform 14 illustriert ein Signal Code B, das einem Signal Code A entspricht? das seinerseits später liegt
als das Taktsignal.
Das Signal Code B wird dem Tasteingang eines flankengetasteten Flipflops FFl zugeführt. Dessen komplementäre Ausgänge für Q und Q
sind mit den Eingängen eines Tiefpasses 16 verbunden, dessen Ausgänge wiederum mit einem spannungsgestenerten Oszillator 18 veränderbarer
Frequenz verbunden sind. Dessen Mittenfrequenz 2fQ entspricht dem doppelten Wert der Bitfolgefrequenz f0 des Eingangssignals
Code A. Der Ausgang des Oszillators 18 gibt das Takt-
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signal 20 gemäß der dritten Zeile von Fig. 1 ab. Dieses Taktsignal
wird dem logischen Eingang des Flipflops FFl zugeführt.
Das flankengetastete Flipflop FFl ist ein solches bekannter Art
und arbeitet folgendermaßen% Ein positiver Pegelübergang von
Code B am Tasteingang läßt das Ausgangssignal Q einen Maximalpegel
annehmen,, dessen Polarität der jeweils herrschenden Polarität
des Taktsignals am logischen Eingang des Flipflops FFl gleicht.
Das Signal Q des Flipflops FFl ist jeweils komplementär sum Sinai
Q. Wenn Q hoch ist, dann ist Q tief.r-und umgekehrt. Das Ausgangssignal
des Flipflops FFl ist der Phasendifferenz zwischen
Code B und Taktsignal swar nicht proportional, wird jedoch immer
auf einen maximalen Ausgangspegel entsprechender Polarität bei
gegenüber dem Taktsignal früher oder später liegendem Code B eingestellt.
Die Äusgangsbedingungen des Flipflops FFl bleiben dann
zumindest solange konstant, bis der nächste mit Code B getastete Pegelwechsel n-<■"»■ auftritt „
Wenn Code B exakt synchron mit dem Taktsignal 20 liegt, d. h.
wenn die positiven Pegelübergäxige des Code B im wesentlichen mit
negativen .Pegelübsrgängen des Taktsignals 20 zeitlich susammenfallen,
dann nimmt das Flipflop FFl über gleiche Zeitdauern seine beide Signalzustände abwechselnd ein. Der Tiefpaß 16 bildet
den Sigaalmittelwert und erzeugt einen Neutralgustand der Steu-
©rspannungff die am Oszillator 18 anliegt« Damit wird das Taktsignal
auf der gerade herrschenden Frequenz gehalten.
soll der Fall betrachtet werden, daß Code B früh in bezug auf
dss Taktsignal liegtr wie dies durch Wellenform 12 dargestellt ist.
Die abwärts gerichteten Pfeile 22a gemäß Figo 1 zeigen die Tastseitpunkte
des Flipflops FFl an*. Es ist zu erkennen, daß ins
Positive gehende Pegelübergänge der Wellenform 12 negativen Obergängen
des Taktsignals 20 vorangehen. Jeder ins Positive gehende Übergang der Wellenform 12 fällt-mit einem positiven Taktpegel zusammen, so daß das Ausgängssignal Q von FFX jeweils im oberen
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Pegelzustand bleibt oder sofort in diesen versetzt wird, womit über den Tiefpaß 16 eine Steuerspannung abgegeben wird, die die
Frequenz des Oszillators 18 erhöht, um das Taktsignal 20 in Synchronismus
mit der Wellenform 12 des Code B zu bringen.
Umgekehrt folgt bei einer nachlaufenden Wellenform 14 des Code B jeder positive Pegelübergang einem negativen übergang des Taktsignals
20. Somit liegt bei jeder Tastung des Flipflops FFl an seinem logischen Eingang eine negative Halbperiode des Taktsignals
an, womit das Ausgangssignal Q heruntergeschaltet und
das Ausgangssignal Q auf einen hohen Pegel hochgeschaltet wird. Die durch die ins Positive gehenden Pegelübergänge der Wellenform
14 des Code B bewirkten Tastungen des Flipflops FFl sind nun durch abwärtsgerichtete Pfeile 22b bezeichnet. Die sich dabei
ergebenden Signale Q und Q lassen den Tiefpaß 16 dem spannungsgesteuerfcen
Oszillator 18 eine Steuerspannung zuführen, die die
Oszillatorfrequenz in umgekehrter Richtung verändert, mit dem
Ziel, die Phasendifferenz zwischen Code B und dem Taktsignal 20
zu verkleinern.
Beim gewählten Ausführungsbeispiel werden nur ins Positive gehende Pegelübergänge des Code B zur Flipflop-Tastung verwendet
und ins negative gehende Pegelübergänge unberücksichtigt gelassen. Jedoch wäre es durchaus ebenfalls möglich, nur die ins
Negative gehenden Pegelübergänge oder die Pegelübergänge beider
Polaritätsrichtungen zu verwenden.
Das Signal Code C in Fig. 1 stellt das aus dem Eingangs code A abgeleitete
Binärnutzsignal in Erweiterung der Erfindung dar. Dieses Signal Code C kann durch Verbindung des Tast- oder Steuereinganges
eines zweiten flankengeschalteten Flipflops FF2 mit dem Ausgang des spannungsgesteuerten Oszillators 18 und durch Verbindung des
logischen Eingangs dieses Flipflops mit dem Ausgang des Amplitudendiskriminators
10, d.h. mit der Quelle des Code B, gewonnen werden. Zu beachten ist dabei, daß die beiden Eingangsarten der
beiden Flipflops FFl und FF2 genau umgekehrt mit Takt- und Code
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B-Signalen gespeist werden. Das Flipflop FF2 verwendet 'die ins
Positive gehenden Pege!übergänge des Taktsignals 20 zur Durchschaltung
der jeweils anliegenden Polarität von Code B zum Ausgang des Flipflops FF2.Das entsprechende Ausgangssignäl ist mit.
Code C bezeichnet und entspricht direkt dem im Eingangssignal
Code A enthaltenen Binärcode 10100.
Die Schaltungsanordnung gemäß Fig. 2 ist keine Proportionalsteueranordnung
entsprechend dem Stande der Technik, sondern eine einfachere Steueranordnung, bei der das Flipflop FFl nur entscheidet,
ob das Signal Code B früh oder spät in bezug auf das Taktsignal 20 liegt. Das Ausgangssignal des Flipflops FFl enthält
dabei keine proportionalen Steuergrößen, sondern gibt nur die aktuelle Phasendifferenzrichtung zwischen Code B und Taktsignal
an. Die Pegel der Signale Q und Q des Flipflops FFl werden nur zwischen vollen Extremwerten hin- und hergeschaltet, je nachdem,
ob der Code B früh oder spät liegt, und diese Pegel werden
jeweils zumindest bis zur nächsten Abtastung des Taktsignals durch einen positiven Pegelübergang des Codes B gehalten« Somit
werden vorgegebene Extrempegel für Q und Q dem nachgeschalteten Tiefpass 16 .zugeführt, die angeben, ob Code B früh oder spät
.liegt= Durch Verwendung nur der ins Positive gehenden Pegelübergänge
der Eingangswellenform Code A zur Abtastung des Taktsignals 20 werden zusätzliche komplexe Schaltkreise zur Bestimmung der
jeweiligen Polarität des Tastsignals entsprechend dem bekannten Stande der Technik vermieden. Dieser vereinfachte und verbesserte
Taktgeber arbeitet somit direkt mit dem angenähert rechteckförmig
gemachten analogen Eingangssignal und benötigt keine Impulsgeneratoren
oder zusätzlichen Zeitimpulse oder Verzogerungsschaltkreise zur Sicherstellung, daß das gewonnene Signal Code C eine echte
und fehlerfreie Wiedergabe des Codes A ist» Der gewonnene Code C enthält dabei zwei Pegelübergänge pro Bitperiode bei einer binären
Eins und nur einen Pegelübergang pro Bitperiode, zur Darstellung einer binären Null» Offensichtlich könnte die vorliegende Erfindung
ebenso für andere Codeschemata verwendet werden*
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In Fig. 3 ist als Beispiel ein Tiefpaß 16 dargestellt. Die Pegel der Signale Q und Q am Ausgang des Flipflops FFl laden einen
Kondensator 24 auf und führen über die beiden Steuerleitungen und 28 zum spannungsgesteuerten Oszillator 18 Extrempegel der
jeweils richtigen Polarität zu, um das Ausgangs-Taktsignal 20
des spannungsgesteuerten Oszillators 18 im Synchronismus mit dem Signal Code B zu bringen. Im Beispiel soll ein hoher bzw. positiver
Pegel auf der Steuerleitung 26 die Frequenz des Oszillators 18 erhöhen, wohingegen ein hoher Pegel auf der Steuerleitung 28 die
Frequenz des Oszillators erniedrigt. Das Filter 16 hat eine Primärzeitkonstante,
die einige Male größer bemessen ist, als der maximale Zeitabstand zwischen den Tastungen des Plipflops FFl. Solche
spannungsgesteuerten Oszillatoren wie der Oszillator 18 sind nach dem Stande der Technik wohl bekannt.
Bei einer Verwendung der vorliegenden Erfindung kann die Datenfolgefrequenz
fo des Eingangscodes K 1,344 Megabits/sec. sein.
Insbesondere ist die vorliegende Erfindung mit vergleichbaren Datenfolgegeschwindigkeiten verwendbar. Der dargestellte Code
A gehört zur Familie der sogenannten frequenzgetasteten Codes;
die Erfindung ist jedoch auch für andere Codearten verwendbar.
Fig. 4 ähnelt der Fig. 1 und zeigt die wesentlichen Wellenformen bei der Verarbeitung eines Codes B, der gerade die Binärfolge
110011 darstellt. In Fig. 4 zeigt die zweite Zeile hierzu das Ausgangssignal des Amplitudendiskriminators IO, d. h. Code B,
Der Teil 30 des Wellenzuges weist positive Pegelübergänge auf, die negativen Flanken des Taktsignals 2O nacheilen. Die letzte
Zeile in Fig. 4 zeigt eine Wellenform, bei der anfangs das Signal Q am Flipflop FFl niedrigen Pegel führt. Die nach unten
zeigenden Pfeile 32 verdeutlichen den Zusammenhang zwischen positiv gerichteten Pegelübergängen des Code B und negativen
Pegeln des Taktsignals 20, das durch diese positiven Pegelübergänge von Code B abgetastet wird, .ähnlich gelten weitere abwärts
gerichtete Pfeile 34 zur Bezeichnung des Pegels des Ausgangssignals
Q von FFl. Q ist so lange abgesenkt, so lange positive
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Pege!übergänge von Code B negativen übergängen des Taktsignals 20
folgenο
Der Teil 36 im Wellesizug gilt für einen im Bezug auf das Taktsignal
früh liegenden Code B. Dabei wird das Ausgangssignal Q
des Flipflops FFI auf hohen Pegel geschaltet ι positive Pegelübergänge
des.Codes B laufen negativen Flanken-des Taktsignals voran.
Pfeile 38 zeigen wiederum, wann das Taktsignal mit Hilfe FFl
abgetastet wird? raid Pfeile 40 zeigen den Zustand des nunmehr '
hochgeschalteten Pegels des Signals Q an FPl0 Die oberste Zeile
von Fig-o 4 stellt wiederum das Äusgangssignal Code C des Flipflops
FF2 dar? das das empfangene analoge Eingangssignal in richtig
getaktet ausgewerteter Form, wiedergibt =
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Claims (1)
- PATENTANSPRÜCHETaktgeber mit zeitlicher Einstellung durch ein Nachrichtenzeichen darstellendes und Pegelübergänge aufweisendes binärcodiertes Analogsignal und mit einem frequenzvariierbaren, spannungsgesteuerten Oszillator, gekennzeichnet durch einen Phasenvergleicher {Flipflop FFl) e der durch Pegelübergänge des binärcodierten Analogsignals (Code A) getastet wird und der eine nur die Richtung der Phasendifferenz zwischen diesen Arialogsignal-Pegelübergängen und den Pegelübergängen eines mittels des spannungsgesteuerten Oszillators (18) örtlich erzeugten Taktsignals (20) -feststellt;,wobei am Phasenvergleicherausgang ein Osziilatorsteuersignal CQ/Q) abnehmbar" ist e dessen Polarität von der " jeweiligen Polarität des Tak-tsignals (2O) zu den Tas-fczeifcpunkten (22a? b) abhängt«,ο - Taktgeber nach Anspruch I, dadurch gekennzeichnet, ^, daß der Phasenvergleicher als Flipflop (FFl) mit einem vorwählenden logischen Signaleingang (Log« Eingang) und einem Tas-teingang ausgebildet ist raid daß das örtlich erseugte Taktsignal (20) dem logischen Signaleiagang"(Logo Eingang) und die Pege!übergänge des binärcodierteE Änalogsigaals (Cods A) dem Tasteingang des Flipflops CFFi) sagefüiirt werden, wobei d.ez dera iogissliea Sigaaleiagancf (Log» Eingang} söge führt® Takfcsigsialpegei mi-fc jeder 'Sa.s-tnZi.g sism FlipSlc-p-Ausgang durahsciialtbar ist =c Taktgeber nacfe Anspsiich 2 a dadurch gekenazeicliaefc s daß swischen dem Äusgang/dsn Ausgängen des phaseiwer™ gleichenden Flipflops (FFl) und dsm Siagang"/äen Ein·= gangen des spannuugsgsstevisrten Ossiilators (IS) ein Tiefpaß (2.S) vorgesehen ist οYO 972 048/· Γι ο> 9, ? 7 / Π Q ^ 74. Taktgeber nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet,daß vor dem Eingang des Taktgebers ein Amplitudendiskriminator (10) für die Umwandlung des zugeführten Analogsignals (Code A) in ein zumindest angenähert rechteckförmiges Signal (Code B) vorgesehen ist.5«, Taktgeber nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet,daß die Nennfrequens des Taktsignals (20) mindestens doppelt so hoch ist, wie die Bitfolgefrequenz des zugeführten Analogsignals (Code A) .6. Taktgeber nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet,daß das zugeführte Analogsignal (Code A) ein Zweifrequenzsignal ist,bei dem zwei Pegelübergänge während einer vorgegebenen Bitperiode ein erstes Binärzeichen (1) und ein Pegelübergang während der vorgegebenen Bitperiode ein zweites Binärzeichen (0) wiedergeben.7. Empfangsschaltungsanordnung mit einem Taktgeber nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet,daß ein Flipflop (FF2) vorgesehen ist, dessen Tasteingang das phasenkorrigierte örtlich erzeugte Taktsignal (2o) vom Oszillator (18) und dessen logischem Signaleingang (Log. Eingang) die Pegelübergänge des Analogsignals (Code A) zugeführt werden,wobei am Ausgang dieses Flipflops (FF2) ein das binärcodierte Analogsignal (Code A) wiedergebendes, rechteckförmiges Signal (Code C) abnehmbar ist.YO 972 O484 0 9 8 2 7/0932
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Family
ID=23240348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2355470A Expired DE2355470C3 (de) | 1972-12-27 | 1973-11-07 | Taktgeber |
Country Status (7)
Country | Link |
---|---|
US (1) | US3805180A (de) |
JP (1) | JPS5329448B2 (de) |
CA (1) | CA1000368A (de) |
DE (1) | DE2355470C3 (de) |
FR (1) | FR2212702B1 (de) |
GB (1) | GB1445725A (de) |
IT (1) | IT998627B (de) |
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