DE3505704C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Ermitteln und Überwachen der laufenden digitalen Summe (LDS) gemäß Oberbegriff des Patentanspruchs 1 bzw. 3.

Ein solches Verfahren wurde in der DE 34 34 852 A1, deren Inhalt als Stand der Technik gilt, vorgeschlagen. Dort wurde auch ein Blockschaltbild für eine Schaltungsanordnung zur Durchführung des Verfahrens angegeben.

In dem Aufsatz "Leitungscodierung und betriebliche Überwachung bei regenerativen Lichtleitkabel-Übertragungssystemen" von Drullmann und Kammerer in Frequenz 34/1980, Nr. 2, Seite 45 und folgende ist ein Verfahren zur Ermittlung der laufenden digitalen Summe eines binären Datensignals beschrieben. Zur Realisierung sind auch Schaltungsanordnungen angegeben, zum einen ein digitaler LDS-Zähler und zum anderen eine analoge Schaltungsanordnung mittels Integrator. Als digitaler LDS-Zähler ist ein 3stufiger Vorwärts-Rückwärtszähler eingesetzt, welcher die 7 Zustände der LDS zu speichern im Stande ist. Nachteilig ist hierbei der Aufwand an Digitalschaltkreisen sowie die verhältnismäßig hohe Leistungsaufnahme, da wegen der Übertragungsgeschwindigkeit von 168 MBaud in der 4. Stufe der PCM-Hierarchie Schottky-TTL- bzw. ECL-Schaltkreise eingesetzt werden müssen. Die analoge Fehlererkennungsschaltung weist dagegen einen vertretbaren Schaltungsaufwand bei vergleichsweise geringerer Leistungsaufnahme auf.

Aufgabe der vorliegenden Erfindung war es, ein Verfahren und eine Schaltungsanordnung zur Durchführung des LDS-Verfahrens der eingangs genannten Art anzugeben, die auch bei sehr hohen Übertragungsgeschwindigkeiten sicher arbeiten. Verfahren und Schaltungsanordnung sollen dabei in wenig aufwendiger Art realisierbar sein.

Diese Aufgabe wird gelöst durch ein Verfahren und eine Schaltungsanordnung mit den gekennzeichneten Merkmalen des Anspruchs 1 bzw. 3.

Das erfindungsgemäße Verfahren bzw. die Schaltungsanordnung zur Durchführung desselben weisen die Vorteile auf, daß sie in wenig aufwendiger Weise realisiert sind und auch bei sehr hohen Übertragungsgeschwindigkeiten noch eine sichere Betriebsfunktion aufweisen.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.

Die Fig. 1 zeigt ein Zustandsdiagramm für die LDS-Überwachung von 5B6B-codierten Signalen, die in zwei Teildatenströme aufgeteilt werden.

Die Fig. 2 stellt ein detailliertes Blockschaltbild für eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung dar.

In Fig. 3 schließlich ist ein detailliertes Schaltbild für die Anordnung nach Fig. 2 mit einer Detailauflösung von logischen Verknüpfungs- und Speichereinheiten wiedergegeben.

Die Fig. 4 zeigt ein Blockschaltbild für einen 2stufigen Vor-Rückwärtszähler mit 4 Zyklen und Bild 5 einen detaillierten Schaltplan auf der Grundlage von logischen Verknüpfungseinheiten für den selben Zähler.

Die Fig. 6 gibt eine Variante für einen Zähler gemäß Fig. 4 oder 5 wieder, während Fig. 7 den logischen Verknüpfungsschaltplan für einen schnellen 2stufigen Vor-Rückwärtszähler mit 3 Zyklen wiedergibt.

Das Zustandsdiagramm der Fig. 1 unterscheidet sich nicht von demjenigen der Fig. 1 in der eingangs genannten DE 34 34 852 A1, es wurde lediglich anders gezeichnet, so daß zwei Zyklen, der eine mit drei Zuständen und der andere mit vier Zuständen, erkennbar werden. Es sei angenommen, daß der Registerinhalt mit dem aktuellen Wert der LDS übereinstimme und den Wert 0 aufweise. Bei Eintreffen von paarweise gleichen Bits wird der Registerinhalt dann jeweils um 2 erhöht (bei 11) oder erniedrigt (bei 00). Bei Erreichen der Grenze +3, wodurch ein Wechsel vom 3er- zum 4er-Zyklus stattfindet, führen die Bitmuster 11 und 10, welch letzteres Bitmuster wieder zurückführt in den 3er-Zyklus, jeweils zur Überschreitung des zulässigen Bereichs von +3 und werden als Fehler angezeigt. Bei der unteren Grenze -3 gilt sinngemäß das gleiche für die Bitmuster 00 und 01, wobei bei 01 der Registerinhalt auf -2 ansteigt. Die beiden Bitmuster 10 und 01 führen also lediglich, wenn die beiden Grenzwerte von +3 bzw. -3 erreicht sind, zu einer Änderung des Registerinhaltes, alle anderen Registerzustände werden von diesen beiden Bitmustern nicht beeinflußt.

In Fig. 2 ist ein Serien-Parallel-Wandler S/P erkennbar, welcher aus dem seriell mit 678 MBit/s einlaufenden Datensignal D 2 Teildatenströme von 339 MBit/s S 1 und S 2 unter Zuhilfenahme des eingangsseitigen Taktes von 678 MHz und des ausgangsseitig verwendeten, durch eine Teilerstufe 2 : 1 geteilten Taktes T/2 von 339 MHz erzeugt. Die beiden Teildatenströme S 1 und S 2 werden einer Decodierlogik zugeführt, welche die 4 möglichen Zustände jeweils eines Bitpaares S 1, S 2 erkennt und jeweils einem Ausgang zuordnet. Durch die Decodierlogik werden der LDS-Speicher und eine Fehlerlogik angesteuert. Der LDS-Speicher besteht aus zwei 2stufigen Vor-Rückwärtszählern, wobei der eine den drei Zustände und der andere den vier Zustände umfassenden Zyklus gemäß Zustandsdiagramm nach Fig. 1 durchläuft. Die beiden Zähler laufen parallel mit der halben Taktfrequenz T/2 auf- bzw. abwärts, wobei sie bei Erreichen der Grenzzustände +2, -2, +3, -3 jeweils selbständig anhalten. Durch die Fehlerlogik wird der Zustand der Zähler mit dem Ausgang der Decodierlogik verglichen. Eine der Fehlerlogik nachgeschaltete Fehlerimpulserzeugung erzeugt für jeden Fehler ein mit dem Taktsignal T/2 verknüpftes Fehlerimpulssignal.

Der detaillierte Stromlaufplan gemäß Fig. 3 für die LDS-Schaltung nach Fig. 2 sieht logische Verknüpfungs- und Speicherelemente vor, die vorteilhafterweise in ECL-Technik ausgeführt sind, welche eine maximale Taktfrequenz von 880 MHz zulassen. Die Flip-Flops sind durchweg Master-Slave D-Flip-Flops, während die Verknüpfungsglieder OR/NOR-Glieder sind.

Der Serien-Parallel-Wandler umfaßt ein 2stufiges Schieberegister, das aus den beiden hintereinandergeschalteten Flip-Flops FF 1 und FF 2 besteht, und einen 2stufigen Speicher, der ebenfalls aus 2 Flip-Flops FF 3 und FF 4 besteht und mit seinen Eingängen jeweils mit einem Ausgang der vorgeschalteten Schieberegisterstufen verbunden ist. Das Schieberegister wird mit der hohen Taktrate T getaktet und erzeugt somit aus dem am Eingang seiner ersten Stufe anstehenden seriellen Datenstrom D an seinen beiden Ausgängen 2 Teildatenströme der halben Bitfrequenz. Diese Teildatenströme werden mit der halben Taktfrequenz T/2 von dem 2stufigen Speicher übernommen. Die halbierte Taktfrequenz wird in einem 5. rückgekoppelten Flip-Flop FF 5 durch Teilung der hohen Taktrate erzeugt und an die übrigen Baugruppen der LDS-Überwachung verteilt.

Die Decodierlogik besteht aus den vier OR/NOR-Gliedern G 1, G 2, G 3 und G 4 mit den Ausgängen A, B, C, D und den invertierten Ausgängen , , und . Der Decodierlogik werden die beiden Teildatenströme S 1 und S 2 bzw. in invertierter Form , zugeführt und nach folgender Wahrheitstabelle 1

verarbeitet. Diese Wahrheitstabelle entspricht den folgenden logischen Verknüpfungsvorschriften
A = S 1 + S 2
B = +
C = + S 2
D = S 1 + .

Die Ausgangssignale der Decodierlogik speisen die beiden 2stufigen Vor-Rückwärtszähler. Das Prinzipschaltbild eines solchen Zählers ist in Fig. 4 dargestellt. Im Prinzip besteht ein solcher Zähler aus einem Speicher, der über eine Zähllogik von außen und von seinem Ausgang als Rückkopplung angesteuert wird. Er wird mit dem Takt T/2 getaktet und verfügt außerdem über einen Stop-Eingang CE (Clock Enable).

Der Fig. 3 und noch detaillierter der Fig. 5 ist der logische Schaltplan eines 2stufigen Vor-Rückwärtszählers für den 4er-Zyklus mit Grenzzustandserkennung entnehmbar. Die beiden Stufen enthalten jeweils ein Flip-Flop als Speicher FF 6 und FF 7, die über je 2 NOR-Glieder G 5, G 6, G 7 und G 8 angesteuert werden. Der Zählereingang wird mit den Decodierlogik-Ausgangssignalen A bzw. beaufschlagt. Der Zähler arbeitet nach der folgenden Wahrheitstabelle 2

wobei Q _A4 und Q _B4 die Zählerausgänge und d₁, d₂, e₁ und e₂ die Ausgänge der beiden Zählerlogik-Gatterpaare sind.

Der Zähler wird ein Vorwärtszähler, wenn A = 1 ist, und ein Rückwärtszähler für A = 0. In den Zuständen +3 und -3 hält der Zähler selbständig an, und in den Zuständen +1 und -1 kann er über die Clock-Enable-Eingänge zum Anhalten gebracht werden. Die Besonderheit dieses Zählers liegt darin, daß in der Rückkopplung nur eine Gatterebene liegt, wodurch nur geringe Laufzeiten auftreten, so daß er bis zu einer Taktfrequenz von über 500 MHz betrieben werden kann. Die maximale Zählfrequenz ist abhängig von folgenden Zeiten
Ausbreitungs-Verzögerung FF: 1,0 ns
Vorbereitungszeit FF: 0,1 ns
Ausbreitungs-Verzögerung Gatter: 0,75 ns
Laufzeit durch Leitungen: 0,1 ns

Das ergibt eine maximale Zählfrequenz von etwa 513 MHz. Bei den Setzeingängen ist zu beachten, daß für den Clock-Enable-Eingang das Signal mindestens eine halbe Taktdauer lang sein muß und eine halbe Taktdauer vor der Taktflanke anliegen muß. Die Steuersignale zur Steuerung für Vor- und Rückwärtszählen müssen mindestens um die Durchlaufzeiten des Gatters und um die Set-up Time, also etwa um 0,85 ns, vor der Taktflanke anlegen.

Eine Variante zur Realisierung eines schnellen Vor-Rückwärtszählers für den 4er-Zyklus ist in Fig. 6 dargestellt. Dieser Zähler erfüllt die gleichen Funktionen wie der Zähler nach Fig. 5, wobei jedoch ein Gatter eingespart wird, nämlich die interne OR-Verknüpfung in der 2. Flip-Flop-Stufe B, und wobei nur eine Steuerleitung, nämlich , benötigt wird.

Der 2stufige Vor-Rückwärtszähler für den 3er-Zyklus ist ebenfalls aus Fig. 3 und etwas detaillierter aus Fig. 7 entnehmbar, er besteht aus den beiden Flip-Flop-Stufen FF 8 und FF 9 und realisiert die rechte Hälfte des Zustandsdiagramms gemäß Fig. 1. Der Zähler besitzt 2 Steuereingänge B und , die wie die beiden invertierten Ausgänge der Zählerstufen über die internen ODER-Gatter auf ihre beiden direkten Setzeingänge wirken. Der Zähler arbeitet nach der folgenden Wahrheitstabelle 3

wobei mit Q _A3 und Q _B3 die Normalausgänge der beiden Zählerstufen und mit d′₁, e′₁, d′₂ und e′₂ die Eingänge der internen OR-Gatter bezeichnet sind. Beim Vorwärtszählen ist B = 0, beim Rückwärtszählen ist B = 1 gesetzt. In den Zuständen +2 und -2 hält der Zähler selbständig an, im Zustand 0 kann er über die Clock-Enable-Eingänge CE angehalten werden. Lediglich beim Start ist ein Nebenzyklus möglich, welcher jedoch in den Hauptzyklus übergeht. Zusätzliche Maßnahmen zur Unterdrückung dieses Nebenzyklus sind daher nicht erforderlich. Die Rückkopplungsschleife enthält nur 2 Leitungen, wodurch der Zähler bis zu Taktfrequenzen von über 800 MHz betriebsfähig ist. Die maximale Zählfrequenz ist abhängig von den folgenden Zeiten
Ausbreitungs-Verzögerung FF: 1,0 ns
Vorbereitungszeit FF: 0,1 ns
Laufzeit durch Leitungen: 0,1 ns

Daraus ergibt sich eine maximale Zählfrequenz von etwa 830 MHz. Zu beachten ist hier, daß die Steuersignale zur Steuerung für Vor-Rückwärtszählen lediglich um die Set-up Time versetzt vor der Taktflanke, also um 0,1 ns früher, anliegen müssen.

Die Fehlerlogik hat die Aufgabe, einen Fehlerimpuls zu erzeugen, wenn die LDS die Grenzen von ±3 überschreitet. Wie aus dem Zustandsdiagramm der Fig. 1 zu erkennen ist, wirkt sich ein Wechsel zwischen den Zählern wie eine Überschreitung der Grenzen der LDS aus. Darüber hinaus führen die Bit-Kombinationen 00 bei der Zählerstellung -3 und 11 bei der Zählerstellung +3 ebenfalls zur Überschreitung der LDS. Die Fehlerlogik enthält logisches Verknüpfungsgatter G 9 bis G 12, welche die paarweise empfangenen Bits, welche die Ausgänge der Decodierlogik abgeben, mit den Zuständen der beiden Zähler vergleichen. Beim Übergang zwischen den Zählern wird die positive Taktflanke für ein weiteres Flip-Flop FF 10 erzeugt. Über eine Rückkopplung vom Ausgang Q bzw. vom invertierten Ausgang dieses Flip-Flops über weitere Gatter G 18 und G 19 wird die negative Taktflanke für dieses Flip-Flop nach seiner Durchlaufzeit erzeugt. Wenn zwischen den Zählern umgeschaltet wird, liegt somit am Takteingang des Flip-Flops FF 10 ein Impuls, dessen Dauer von den Laufzeiten in der Rückkopplung bestimmt ist.

Mit Hilfe des Gatters G 6 und weiterer Gatter G 13, G 16, G 17 und G 20 wird beim Zustand ±3 des Zählers erkannt, ob die Bit-Kombinationen 00 bzw. 11 am Eingang anliegen.

Die Fehlerimpulserzeugung enthält ein weiteres Gatter G 21, mit dem eine ODER-Verknüpfung des weiter oben beschriebenen Fehlersignals mit dem Fehlerimpuls des Flip-Flops FF 10 durchgeführt wird. Das Ausgangssignal des Gatters G 21 wird in einem weiteren Gatter G 22 mit dem Betriebstakt T/2 verknüpft, so daß am Ausgang dieses Gatters für jeden Fehler ein Impuls definierter Dauer ansteht.

Claims (7)

1. Verfahren zum Ermitteln und Überwachen der laufenden digitalen Summe (LDS) aus den Bits eines codierten seriellen Datenstromes zur Erkennung von Übertragungsfehlern, wobei ein Datenbit mit der Binärziffer 1 mit dem Wert +1 und ein Datenbit mit der Binärziffer 0 mit dem Wert -1 bewertet werden und wobei die Überschreitung eines durch den Übertragungscode bestimmten vorgebbaren Betrages durch die LDS zu einer Begrenzung der LDS auf diesen vorgebbaren Betrag und zu einer Fehleranzeige führt, wobei der serielle Datenstrom in n parallele Teildatenströme gleicher Geschwindigkeit aufgeteilt wird, wobei ein n-Bitspeicher vorgesehen ist, in dem jeweils ein Bit der n Teildatenströme zwischengespeichert wird, wobei jeweils nach erfolgter Zwischenspeicherung dieser n × 1 Bit der Binärwert dieses n-Bit-Worts mittels einer 1 aus 2 n-Decodierung decodiert wird, wobei ein Vergleich zwischen diesem Binärwert und der zuletzt ermittelten LDS erfolgt und wobei in Abhängigkeit von diesem Vergleich die neue LDS aufgrund eines vorher festgestellten Zustandsdiagramms aus der alten LDS ermittelt wird, dadurch gekennzeichnet,
daß mit dem Decodierergebnis n parallele mit dem gleichen Takt versorgte, in Stufen von n gegeneinander versetzte LDS-Werte zählende Vorwärts-Rückwärts-Zähler angesteuert werden, deren einer immer den aktuellen LDS-Wert beinhaltet,
daß der Zähler gewechselt wird, wenn sich auf Grund des Decodierergebnisses oder einer Begrenzung auf den möglichen LDS-Wert bei Erreichen einer Zählergrenze ein versetzter LDS-Wert ergibt und
daß mittels des Decodierergebnisses und den Zählerinhalten mit einer Fehlerlogik ein Fehlersignal erzeugt wird.

2. Verfahren nach Anspruch 1, wobei der serielle Datenstrom 5B6B-Block-codiert und die Anzahl verschiedener LDS-Werte auf sieben beschränkt ist, dadurch gekennzeichnet, daß n=2 gewählt wird und daß folgendes Zustandsdiagramm "LDS neu=LDS alt in Abhängigkeit von dem laufenden Datenbitpaar" zur Ermittlung der neuen LDS verwendet wird: wobei die mit F gekennzeichneten neuen LDS-Werte aussagen, daß ein Übertragungsfehler vorliegt.

3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß zwei 2stufige, eingangsseitig parallelgeschaltete Vor-Rückwärts-Zähler verwendet werden, wobei der eine die vier Zustände 3, 1, -1, -3 und der andere die drei Zustände 2, 0, -2 erfaßt (Fig. 2).

4. Schaltungsanordnung nach Anspruch 3 oder zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß der Serien-/Parallelwandler aus einem 2stufigen Schieberegister (FF 1, FF 2) und einem 2stufigen Speicher (FF 3, FF 4), dessen beiden Eingänge jeweils mit einem Ausgang der beiden Schieberegister-Flip-Flops verbunden ist, besteht (Fig. 3).

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Decodierlogik aus vier (N)OR-Gattern (G 1 bis G 4) besteht, deren Eingänge jeweils mit einem der beiden Ausgänge des 2stufigen Speichers (FF 3, FF 4) verbunden sind (Fig. 3) und die nach folgender Wahrheitstabelle 1 decodiert, wobei S₁ und S₂ die beiden seriellen Teildatenströme und A, B, C und D die Normalausgänge und , , und die negierten Ausgänge der Decodierlogik sind.

6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der eine 2stufige Vor-Rückwärts-Zähler aus zwei in Kaskade geschalteten Flip-Flop-Speichern (FF 6, FF 7) und vier NOR-Gattern (G 5 bis G 8) besteht, wobei die Ansteuerung der zweiten Flip-Flop-Speicherstufe und die Ansteuerung der ersten Stufe bzw. die Rückkopplung vom Ausgang der zweiten auf den Eingang der ersten Stufe jeweils über zwei NOR-Gatter nach der folgenden Wahrheitstabelle 2 erfolgt (Fig. 5), wobei A und die Eingangssignale, Q _A4 und Q _B4 die Ausgangssignale und d₁, e₁ die Ausgangssignale zur Ansteuerung des 1. Flip-Flop-Speichers und d₂, e₂ die Ausgangssignale der beiden NOR-Gatter (G 7 und G 8) zur Ansteuerung der 2. Flip-Flop-Speicher-Stufe sind.

7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß der andere 2stufige Vor-Rückwärts-Zähler aus 2 Flip-Flops (FF 8, FF 9) besteht, die nach der folgenden Wahrheitstabelle 3 arbeiten (Fig. 7), wobei B und die Eingangssignale für die beiden Zählerstufen (gleichzeitig Ausgangssignale des dritten Gatters (G 3) der Decodierlogik) und Q _A3 und Q _B3 die Ausgangssignale der beiden Zählerstufen sind.