DE2339026A1 - Verfahren und schaltungsanordnung zum entfernen von paritaets-bits aus binaeren worten - Google Patents

Description

Verfahren und Schaltungsanordnung zum Entfernen von Paritäts-Bits aus "binären Worten

Die Erfindung bezieht sichaif ein Verfahren zum Entfernen von Paritäts-Bits aus einem ersten kontinuierlichen Strom "binäror Worte, der von einer ersten Folge von Taktimpulr.en begleitet wird, sowie auf eine Schaltungsanordnung zur Durchführung den Verfahrens.

Bekannte Verfahren und Schaltungsanordnungen sind besonders auf dem Gebiet der Pula-Code-Mcdulation für eine Identifizierung oder Entfernung von Paritäts-Bits aus kontinuierlichen . Strömen binärer Worte nicht geeignet· Gründe dafür liegen darin, daß der Beginn eines jeden binären Wortes in dem kontinuierlichen Strom und die Identität von Paritäts-Bice gegenüber Daten-Bits, soweit es die Impulsform betrifft, nicht angegeben ierden können .

Aufgabe der Erfindung ist es, ein Verfahren und eine Schaltungsanordnung zur Identifizierung und Entfernung von Parität.o-Bits

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aus kontinuierlichen Strömen binärer' Worte zu schaffen.

Bei einen Verfahren der eingangs genannten Art ist diese Aufgabe ceniäß der* Erfindung dadurch gelöst, daß die Paritäts-Bits im ersten Strom binärer V/orte identifiziei'fc werden, daß die identifizierten Paritätn-Bxts entfernt werden, dni> ein ziveiUer kontinuierlicher Stron binärer Worte erzeugt wird, indem die binären Worte des ersten Stroms auf die Zeiträume der entfernten Pari täte- Bi te ausgedehnt v/erden und daß eine zweite Folge von Taktimpulsen erzeugt wird, die den ausgedehnten binären Worten des zweiten Stromes zugeordnet sind.

Nach einer weiteren,in den Unterannprüchen angegebenen Ausgestaltung der Erfindung werden die Paritäts-Bits in einem kontinuierlichen Strom binärer Worte, der n-Wort-Bitc und p-Paritäts-Bits hat, identifiziert, wobei die Paritäts-Bits in unterschiedlichen binären Worten an entsprechenden Stellen angeordnet sind und die Anzahl der binären "Einsen" der Wort-und Paritäts-Bits in jedem Wort im wesentlichen ungerade ist. Dabei wird zuerst für ra(n+p) Bits aus dem Strom der binären Worte bestimmt, ob die Anzahl der binären "Eins"-Bits in jedem Satz aufeinanderfolgender (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist, v/obei m eine positive ganze Zahl größer als eins ist. Dann werden die Paritäts-Bits in den genannten m(n+p) Bits auf der Grundlage der entsprechenden Stellen in Abhängigkeit der Bestimmung identifiziert, daß die Anzahl der binären "Eins"-Bits in jedem Satz aufeinanderfolgender (n+p) Bits der genannten m (n+p) Bits ungerade ist.

Nach einer Weiterbildung der Erfindung wird eine Schaltungsanordnung zur Durchführung des Verfahrens angegeben, die sich erfindungsgemäß auszeichnet durch eine erste Schaltung zur

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luentifizieru* der Paritäts-Bits in dem ersten Strom binärer Wr rte, durch eine zweite mit der ersten Schaltung verbundene Schaltung zur Entfernung der identifizierten Paritätc-Bits, durch eine dritte Schaltung zur Erzeugung eines zweiten kontinuierlichen Stroms binärer Worte, die eine vierte Schaltung zum Ausdehen der binären Worte des ersten Stroms auf die Zeiträume der entfernten Paritäts-Bits für den zweiten Strom aufweist und durch eine fünfte Schaltung zur Erzeugung einer zweiten Folge von Tal: timpuls en, die den ausgedehnten binären Worten des zweiten Stroms zugeordnet sind.

Mit Hilfe der ersten Schaltung wird dabei für die m(n+p) Bits des Stromes der binären Worte bestimmt, ob die Anzahl der binären "Eins"-Bits eines jeden Satzes aufeinanderfolgender (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist, wobd m eine positive ganze Zahl größer als eins ist. Mit Hilfe der mit der ersten Schaltung verbundenen zweiten Schaltung werden dann die Paritäts-Bits auf der Grundlage entsprechender Stellen aus dem m(n+p) Bit in Abhängigkeit von der Bestimmung identifiziert, daß die Anzahl der binären ."Eins"-Bits in jedem Satz der aufeinanderfolgenden (n+p) Bits ungerade ist.

Die Erfindung wird anhand in der Zeichnung dargestellter Aus-· führungsbeispiele, bei denen gleiche Bezugszeichen funktionell gleiche oder entsprechende Teile bezeichnen, näher erläutert. Es zeigen:

Fig. 1,2, 3» 4- und 5 logische Schaltungen, die zusammen ein Verfahren und eine Schaltungsanordnung zur Identifizierung und Entfernung von Paritäts-Bits aus einem kontinuierlichen Strom binärer Worte nach einer bevorzugten Ausführungsform der Erfindung angeben,

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Fig. 6 ein scl1e7natisch.es Schaubild, das die Arbeitsv/eiBe der

in. Fig. 4 gezeigten Schaltung angibt, Fig. 7 ein Iinpulsdiagramm, das die Arbeitsweise der in den

Fig. 1 bis 5 gezeigten Schaltungen, angibt, Fig. 8 ein Schema, wie die in den Pig. "1 bis 5 .dar ge üt eilt on

logischen. Schaltungen zusammen zuschalten sand., Fig. 9 und 10 logische Schaltungen zur Synchronisation

der v/iedergewomienen binären Daten, Fig.11 bis 14 logische Schaltungen, die zusammen ein Verfahren und eine Schaltungsunorärrnng zur Identifizierung und Entfernung von Paritäts-Bits aus einem kontinuierlichen Strom von binären V/orten gemäß einem anderen Ausführung;;-

beispiel der Erfindung angeben, Fig.15 scheriatisch ein Schaubild, das die Arbeitsweise der

in Fig. 10 gezeigten Schaltung angäbt, Fig.16 ein Impulsdiagramm, das die Arbeitsweise der in den

Fig. 9 und 10 gezeigten Schaltung angibt, Fig.17 ein Impulsdiagramm, das die Arbeitsweise der in den

Fig. 11 bis 14 gezeigten Schaltung angibt, und Fig.18 ein Schema, wie die in den Fig. 9 bis 14 gezeigten Schaltungsteile zu einer gemeinsamen Schaltung zusainmenzuschalten sind.

Die in den Fig. 1 bis ^lj dargestellte bevorzugte Aunführungsforra der Erfindung arbeitet mit dem NRZ-Code. Dieser mit einer nicht auf Null zurückkehrenden Signa3.form arbeitende Code gehört siim Stand der Technik. Der Hauptvorteil dieses Codes liegt darin, daß das Signal zwischen Ziffern gleicher Art nicht auf RuIl zurückgeht. Dadurch ergibt sich eine geringere Bandbreite und ein einfacherer Aufbau der Schaltungsanordnung. Selbstverständlich sind diese Eigenschaften ,jedoch nicht allein auf NHZ-Code beschränkt. Dementsprechend kann

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die Erfindung nicht nur~in Verbindung mit MEZ-Code benutzt werden, sondern erstreckt sich, auch auf solche Code, bei denen eine Identifizierung oder Entfernung von Paritäts-Bits notwendig oder wünschenswert ist.

Ein longeres Nichtzurückkehren auf Null macht jedoch HEZ- oder ähnliche Code nichb zuverlässig aufzoichenbar und reproduzierbar. Diese und andere Gründe haben zur Entwicklung einer Technik geführt, bei der Pt<ritü.ts-Bits in Binärcode dieser Art eingefügt werden, um ihre binären übergänge zu verbessern.

Besonders vorteilhafte Vorfahren und Sclu-.ltviTigsanorämingen für dienen Zweck sind in der deutschen Patentanmeldung P (Anwaltsakte: P 6829) beschrieben. Jn diener

Patentanmeldung sind Verfahren und Scliaitungsrmordnungen zur Verbesserung der binären Übergänge in einem ernten Strom binärer V/orte, der von einer ersten PoIge vorrTaktimpulsen begleitet ist, beschrieben, wobei jeden Wort uoi Bits hat und von η Taktimpulsen begleitet ist. Bei dem in dieser Patentanmeldung beschriebenen Verfahren wird eine zweite Folge von Taktimpulsen mit (n+1) Taktimpulsen für jede η Taktiremise der ersten Folge erzeugt, ein zweiter Strom binärer V/orte erzeugt, in dem alle binären Worte des ersten Stroms auf η Taktimpulse der (n+1) Taktimpulse der zweiten Folge angepaßt sind, und mit dem binäre v/orte in dem zweiten Strom mit Paritäts-Bits während der Taktimpulse außerhalb der η Taktimpulse erzeugt werden, innerhalb denen jedes binäre Wort an den zweiten Strom angepaßt wird. Ein bevorzugtes Beispiel der sich ergebenden Signalform ist unter 10 in Fig. 7 gezeigt. Wie sich aus der Signalform 10 ergibt, haben die binären Worte mit Paritäts-Bits die Form eines kontinuierlichen Stromes binärer V/orte. Dadurch ergibt sich das Problem der Identifizierung der Worte, wenn Angaben über den Wortbeginn

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oder das V/ortende fehlen, wie auch das Problem der Identifizierung von Paritäts-Bite, die sowohl binäre "Hull"-Bits als auch binäre "1"~Bits genau v/ie die Daten-Bit;: sein können.

Allgemein hat jedes der V/orte 12, 13, 14- und 15 des ersten Stroms 10 binärer Worte η Wort;- und ρ raritätc-Lits. Bei de-i gezeigten Beispiel sind sieben Wort- oder Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen. Ist die Anzahl der binären "i"-\Bits der Wort- oder Daten-Bits in einem Woi-t ungerade, so ist das Paritäts-Bit in diesem Wort ein binär·.¹:?::. "O"-Bit. Ist andererseits die Anzahl der binären "1"-Bito der Wort- oder 'Daten—Bits iu einem Wort gerade, so ist; dna Paritäts-Bit in diesem Wort ein binäres "1^t;-3it. AuJ? diese Weise ist die Anzahl der binären "1"-Bits der Wort- und Paritäts-Bits in jedem Wort ungerade. Pieces verbessert diu binären. Übergänge in einem Codß in größtmöglicher Weise.

Die Signalform 17 in Fig. 7 zeigt eine erste Folce von Dc-tonimpulsen. Bei der in Fig. 7 gewählten Darstellung der Taktimpulse geben diese imino r nur die vordere Flanke der Tak tinipulse an. Tatsächlich haben die Taktimpulse Einschalt- und Ausschaltζeiten mit einer wirksamen Einschaltdauer in der Größenordnung von %

Wie aus Fig. 7, zu erkennen ist, ist jedes Wort 12, 15, und 15 des ersten Stroms 10 der binären Worte von (n+p) Takt ispulsen begleitet. Da die Anzahl der Taktimpulse für jedes Bit bei dem gezeigten Beispiel 1 ist, hat die erste Folge der Takt impulse 17 acht Taktimpuls e für jedes binäre V/ort mit einem Faritäts-Bit des ersben Stroms 10 der binären Worte.

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Bei dem neue"" Verfahren wird ein zweiter kontinuierlicher Si', ro in binärer worte erzeugt, indem die binaren Worte des ersten Stromes auf die Zeiträume der entfernter, rarität«- Bita ausgedehnt werden. Außc3?dem wird eine aweite Folge /on Taktimpulsen erzeugt, die den ausgedehnten binären Wertendes zweiten Stroms zugeordnet, sind. In Fig. 7 i">t die av/eite Folge der Taktimpulse als Signalform 19 und der zweite Strom der binären V/orte als Signalfonn 20 dargestellt. Bei dom gezeigten bevorzugten AniifUhrungiJbeispiel hau die - zweite Folge von Takt impuls en 19 η Taktimpulce für ,jede (in ρ) Taktimpulne der ernten Folge 17· So hat z.B. die zweite Folge der Taktiiapulse 19 sieber. Taktäiupulse für alle acht Taktimpulse der ersten Folge 17· Dieser, kann durch Fortlassen eines Takt impuls es, der den Paritätc-Bj t d.er ernten Folge zugeordnet ist, dargestellt werden.

Wie aus der Signalform 20 der Fig. 7 au erkennen ist_T ist der zweite Strom der binären V/orte nicht nur durch das Fortlassen eines Paritäts-Bits gekennzeichnet, sondern außerdem auch durch eine Ausdehnung der binären Worte oder Daten in die zuvor von den entfernten Paritäts-Bits besetzten Zeiträume. JedecWort 12¹ , 13'i 14·' und 15» des zweiten Stroms 20 der binären Worte erstreckt sich damit über das Zeitintervall, das in dem ersten Strom 10 von dem entsprechenden V/ort und dem zugehörigen Paritäts-Bit besetzt war. Dieses hat den großen Vorteil, daß die Ströme dor binären Worte in ihre ursprüngliche Form zurückgeführt sind, in der zwischen benachbarten binären Worten keine Diskontinuität auftrat.

Ein Verfahren und eine Schaltungsanordnung zur !Realisierung der in Fig. 7 gezeigten Prinzipien wird nun in Verbindung mit den Fig. 1 bis 6 erläutert.

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Der erste Strom 10 der "binären. Worte mit ParitätG-Bite der ersten Folge von Takt impulsen 17 wird von der in dein Blockschaltbild 1 gezeigten Einrichtung 25 erzeugt. Die Einrichtung 25 kann z.B. einen HTRZ-Codierer, eine Schaltung zur Verbesserung der binären Übergänge der in der zui/or er-'wähnten deutschen Patentanmeldung "beschriebenen Art und einer Einrichtung zum Speichern oder andersartigen Verarbeiten der auf diese Weise verbesserten codierten Information enthalten. Im Fall j daß die Speicher- oder Verarbeitung-seinrichtung die Takt- und Dateniwpulse verzerrt, wie dieses typisch bei der Hagnetbandaufzeichnung und -wiedergabe der Fall ist, kann ein herkömmlicher Bi t-Synchronisierer zur Wiedergewinnung do.v Daten im wesentlichen" auf die bä. 10 in Fig. 7 gezeigte Form benutzt werden, wie auch für die Eegenerierung der !Taktimpuls— folge 17· Die im Blockschaltbild dargestellte Einrichtung bildet jedoch keinen Teil der Erfindung.

Der erste Strom 10 der binären Worte mit den Paritäts-Bits gelangt aber einen ersten Eingang 27 an ein erstes Schieberegisi-co 28. Das Schieberegister 28 kann herkömmlich aufgebaut sein, wie z.B. ein unter der Typ enb e zeichnung 8Ν7416-Ί- von 'Jexas Instruments vertriebenes Schieberegister.

Das Schieberegister 28 hat (n+p) setz- und Hüeksetzbare Stufen 31, 32, 33, 3^, 35, 36, 37 und 38, wobei η die Anzahl der Wort- oder Duten-Bitn eines jeden Wortes und ρ die Anzahl der Paritäts-Bits eines jeden Wortes in dem ersten Strom 10 der binären Worte ist, der über den Eingang ?7 empfangen v/ird. Bei diesem Bei spiel sind sieben Daten-Bits und eine Paritäts-Bit für ,jedes Wort vorgesehen, so daß die Anzahl der Stufen im Schieberegister 23 acht ist.

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• -9- ,

Das Schieberegister 28 hat ein ITATsD-GIn ed 41 zur Aufnahme der Daten von der Einrichtung 25 über den Eingang 27. Der Ausgang des MHD-GH ieds ist mit "de?a RUoksotz~Eingang der ersten I'MIp-Flop-Stufe 31 über eine Leitung 42 verbunden. Aiißerdeni ist der Ausgang des ITiMiD-GIiede- 4-1 über oinon Inverter 43 nit dein Setz-Eingang der ernten Stufe 31 verbunden.

Zum Betrieb des Schieberegisters 28 werden die von der Einrichtung 25 erhaltenen l'alit impulse über einen Eingang 44, eine Leitung 45 und eineu Scniöberegister-Ej ngang 4G an die Takt-Eingänge der Stufen 31 bis 33 über einen Inverter 47 gegeben. Diese Tatet impulse gehören zur ersten !Folge dex⁵ Taktimpulse, die unter 17 in Pig. 7 dargestellt ist. Die Betätigung der" Lösch- oder CL-ΐΐ-jngänge der Stufen 31 bis

30 ist bei der hier gezeigten Anwendung dos Schieberegisters 28 nicht erwünscht, so daß der allgemeine Lb*sch-Eingang 48 des Schieberegisters, mit dem die LöV-ch-EingUiige der Stufen

31 bis 38 über einen Inverter 49 verbunden sind, mit dem binären 1-Ausgang eines HAIiD-Glieds 51 verbunden ist, wie dieses in Fig. 3 gezeigt ist. Der Ausgang des KAlID-Gliods 51 ist mit dem Eingang 43 des Schieberegisters 28 über Leitungen 55» 54 und 55 verbunden.

Die Schaltungsanordnung weist zwei v/eitere Schieberegister 28' und 28" auf, die mit dem Schiebergister 28 identisch aufgebaut sind und daher auch Eingänge und Ausgänge haben, die mit den Eingängen und Ausgängen des Schieberegisters 28 identisch sand. In Fig. 2 sind daher für die Schieberegister 28' und 28" die gleichen Bezugszeichen benutzt, wie für das Schieberegister 28 der Fig. 1, mit Ausnahme, daß dem Bezugszeichen ein Strich oder ein Doppclstrich nachgestellt ist, um die Eingänge und Ausgänge der Schieberegister

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28' und 28" von den Eingängen und Ausgängen dos Schieberegisters 28 zu üiiü er scheiden.

. Das in Fig. 1 gezeigte Schieburogisber 2G hat parallele Ar gänge 61, 62, 6J, 64, 65, 66, 67 und 60, an denen dlo 'Verschobenen (ns-p) oder'(n+1) BItG de« er:.. I; en Dat ens'stones erscheinen. Die Schieberegister 20' und 28" LiiLe?.· entspy-tc >':u: de parallele Ausgänge, wie diesen in !''ig. 2 dar·;, fiLelli iü'-.

Der Ausgang 60 des Schiebere^ioters 28 ist über eine Leitung 71 mit den Eingang 27' dos Schieberegisters 28' verbunden. In gleicher V/eise ist der Ausgang 68' des Schieberegisters 28· über eine Leitung 72 reit den .Eingang 27" des Schieberegisters 28" verbunden.

Zur Identifizierung der Paritäts-Bits v/erden die n(n+p) ;/ort und Faritäts—Bits des ersten Datenstroiaes 10 in die Scaie— bere_L"iofcer 28, 28' und 28" mit Hilfe der err.fcen Folge vor. Taktimrulsen 17 eingeschoben, wobei ni eine positive ganze Zahl größer als 2, η die Anzahl der Wort- oder Daten-Bibs in einem Wort und ρ die Anzahl der Paritäts-Bits in jede·; Wort des ersten Dutenatrooes 10 ist. Hat jedes Wort nicht mehr als ein Paritäts-Bit, dann werden in(n+i) Wort- und Paritäts-Bits in die SchiebereGister 28, 28* und 28" eingeschoben. Es ist zu erkennen, daß in dem gezeigten Ausführungsbeispiel η gleich 5 ist, da drei Schieberegister 28, 28' und 28" vorgesehen sind.

In diesem Zusammenhang ist darauf hinzuweisen, daß es unrichtig wäre, üu sagen, daß m V/orte oder hier drei Worte in die Schieberegister 23, 28^f und 28" eingeschoben würden. Damit dieses möglich wäre, wäre es erforderlich, d-:aß der erste Datenctrom 10 Angaben UV-or die Uo.rtanfänge oder/und

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Wortenden en^ zelte» Aus der in Fig. 7 gezeigten Signalform 10 ist Jedoch zu ersehen, daß derartige Angaben in dem von der Einrichtung 25 erhaltenen Datenstrom nicht enthalten sind. Barüberhinaus ist die Cignalform des Paritäts-Bits identisch mit der Signalform der Wort- oder Datenbits.

Mit den neuen Verfahren und dor Schaltungsanordnung werden daher auf andere Weise die T'aritäts-Bits identifiziert, ohne daß dazu Angaben über die V/orte, wie z.B. deren Anfänge oder Enden, erforderlich sind.

ITacli den neuen Verfahren werden die Paritäts-Bits identifiziert, indem eine Bestimmung für (n+p) oder (n+i) Bits des ersten Strons 10 der binären Worte durchgeführt wird, ob die Anzahl der binären "1"-Bits in den (n+p) oder(n+i) Bits gerade oder ungerade ist. Axis dem für die Signalform 10 in Fig. 7 dargestellten bevorzugten Beispiel ist zu erkennen, daß das Faritats-Bit eine binäre "O" ist, wenn die Anzahl der binären "1"-Wort- oder Daten-Bits in dem jeweiligen Wort ungerade ist, wie dieses z.B. beim Wort 12 in Fig. 7 der Fall ist. Andererseits ist- daß Paritäts-Bit eine binäre "1", v.^renn die Anzahl der binären "1"~Wort- oder Daten-Bits in den jeweiligen Wort gerade ist, wie dieses z.B. bei <?en Worten 13, 14- und 15 in Fig. der Fall ist.

Dementsprechend hat jedes Wort im ersten Datenstrom 10 eine ungerade Anzahl von binären "1"-Wort- und Paritäts-Bjts-Darüberhinaus sind bei dem betrachteten bevorzugten Ausfuhrungsbeispjel die Wort- oder Daten-Bits an zugeordneten ersten Stellen angeordnet, v:ährend die Poritätsbits an v,ugeoi'dneterx zweiten Stollen in den unterschiedlichen Worten des ersten Datenr.tromo 10 angeo:· rinet sind«

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ίΑΚΠ

Auf der Grundlage dieser Fakten wurde, theoretisch und experimentell .festgestellt, daß eine Identifizierung der Paritäts--Bits möglich ist, wenn kontinuierlich festgestellt wird, ob die binären "T'-Vort- und Paritäts-Bitö in jedem Satz der empfangenen (n+p) oder (n+1 )-Bits des ersten binären Datenstroms 10 ungerade oder gerade ist. Die Genauioikeit dieser identifizierung wächst mit, der Anzahl der Bestimmungen. Dementsprechend wird bevorzugt, eine ungerade/gerade Bestimmung für m(n+p) Bits des ernten Daten«troms 10 der binären Vorte durchzuführen, wobei m eine positive gerade Zahl größer als 1 ist, η die-Anzahl der binären Wort- oder Dateiibits in j ödem Wort und ρ die Anzahl der Paritäts-Bits jedes Worts "sind. Die lotst er c Bestimmung wird ausgeführt, indem geprüft wird, ob die Anzahl der binären "1"-Bits in jedem Satz der aufeinanderfolgenden (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist. Im gezeigten Fall wird die Bestimmung durchgeführt, indem geprüft wird, ob die An »aiii der binären "'!"-Bits in jedo^i Satz der aufeinanderfolgenden(n+1) Bits der genannten π(ϊι+1) Bits gerade odor ungerade ist.

Die ungerade/gerade Bestimmung wird vorzugsweise gleichzeitig für mindestens einige Sätze von aifeinanderfolgenden (n+p) oder (n+1) Bits der m(n+p) oder m(n+i) Bits durchgeführt. Vorbereitend zu einer Aufsuchung eines Paritäts-Bits wie auch nach der Durchführung eines solchen Suchvorganges, kann die ungerade/gerade Bestimmung nacheinander für mindestens einige Sätze der definierten aufeinanderfolgenden Bits durchgeführt werden.

Bei dein ge?, ο igt en bevorzugten AuKi'ü.J.»r-ungsböispiel weißen die Einrichtungen zur Durchführung der erforderlichen uhgermle/ gerade-J"3estiiumun[^ren drei I-aritüts-l-rüfer 7Ϊ>■> 75* und 75" auf,

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die einander identische- Eingänge und Ausgänge haben. Diese Paritätsprüfer, die in den Fig. 1 und 2 gezeigt sind, können von herkömmlicher Bauart sein, wie z.B. die ungerade/gerade Paritätspriifer der Type SN74180 von Texas Instruments.

Wie in Pig. 1 gezeigt ist, haben die Paritätsprüfer 75» 75' und 75" eine Anzahl von Exclusive-NOR-Gliedern 77» zwei Exclusive-ODER-Glieder 79, einen Inverter 79» eine Anzahl von UND-Gliedern 81 und zwei NOR-Glieder 02.

Der PariUätsprüfer 75 hat"acht Eingänge 83, 84, 85, 86, 87,· 88, 89,und 90, die jeweils mit Ausgängen 61, 62, 65, 64, 65, 66, 67 und 68 des- Schieberegisters 28 verbunden sind. Entsprechende Verbindungen sind für die entsprechenden Eingänge der Paritäts-Prüfer 75^l und 75" vorgesehen, wie dieses in Fig. 2 gezeigt' ist. , ·

Entsprechend der üblichen Praxis hat jöder der Paritätsprüfor 75,75' und 75" jeweils einen Gerade-Eingang 92, 92' und 92". Die Paritäts-Prüfer 75₁ 75^% und 75" haben außerdem jeweils einen Gerade-Ausgang 94·» 94' und 94". Der Gerade-Ausgang eines Paritäts-Prüfers führt eine binäre "1", wenn die Anzahl der binären "1^u-Bits, die an die Eingänge 83 bis 90 oder 83' bis 90' oder 83" bis 9Oⁿ gerade ist. Die Paritäts-Prüfer 75 und 75" haben außerdem einen Ungerade-Ausgang 95 und 95"· Der Paritäts-Prüfer 75' hat außerdem einen Ungerade-Ausgang, der jedoch nicht gezeigt ist, da er bei der hier vorliegenden Anwendung nicht benutzt wird.

Der Ungerade-Ausgang eines Paritäts-Prüfers führt eine binäre "1", wenn die Anzahl der binären "1"-Bits ungerade ist, die an die Eingänge 83 bis 90 oder 83" bis 90" gegeben werden.

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Der Gerade-Eingang 92" führt eine binäre 'Ί", die über ein NOR-Glied 97 und Leitungen 98 und 99 augeführt wird. Das NAND-Glied 97 ist in Fig. 4 gezeigt und die Leitungen 98 erstrecken sich über die Pig. 2,3· und 4··

Der Ungerade-Ausgang 95" des Paritäts-Prüfers 75" ist über eine Leitung 101 mit dem Gerade-Eingang^92' des Paritätr»- Prüfers 75' verbunden. Der Gerade-Ausgang 94-' ist über einen Inverter 102 und eine Leitung 103 mit dem Gerade-Eingang 92 des Paritäts-Prüfers 75 verbunden. Dementsprechend ist der Gerade-Ausgang 94 des Paritäta-Prüfers 75 auf hohem Potential, d.h. er führt eine binäre "1", wenn die Anzahl der binären "1"-Bits in jedem Satz der aufeinanderfolgenden (n+p) Bits der m(n+p) Bits gerade ist, die in die Schieberegister 28, 28' und 28" eingeschoben werden. In gleicher Weise führt der Gerade-Ausgang 94" de3 Paritäts-Prüfer« 75" eine binäre "1"_r wenn die Anzahl der binaren "1"-Bits der (n+p) Bits.in den Schieberegister 28" gerade ist. Umgekehrt führt der Ungerade-Ausgang 95" des Paritäts-Prüfers 75" eine binäre "1", wenn die -Ansah! der binären "1"-BItS der (n+p) Bits in dem Schieberegister 28" ungerade ist.

Entsprechend der Natur des ersten Stroms der binären Worte mit Wort- und Paritäts-Bits identischer Form ist es statistisch möglich, daß die Anzahl der binären "1^M-Wort- und Paritätsbits in drei nebeneinanderliegenden Sätzen von (n+p) oder (n+1) Bits ungerade ist, selbst wenn die drei Sätze keine drei Worte sind, sondern jeder Satz durch Bruchstücke von nebeneinanderliegenden Worten gebildet ist. Diese statistische Möglichkeit kann vernachlässigt werden, wenn der zuvor erwähnte Faktor m vergrößert wird und die Ungerade-Gerade-Bestiinmunß für alle m Satze gleichzeitig durchgeführt wird. Durch' die Größe des schaltungstechnischen und funktioneilen Aufwandes ist der Größe des Paktors ta jedoch eine praktische Grenze gesutiu.

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üjn diese Beschränkung zu übenvinden wurde ep.n System geschaffen, das kontinuierlich die Ungersde-Gero-de-Bestimmungen durchfuhrt und abschätzt. .Eine "bevorzugte Ausführungsform dieses Systems int in den Pig. ¹V und 6 gezeigt.

Die Einrichtungen zur Steuerung und Abschätzung der IJngerade-Gerade—Bestimmung weisen entsprechend des gezeigten, bevorzugten Ausführungsbeispiels einen Binär Kahl er 112 mit m(n+p) Zählstufen auf. Bei dein gezeigten Binär wähler 112 ist der !faktor m gleich 4, η gleich-7 und ρ gleich 1. Dementsprechend hat der Zähler 32 Zählstufen.

Ur. die Arbeitsweise dos Zählers 112 mit η einen zugehörigen Einrichtungen besser erläutern zu können, wird nachfolgend e:ino Tafel der unterschiedlichen Zählstufen angegeben. In Spalte 1 sind die sogenannten gegenwärtigen Zustände in Bezug auf die in den nachfolgenden Spalten gezeigten Zustände dargestellt. Der erste Zustand "O" zusammen mit d«n nachfolgenden 31 Zustünden bildet die zuvor erwähnten $2 Zustände.

In Sx^aIte 2 der Tafel sind die Zxistände dargestellt,- die auftreten, wenn die Anzahl der binären "1ⁿ-V/ort- und Paritäts-Bits ungerade in jedem der drei Sätze von Bits in den Schieberegisters 28, 28' und 20" ißt. In diesem Fall kann die Bestimmung P=1 zur Angabe benutzt werden, daß die Anzahl der binären "1"-Bito in Jedem dor drei Sätze der Bits ungerade int. Die Bentii'Eiuntj P₇=I wird zur Angabe benutzt, daß die Anzahl der binären "1"-BitB in dem Satz der in dem Schieberegister 2u" gespeicherten Bits unn-orade ist. Spalte 3 zeigt die Zäh].zustände, die auftreten, wenn die Anzahl der binären "-r-Bitc in de::i Register 28" ungerade (P₅=I) ist, während eines oder beide der SchiobcoiOgistci· 28 und. 2ο¹ eine gerade Auziihl von binären "1"-Bitc- (P=O) hat. Es ist zu erkennen,

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daß die Bestimmung P=O zur Angabe benutzt wird, daß irgendeiner oder mehrere der Sätze der Bits in den Schieberegistern 28,28»und 28" eine gerade Anzahl von binären "1^!i-Wort- oder Paritäto-Bito hat. Die Spalte 4 zeigt Zählzustände, die auftreten, wenn mindestens ein Satz der Bits im !Register 28" eine gerade.Anzahl von binären "1"-Bitß hat.

Spalte 1 gegenwärtig

Spalte 2

Spalte 3 P=O,P--1

Spalte 4 Τ'·—O "P —Ο

O 1 2

3 4

• HJKLM

00000
00001
00010
00011
00100
00101
00110
00111
01000
01001

01010 10

,01011 11

01100 12

01101 13

01110 14

01111 15

10000 16

10001 17

10010 18

10011 19

10100 20

10101 21

10110 22

10111 23

11000 24

11001 25

11010 26

11011 27

11100 28

11101 29 11110 30

mil 31

HJKLH

HJKLH

HJKLM

00001	1	00001	1	00001	1
00010	2	00010	2	00010	2
00011	3	00011	3	00011	3
00100	4	00100	4	00100	4
00101	5	00101	5	00101	5
00110	6	00110	6	00110	6
00111	7	00111	7	00111	7
00000	O	OOOOO	O	01000	8
01001	9	01001	9	01001	9
01010	10	01010·	«0	01010	10
01011	11	01011	11	01011	11
01100	12	01100	12	01100	12
01101	13	01101	13	01101	13
01110	14	01110	14	01110	14
01111	15	01111	15	01111	15
00000	O	OOOOO	O	10000	16
10001	17	10001	17	10001	17
10010		10010	18	10010	18
10011	19	10011	19	10011	19
10100	20	10100	20	10100	20
10101	21	10101	21	10101	21
10110	22	10110	22	10110	22
10111	23	10111	23	10111	23
00000	O	OOOOO	O	11000	24
00000	O	11001	25	11001	25
00000	O	11010	26	11010	26
00000	O	11011	27	11011	27
00000	O	11100	28	11100
00000	O	11101	29	11101	29
00000	O	11110	30	11110	30
00000	O	11111	31	11111	31
oOOOO	O	11000	24	11000	24

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In der vorstehenden Tubelle sind die verschiedenen Zustände jeweils an der rechten Seite einer jeden Spalte beziffert· Um die verschiedenen Schaltzustände durchführen und steuern zu können, weist die in Fig. 4 gezeigte Anordnung entsprechend des gezeigten bevorzugten Ausführungsbeispiels eine Anzahl von UND-Gliedern 115 bis 177 und eine Anzahl von NAND-Gliedern 119 his 140 auf, die alle wie in Fig. 4 gezeigt verbunden sind.

Im einzelnen verbindet eine Leitung 142 den Ausgang 94·" des Päritäts-Prüfers 75" mit einem Eingang de3 UND-Gliedes.116 in Fig. 4* Eine Leitung 14-3 verbindet den Ausgang 95" des Paritäts-Prüf ers 75" mit einem Eingang des UND-Glieds 115. Eine Leitung 146, die in den Fig. 1, 2, 3 und 4 mit Zweigleitungen 147, 148, 149 und 151 versehen ist, verbindet den Ausgang 94 des 'Paritäts-Prüfers 75 mit dem UND-Glied 115, dem NAlTD-Glied 125, den NAND-Gliedern 129 und 130 sowie dem NAND-Glied 133 der Fig. 4. Der Ausgang 94- des Paritäts-Prüfers 75 ist außerdem über eine Leitung 153 mit einem Inverter 154 verbunden, der seinerseits über eine Leitung 156,'die in ' den Fig. 1, 2, 3 und 4 mit Zweigleitungen 157, 158 und 159 gezeigt ist, mit NAND-Gliedern 121, 122, 126, 127, 128, 13I, 132 und 134· verbunden ist.

Die Lösch- oder CL-Eingänge der J-K-Flip-Flops H, J, K, L und M sind über eine Leitung 98 mit dem eine binäre "1" führenden Ausgang des NAND-Gliedes 97 verbunden. Die invertierten, von der Einrichtung 25 empfangene erste Folge von Taktimpulsen steuert den Zähler 112 an. Zu diesem Zweck ist die Leitung 45, die sich über die Fig. 1,2 und 3 erstreckt, mit einem Inverter 161 verbunden, der in Fig. 3 gezeigt ist. Eine Leitung 162 verbindet den Ausgang des Inverters 161 mit den Taktoder OP-Eingängen der J-K-Flip-Flops H, J, K, L und M.

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Die in der vorstehenden. Tabelle gezeigtenZustände sind außerdem auch in Fig. 6 dargestellt. Wie aus Fig. 6 au ersehen ist, werden die Ungerade/Gerade-Bestimmungen des in dem Schieberegister 28" enthaltenen Wortes (P^=I oder I\=O) nach jedem Satz von m(n+p) oder m(n+i) Zählzuständen gemacht. Bei 'lern gezeigten bevorzugten Ausführungcbeispiel liegen daher die Bestimmungen bei den Zählzuständen 7» 15 und 23. Jedesmal, wenn eine solche Bestimmung angibt, P^=I wird der Zähler 112 auf O zurückgesetzt vor Reginn einer neuen Zähloperni-ion. Gibt die Bestimmung andererseits an,daß P^=O ir.L, so wird die Zähioperation in den nächsten Zählstufen der Folge m(n+p) fortgesetzt.

Beim Zählschritt 23 wird erneut eine Bestimmung durchgeführt, ob P_x-I oder P₂=O isb. Wenn P₃=I ist, wird der Zähler 112 auf 0 zurückgesetzt. Ist P₃=Q, so wird der Zähler 112 auf den Zählschritt 24 vorgezählt. Nach diesem Schritt wird eine Bestimmung durchgeführt, ob P=1 oder P=O ist und zwar bei jedem Schritt bezogen auf das Ausgangssignal des Paritätü-Prüfers 75 in.Fi-g. 1. Es ist daran zu erinnern, daß das Ausgangssignal des Paritäts-Prüfers nur dann ungerade sein kann, wenn die Anzahl der binären "V-^its in jedem Satz von Bits in den Schieberegistern 28, 28' und 28" ungerade ist. Eo kann daher gesagt werden, daß im Falle der Zählschritte 24 bis die Ungerade/Gerade-Bestimmung gleichzeitig in allen Sätzen der m(n+p) Bits durchgeführt wird, wobei m gleich 3, η gleich 7 und ρ in dem gezeigten Ausführungsbeispiel gleich 1 ist. Jede Bestimmung P=1 setzt denZähler 121 auf Null zurück. Jede Bestimmung P-O zählt den Zähler um einen Schritt weiter, bis der Zählschritt 31 erreicht ist. Bei diesem Zählschritt stellt die Bestimmung P=O den Zähler auf den Zählschritt 24 zurück, wie dieses in Fig. 6 gezeigt ist.

Beim Zurücksetzen des Zählers 121 auf Null gemäß einer Bestimmung P₇=I oder P=1, werden die binären Bits in ihrer ganzen

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Breite vom Schieberegister 28" der Fig. 2 an ein Parallel-Serien-Schieberegister 181 der Figur 3 gegeben. Diese Parallelübertragung wird mit einer Reihe von Leitungen ,182 vorgenommen, die von den Anschlüssen 62" bis 68" den Schieberegisters 28" 4er Fig. 2 zu den Eingängen des Registers 181 in Fig. 3 führen. Es ist ?,u erkennen, daß vom Anschluß 61" des Schieberegisters 28" keine Leitung zu dem Schieberegister 181 führt. Es ist ebenfalls zu erkennen, daß der erste Eingang 184-des Registers 181 der Fig. 3 geerdet ist. Dieses ist ein wichtiges KerVnal der bevorzugten Ausführungsforr, da dadurch die Entfernung der FaritätE-Hit.o bewirkt wird. Kit anderen Worten wird das in dem Schieberegister 28" in dem dem Ausgang 61" zugeordneten Flip-Flop gespeicherte Ffiritäts-Bib nicht an das Schieberegister 181 übertragen. Dieses nicht-übertragene Bit ist tatsächlich das Faritätn-Bit, was sich aus der Tatsache ergibt, daß die Paritäts-Bits im Datenstrom 10 der Fig. 7 an entsprechenden Stellen in den Worten 12, 13» 14- und 15» d.h. am Ende eines Jeden Wortes bei dem gezeigten Beispiel angeordnet sind. Die Wort- oder Daten-Bits sind andererseits an entsprechenden unterschiedlichen Stellen angeordnet.

Das in Fig. 3 gezeigte Schieberegister 181 hat eine Anzahl von UND-Gliedern 186 und eine Anzahl von UND-Gliedern 187. Das Schieberegister 181 weist außerdem eine Anzahl von NOR-Gliedern 188 auf, deren Eingänge mit den UND-Gliedern 186 und 187 verbunden sind und die, wie gezeigt, ein Flip-Flop 189 ansteuern. Leitungen 191 und 192 verbinden die Lösch-Eingänge der Flip-Flops 189 mit dem binären "1"-Ausgang des NAND-Glieds 51.

Ein Schiebe/Ei^nspeicher-Eingang 195 und Inverter 196 und 197 sind vorgesehen, um das Register 181 für die parallele übertragung von Daten von den Register 28" zum Register 181 über die Leitungen 182 bei Empfang des Einspeicheraignals am Eingang 195 einzuschalten.

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Das Register 181 wird mit Hilfe einesTakt-Einganges 198 und eines NOR-Glieds 199 "von Taktimpulsen der zweiten Folge 19} die in Pig. 7 gezeigt ist, angesteuert. Da die Paritäts-Bits nicht an das Register 181 übertragen werden und da dieses von der zweiten Folge 19 der Taktinipulse gesteuert wird, ergibt sich als Aus gangs .signal 200 des Registers 181 ein zweiter kontinuierlicher Strom binärer Worbe, wie diese unter 20 in Fig. 7 gezeigt sind und bei denen die binären Worte des ersten Stromes 10 auf die Zeitdauern der entfernten Paritäts-Bits ausgedehnt sind. Mit anderen V/orten, der Strom der Daten-Bits eines jeden Wortes des aweiten Stroms 20 wird ausgedehnt, um Sie Zeitzwischenräume des Strome der Daten-Bits als auch den ZeitZwischenraum des jetzt entfernten Paritäts-Bits eines jeweils zugehörigen Wortes des ersten Stroms 10 der binären Worte auszufüllen.

Das Schieberegister 181 kann von herkömmlicher Bauart sein, wie z.B. das Parallel-Serien-Schieberegister des !Typs SN74-166 von Texas Instruments.

An dieser Stelle ist darauf hinzuweisen, daß die Worte des zweiten Stroms 20 nicht notwendigerweise synchron mit den entsprechenden Worten des ersten Stroms 10 in der in Fig.7 · gezeigten Weise sein müssen. Vielmehr können, die Worte des zweiten Stroms 20 relativ zu den Worten des ersten Stroms 10 infolge normaler .Verzögerungen, die in der Praxis beim Betrieb der gezeigten Schaltung auftreten, verzögert sein.

Die Erzeugung der zweiten Folge von Taktimpulsen 19 für den Betrieb des zweiten Schieberegisters 181 wird nun in Verbindung mit den Fig. 2 und 5 erläutert.

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Gewöhnlich wird die zweite Folge der Taktimpulse erzeugt, indem aus der ersten Folge der Taktimpulse ein Signal mit einer Frequenz erzeugt wird, die bn mal so.groß ist wie die Folgefrequenz der ersten Folge und indem aus diesem Signal eine Folge von Taktimpulsen abgeleitet wird, die eine Impulsfolgefrequenz von 1/[b(n+i)] hat, wobei b eine positive Zahl ist. Bei dem gezeigten bevorzugten Ausführuagsbeispiel ist diese positive Zahl gleich 1. Dementsprechend wird bei dem gezeigten Ausführungsbeispiel die zweite Folge von Taktimpulsen 19 durch Erzeugung eines mit Hilfe der ersten Folge von Taktimpulsen 17 erzeugten Signals mit einer siebenmal größeren Frequenz als die Impulsfolge der ersten Folge 17 erzeugt, wodurch sich eine Folge von Taktimpulsen 19 ergibt, deren Impulsfolgefrequenz ein achtel der zuletzt genannten Frequenz beträgt.

Das Signal mit der siebenmal größeren Impulsfolgefrequenz der ersten Impulsfolge 17 wird bei dem gezeigten Ausführungsbeispiel mit Hilfe eines Phasendetektors 202 und einer Verstärkerstufe 203, die in Fig. 2 gezeigt sind und eines spannungs-■ gesteuerten Oszillators 204, der in Fig. 5 gezeigt ist, erzeugt, Diese Anordnung basiert auf einer entsprechenden Schaltungsanordnung, die in der eingangs genannten weiteren deutschen Patentanmeldung beschrieben ist.

Eine Leitung 206¹ ist mit der Leitung 4-5 verbunden, um Impulse der ersten Folge der Taktimpulse 17 an NAND-Glieder 207 und 208 des Phasendetektors 202 zu geben. Ein bis sieben zählen- , der Zähler 209 ist mit seinen Q- und Q -Ausgängen über Leitungen 2iO und 211 mit NAND-Gliedern 207 und 208 des Phasendetektors 202 verbunden.

Das Ausgangssignal des NAND-Glieds 207 wird an den invertierenden Eingang eines Operationsverstärkers 213 über einen In-

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verter 214,UnCi einen Widerstand 215 gegeben. Das Ausgangssignal des NAND-Glieds 208 v;ird über einen V/iderstand 216 an den invertierenden Eingang des Operationsverstärkers gegeben. Ein einstellbarer Widerstand 218 ist über einen Widerstand 219 mit dem invertierenden Eingang des Verstärkers 213 verbunden und ermöglicht einen Null-Abgleich der durch, die Leitungen 210 und 211 gebildeten phnsenverriegelten Schleife.

Das auf diese Weise an den invertierenden Eingang des Verstärkers 213 gegebene Signal gibt den !frequenzunterschied zwischen den auf der Leitung 206 empfangenen Taktimpulsen und den über die Leitungen 210 und 211 empfangenen rückgekoppelten Impulsen an.

Ein Spannungsteiler 221 gibt an den nichtinvertierenden Eingang des Operationsverstärkers 213 eine Spannung von +2,5 V. In gleicher Weise ist die an den invertierenden Eingang des Verstärkers 112 gegebene Spannung ebenfalls +2,3 V, wenn , der Phasendetektor 202 eine Differenz von 0 zwischen den Folgefrequenzen der auf der Leitung 206 und.der auf den Leitungen 210 und 211 empfangenen Impulsfolgen feststellt.

Die am Ausgang 223 des Operationsverstärkers 213 auftretende Spannung ist ebenfalls +2,3 V, wenn die Spannungen an dem invertierenden und nicht-invertierenden Eingang des Verstärkers 213 ebenfalls gleich +2,3 V" sind. Der Operationsverstärker 213 kann von herkömmlicher Bauart sein, wie z.B. der bekannte Typ 715· Die genannten Spannungen sind selbstverständlich nur Beispiele.

Der Operationsverstärker 213 hat einen ein Tiefpaßfilter aufweisenden Rückkopplungskreis 224. Ein Kondensator 225 im Rückkopplungskreis hat ein Paar gegeneinander parallel-

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geschaltete Dioden 226 und 227. Die Dioden 226 und 227 bilden einen Amplitudenbegrenzer, der ein zufälliges Phasenverriegeln durch den spannungsgesteuerten Oszillator 204· durch Begrenzung seines Betriebsbereiches verhindert.

Der Ausgang des in Fig. 2 gezeigten Operationsverstärkers 213 ist mit dem Eingang 231 des spannungsgesteuerten Oszillators 204, der in Fig. 5 gezeigt ist, über einen Widerstand 232 und eine Leitung 233 verbunden. Die Leitung 233 erstreckt· sich von der Fig. 2 über die Fig. 3 und 4 zur Fig. 5·

Eine einstellbare Spannung zur Einstellung der Frequenz des spannungsgesteuerten Oszillators 204 wird durch einen einstellbaren Widerstand 235 erzeugt, der über einen festen Widerstand 236 mit dem Eingang 231 des spannungsgesteuerten Oszillators verbunden ist. Der spannungsgesteuerte Oszillator 204 weist Inverter 238 und 239 auf, die mit dem Eingang 231 über Widerstände 24-1 und 242 verbunden sind. Die Ausgänge der Inverter 238 und 239 sind jeweils mit dem Setz- und fiücksetzeingang eines J-K-Flip-Flops 243 verbunden. Das Flip-Flop ,243 hat geerdete J-, K- und CP-Eingänge. Die Q-und Q-Ausgänge des Flip-Flops 243 sind mit den Invertern 238 und 239 über Inverter 244· und 245 verbunden.

Der spannungsgesteuerte Oszillator 204 erzeugt an seinem Ausgang 247 ein Signal mit einer Frequenz, die bn mal so groß wie die Impulsfolgefrequenz der ersten Folge 17 ist. Bei dem bevorzugten Ausfiüirungsbeispiel erzeugt der spannungsgesteuerte Oszillator 204 an seinem Ausgang 247 ein Signal mit einer Frequenz, die siebenmal so groß wie die Folgefrequenz der ersten Impulsfolge 17 ist. Um eine Betriebsweise mit unterschiedlichen Impulsfolgefrequenzen zu ermöglichen, können hier nicht gezeigte weitere J-K-Flip-Flops mit einem hier ebenfalls nicht gezeigten zugehörigen Wahlschalter vorgesehen

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BAD

werden, die für Frequenzteilerverhältnisse von 2,4,8 usw. vorgesehen sind.

Das Ausgangssignal des spannungsgesteuerten Oszillators 204 wird über eine Leitung 256 als Taktimpulse an drei J-K-Flip-Flops 257, 258 und 259 eines bis acht zählenden Zählers 261 gegeben. Eine Leitung 262 erstreckt sich von der Figur 5 über die Figuren 4 und 3 bis zu Fig. 2 und gibt das Ausgangs signal des spannungsgesteuerten Oszillators 204 für eine Teilung durch sieben an den bis sieben zählenden Zähler 209, der seinerseits das geteilte Signal über Leitungen 210 und 211 an den Phasendetektor 202 gibt.

Da der spannungsgesteuerte Oszillator 204 tatsächlich die Impuls f ο Igefrequenz der ersten Impulsfolge 17 mit sieben multipliziert und der bis sieben zählende Zähler 209 diese multiplizierte Frequenz durch sieben teilt, ergibt sich, daß die Frequenz des über die Leitungen 210 und 211 an den Phasendetektor 202 gegebenen Signals normalerweise gleich der Impulsfolgefrequenz der ersten Impulsfolge 17 ist, die von der in Fig. 1 gezeigten Einrichtung 25 erhalten wird. Der Phasendetektor 202, die Veretärkerstufe 2OJ, der spannungsgesteuerte Oszillator 204, der bis sieben zählende Zähler 209 und die Leitungen 210 und 211 bilden eine phasenverriegelnde Schleife, die die Ausgangsfrequenz des spannungsgesteuerten Oszillators 204 der Eingangsimpulsfolgefrequenz des Phasendetektors 202 aufdrückt.

Zu seiner Funktion weist der bis acht zählende Zähler 261 NAND-Glieder 265, 266 und 267 axf, die in der in Fig. 5 gezeigten Weise geschaltet sind. Ein Modifizierer 269 weist ein weiteres J-K-Flip-Flop 271 auf und ist mit dem bis acht zählenden Zähler 261 verbunden, um die zweite Taktimpulsfolge 19 mit der ersten Taktimpulsfolge 17 zu synchronisieren,

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soweit der Beginn eines jeden binären Wortes betroffen ist.

Der bis acht zählende Zähler 261 und der Hodifizierer 271 weisen außerdem NAND-Glieder 273 bis 278 auf, die in der in Fig. 5 gezeigten Weise geschaltet sind. Der bis acht zählende Zähler 261 und der Plodifizierer 269 weisen außerdem NAND-Glieder 281 und 282 auf. Das NAND-Glied 281 ist mit seinem Eingang mit den Q- und Q-Ausgangen des Flip-Flops 271 verbunden. Das NAND-Glied 281 ist mit seinem einen Eingang mit dom Ausgang des NAND-Glieds 281 und mit seinem anderen Eingang über eine Leitung 284- mit dem Q-Ausgang des Flip-Flops 258 des Zählers 261 verbunden. Die Taktimpulse der zweiten Taktimpulsfolge 19 sind daher synchron mit den Bits der Worte des zweiten Stromes 20.

Die sich ergebende zweite Taktimpulsfolge 19 wird über eine Leitung 286, die sich von der Fig. 5 über die Fig. 4 und 3 erstreckt, an den Taktimpulß-Eingang 198 des Schieberegisters gegeben. Ein Anschluß 287 ist mit dem Anschluß 198 und der Leitung 286 verbunden, um an dem Daten-Ausgang 200 einen

' Ausgang für die zweite Taktimpulsfolge 19 zu schaffen.

Die Erzeugung des Einspeichersignals für das Schieberegister 181 wird nun im einzelnen beschrieben.

Der in Fig. 4 gezeigte Zähler 112 steuert zeitlich die Erzeugung des Einspeiehersignals für das Register 181 mit Hilfe von drei Leitungen 291, 292 und 293, die sieh jeweils von Flip-Flops K, L und M in Fig. 4 bis zu einem NAND-Glied 296 in Fig. 5 erstrecken. Der Ausgang des NAND-Gliedes 296 ist mit den NAND-Gliedern 273 und 276, mit dem K-Eingang des Flip-Flops 257 des bis acht zählenden Zählers 261 und mit einem Eingang eines NAND-Gliedes 301 verbunden. Der Ausgang des NAND-Glieds 3OI ist mit dem J-Eingang des Fl ip-

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SAD ORJGiNAU

Flops 57, mit einem Eingang des NAND-Gliedes 265, mit einem

Eingang eines NAND-Glieds 302 und mit. Hilfe einer Leitung

304 mit dem UND-Glied 116 und dem NAND-Glied 120, 122, 125 und 127 in Fig. 4 verbunden.

Eine Leitung 306 verbindet den Q- Ausgang des F3ip-Flops 258 mit dem bis acht zählenden Zähler 261 mit dein anderen Eingang des NAND-Glieds 302. Der Ausgang des NAND-Glieds 302 in Fig. 5 ist über eine Leitung 303 mit dem Verschiebe/ Einspeiehereingang 195 des Registers 181 in Fig. 3 verbunden. Die Leitung 308 erstreckt sich über die Fig. 4, wie dieses gezeigt ist.

Beim Betrieb der gezeigten Anordnung gibt das in Fig. 5 gezeigte NAND-Glied 302 über die Leitung 308 ein Einspeichersignal an den Eingang 195 des Registers 181, wenn ein Einspeichern von Daten von Schieberegister 28" über die Leitungen 182'in das Schieberegister 181 vorgenommen v/erden soll. Wie zuvor erwähnt, werden die so in das Schieberegister 181 übertragenen Daten seriell über den Ausgang 200 unter Steuerung durch die zweite Taktimpulsfolge 19 ausgeschoben, die an den Eingang 198 des Schieberegisters 181 gegeben wird. Auf diese Weise werden die durch den zweiten Strom binärer Worte 20 in Fig. 7 gezeigten Daten realisiert.

Die Fig. 9 und 10 zeigen zusammen einen Bit-Synchronisierer bei einem weiteren bevorzugten Ausführungsbeispiel.

Die Fig. 11 bis 18 zeigen ein Verfahren und eine Schaltungsanordnung zur Identifizierung und Entfernung von Paritäts-Bits aus einem kontinuierlichen Strom binärer Worte entsprechend einer- weiteren Ausführungsform. Dabei werden z.B. von einem Magnetband wiedergegebene oder gesendete binäre Worte mit Paritäts-Bits an den Eingang 253' ix Fig. 9 gegeben.

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Λν-iVi ^,3

Wie in Fig. 9 gezeigt ist, hat der Bit-Synchronisierer eine V.erzögerungsschaltung 255Ί die mit dem Eingang 253* verbunden ist. Die Verzögerungschaltung 255' weist ein Paar von Invertem 256' und 257' ^u^^d einen VerzÖgerunpskondensator 258' auf, der mit einera Schaltpunkt zwischen den Invertern 256' und 257' verbunden ist. Die Verzögerungsschaltung 255' erteilt den empfangenen binären Bits eine Verzögerung, um die von einem Flankendetektor 261' und einem Frequenz ve rdo ppi er 262' bewirkte Verzögerung auszugleichen. Die binären Daten-Bits, die von der VerzögerungBüchaltung 255' verzögert werden, werden an ein herkömmliches Verzögerungs-Flip-Flop 263' gegeben, das einen Daten-Eingang 264\ einen Daten-Ausgang 265' und einen Taktinrpulseingang 266' hat. Der Zweck des Verzögerungs-Flip-Flops 263'ißt es, die wiedergewonnenen Daten-Bits an einem Synchronisiererausgang 268' für die anschließende Entfernung der in diesen Daten enthaltenen Paritäts-Bits zur Verfügung zu stellen.

Der Flankendetektor 261' ist mit dem Eingang 253' verbunden, um an einera Ausgang 269¹einen kurzen Impuls oder Nadelimpuls zu erzeugen, wenn immer eine Signalpegeländerung bei den am Eingang 253' empfangenen Bits auftritt. Der Flankendetektor 261' bewirkt daher die Erfassung von Signalpegelflanken in den empfangenen Bits.

Der Flankendetektor 261' hat einen Umformer 271·, der mit dem Eingang 253' und einem Exclusive-ODER-Glied 272' verbunden ist, das mit seinem ersten Eingang über eine Leitung 273¹ mit dem Eingang 253' und mit seinem zweiten Eingang mit dem Ausgang des Inverters 271' verbunden ist. Ein Kondensator ist mit einem Schaltpunkt zwischen dem Inverter 271' und dem Exclusive-ODER-Glied 272' verbunden.

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-τ28-

Die Leitung 273' kann als erste Einrichtung zum Zuführen eines Eingangs signals an das Ebcclusive-ODER-Glied 272' mit sich ändernden Signalpegeln in Abhängigkeit der empfangenen Bitflanken angesehen werden. Der den Inverter 271' und denKondensator 274-¹ enthaltende Schaltungsteil kann als zweite Einrichtung zum Zuführen zweiter wechselnder Signalpegel in Abhängigkeit der empfangenen Bitflanken angesehen werden. Diese zweite Einrichtung weist eine dri tte Einrichtung in Form des Kondensators 274-' zur Verzögerung der erwähnten zweiten sich ändernden Signalpegel gegenüber den zuvor erwähnten ersten sich ändernden Signalpegoln auf. Das Exclusive-ÖDER-Glied 272^f kann dann als eine vierte Einrichtung angesehen werden, die mit der erfsten und zweiten Einrichtung verbunden ist, um die Flanken angebende Impulse in Verzögerungsintervallen zwischen den ersten und zweiten sich ändernden Signalpegeln zu erzeugen.

Ist z.B. der am Eingang 253' empfangene Signalpegel der Daten groß» so ist auch das Ausgangssignal des Flankendetektors 261' am Ausgang 269' hoch.Sinkt der Pegel der empfangenen Daten am Eingang 253' dagegen ab, so erhält auch der Eingang des Exclusive-ODER-Glieds 272*, der mit der Leitung 273¹ verbunden ist, sofort niedriges Potential, da von der Leitung 273' keine Verzögerung bewirkt wird. Der Eingang des Exelusive-ODEH-Glieds 272','der mit dem Inverter 271' verbunden ist, kann jedoch nicht unmittelbar sein Potential ändern, da dieses durch die Verzögerung des Kondensators 274' verhindert wird« Es tritt daher eine kurze Verzögerung auf, bevor der Eingang des ODER-Gliedes 272', der mit dem Inverter 271' verbunden ist, hohen Pegel annehmen kann. Demzufolge herrschen gleiche Signalpegelbedingungen ati den Eingängen des Exclunive-ODER-Gliedes 272' während der kurzen Dauer der vom Kondensator 274'bewirkten Verzögerung. Am Ausgang des Exclusive-ODER-Glieds 272' liegt daher während

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der kurzen Verzögerungszeit niedriges Potential an.

Ist der Kondensator 274-' aufgeladen, so ergeben sich unterschiedliche Signalpegel an den Eingängen des EXCLUG1VE-ODER-Glieds 272', wodurch räch wieder ein hoher Signalpegel am Ausgang 269'des Flankendetektors 261' einstellt. Haben die am Eingang 253·' empfangenen Daten danach wieder einen hohen Signalpegel, so erhält auch der Eingang des EXCLUSIV-ODER-Glieds 272', der mit der Leitung 273' verbunden, ist sofort diesen hohen Signalpegel. Gleichzeitig bewirkt der geladene Kondensator 27^yl-' eine Verringerung des Signalpegels am Eingang des EXCLUSIV-ODER-Gliedcs 272·, das mit d-em Inverter 271' verbunden ist. Demzufolge führt der -^usgang des Flankendetektors 261· erneut ein niedriges Potential während der Dauer der vom Kondensator 274* bewirkten Verzögerung. Nachdem sich der Kondensator über den Inverter 271' ausreichend entladen hat, erscheinen erneut ungleiche Signalpegel an den Eingängen des EXCLUSIV-ODER-GIieds 272', wodurch sich wieder ein hoher Signalpegel am Ausgang des Flankendetektors 261' an der Leitung 269' einstellt.

Daraus ist zu erkennen, daß die erfaßten Flanken durch eine Kette negativer Impulse bezüglich eines hohen Signalpegels angegeben werden. Dieses ist in den Fig. 16a bis 16i dargestellt, wobei Fig. 16a ein Beispiel empfangener Datenbits zeigt, die am Eingang 253' auftreten, während Fig. 16b das Ausgangssignal des Flankendetektors 261' zeigt, das den zuvor erwähnten hohen Pegel 276* und die die Flanken angebenden negativen Impulse 277' hat. Die Frequenz der am Ausgang 269' des Flankendetektors auftretenden Signa e wird mit Hilfe eine3 Multivibrators 262' verdoppelt.

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rs

Wie in Fig. 16c gezeigt ist, bewirkt der Multivibrator 262* einen eine konstante Zeitdauer aufweisenden Impuls 264·¹ bei jedem eine Flanke angebenden Signal 277', das vom Flankendetektor 261 · erzeugt wird. Eine Leitung i\Vj' gibt diese konstante Zeitdauer aufweisenden Impulse 264-' an -vox IiAIID-Glieder 265' eines Phasendetektors 2GB¹. Ein Paπr von Leitungen 271^f und 272' geben an die NAlTD-Glieder 265' und 266¹ des Phasendetektors 268' Bezugssignale 273¹ und 27V der in den Fig. Iod und 16e gezeigten Forin. Diese Bezugssignale für die phasenverriegelnde Schleife, von der der Thasendetektor 268¹ ein Teil ist, v/erden von den Digitalzähler 276' erzeugt, der in Fig. 10 gezeigt und später noch näher erläutert wird.

Der Ausgang des NAIiD-Gliedes 265' ist mit dem invertierenden Eingang eines Operationsverstärkers 277' über einen Widerstand 278' verbunden. Der Ausgang des NAND-Gliedes 266¹ ist mit den gleichen invertierenden Eingang über einen Inverter 279' und einen Widerstand 281' verbunden. Ein einstellbarer Widerstand 282' ist über einen Widerstand 283' mit dem invertierenden Eingang des Verstärkers 277" verbunden und ermöglicht einen Null-Abgleich der phasenverriegelnden Schleife mit Hilfe der Leitungen 271' und 272».

Das an den invertierenden Eingang des Verstärkers 277' gegebene Signal gibt daher den Phasenunterschied zwischen den die konstante Zeitdauer aufweisenden Impulsen, die vom f&iltivlbrator 262' abgegeben werden und den Rückkopplungs- oder Bezugsimpulsen, die über die Leitungen 271^f und 272' erhalten werden·

Ein Spannungsteiler 285* gibt an den nicht-invertierenden Eingang des Operationsverstärkers 227' eine Spannung von +2,3 V.

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In gleicher-Weise ist die an den invertierenden Eingang des Verstärkers 277' gegebene Spannung ebenfalls + 2,3 V, wenn der Phasendetektor 268' keine Differenz zwischen der Irnpulsfolgefrequenz der vom Multivibrator 262' abgegebenen Impulse und der Frequenz der über die Leitung 271' und 272' empfangenen Impulsfolge angibt.

Auch die am Ausgang 286' des Operationsverstärkers 277' auftretende Spannung ist + 2,3 Volt, wenn die Spannungen am invertierenden und nicht-invertierenden Eingang den Verstärkers 277' ebenfalls gleich + 2,3 V sind. Der Operationsverstärker 277' kann von herkömmlicher Bauart sein, wie z.B. die bekannte Type 715·

Der Operationsverstärker 277' hat eine ein Tiefpaßfilter aufweisende Rückkopplung 287'. Ein Eondendator 288' im Rückkopplungskreis hat ein Paar gegeneinander parallelgeschaltete Dioden 289' und 291'. Diese Dioden bilden einen Amplitudenbegrenzer, der ein ungewolltes Phasenverriegeln durch den spannungsgesteuerten Oszillator 293' durch Begrenzung seines Arbeitsbereiches verhindert, der in Fig. 10 gezeigt ist.

Eine Leitung 294·' gibt das Ausgangssignal des Operationsverstärkers 277' an den Eingang 295' des spannungsgesteuerten Oszillators 293'· Einstellbare Widerstände 297' und 298', die in Fig. 9 gezeigt sind, ermöglichen eine grobe und feine Einsellung der vom spannungsgesteuerten Oszillator 293* erzeugten Frequenzen.

Der spannungsgesteuerte Oszillator 293' weist Inverter 301· 302' auf, die über Widerstände 303' und 304' mit dem Eingang 295' verbunden sind. Die Ausgange der Inverter 301' und 302'

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- -32-

sind jeweils über Leitungen 306' und 307' mit dem Setz- und Rücksetzeingang eines J-K-Flip-Flops 308' verbunden. Das Flip-Flop 508' hat geerdete J-, K- und CP-Eingänge, wobei die Q und Q- Ausgänge des Flip-Flops 308· mit den Invertern 301 'und 302' über Inverter 31-0.' und 311' verbunden sind.

Der Q-Ausgang des Flip-Flopn 308" ist außerdem mit dem Ausgang des spannungsgesteuerten Oszillators 312 über einen Inverter 313 verbunden. Allgemein gesagt, erzeugt der spannungsgesteuerte Oszillator 293' an seinem Ausgang ein SigDal, dessen Frequenz gleich bn mal so groß der Bit-Impulsfolge der empfangenen Daten am Eingang 253¹ der in Fig· 9 gezeigten Anordnung ist, wobei η die Anzahl der Wort-Bits in jedem binären Wort und b eine positive Zahl ist. Der spannungsgesteuerte Oszillator 293' erzeugt an seinem Ausgang 312 z.B. ein Signal mit einer Frequenz von 28 VMz wenn die Bit-Impulsfolgefrequenz der empfangenen Daten am Eingang 253' vier mal 10 Bit pro Sekunde ist, wenn jeweils sieben Wort-Bits pro Wort vorgesehen sind und der Faktor b gleich 1 ist.

Um die Arbeitsweise von hier nicht gezeigten Aufzeichmmgs- und Wiedergabeeinrichtungen mit vorgewählten Geschwindigkeiten zu ermöglichen, können Geschwindigkeits-Wahlschalter vorgesehen werden. So sind z.B. in Fig.9 zwei solche Schalter 315 und 316 gezeigt. Die Betätigung der Schalter 315 und 31 β bewirkt die Betätigung von Schalttransistoren 31? und 318» die jeweils mit den Invertern 319 und 320 verbundene Ausgänge haben.

Ein Paar von Leitungen 321 und 322 verbinden die Ausgänge der Inverter 319 und 320 in Fig. 9 rait Eingängen von NAND-Gliedern 323 und 324 einer binären Teilerkette 325 > die

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fe Λ i*s

außerdem ein NAND-Glied-526 aufweist, dessen Eingänge mit den Ausgängen der NAND-Glieder 323 und 324- verbunden sind.

Das NAND-Glied 323 der Teilerkette 325 hat einen Eingang, der mit dem Ausgang 312 des spanrmngsgesteuerten Oszillators 293¹ verbunden ist. Das NAND-Glied. 324 hat einen über eine Leitung 328 mit dem Q-Ausgang eines J-E-Flip-Flops verbundenen Eingang. Das Flip-Flop 329 wird über eine Leitung 331 vom Q-Ausgang des J-K.-Flip-Flops 308' des spannungcgesteuerten Oszillators 293' her angesteuert, um die Arbeitsweise der Teilerkette 325 zu steuern. Je nach der Betätigung der Wahlschalter 315 und 316 der Fig. 9 teilt die Teilerkette 325 die' Frequenz des Ausgangssignals des spannungsgesteuerten Oszillators mit einen der vorliegenden Wiedergabegeschwindigkeit entsprechenden Divisor.

Der Ausgang des NAND-Glieds 326 der Teilerkette 325 ist mit einer Leitung 333 verbunden, die dann Täktimpulse führt, die mit dem am Ausgang 268' des in Fig. 9 gezeigten Synchronisierers wiedergewonnenen Bits synchron sind.

Vie aus Fig. 10 zu erkennen ist, ist eine Leitung 334 mit der Leitung 328 verbunden, um die zuletzt genannten Taktimpulse an Taktimpuls-Eingänge von drei J-K-Flip-Flops 336, 337, 338 des Binärzählers 276' zu geben. Aufgabe des Binärzählers 276· ist das Herunterteilen der Taktimpulse um den gleichen Faktor, mit dem sie von dem spannungsgesteuerten Oszillator 293¹ multipliziert wurden. Wird z.B. angenommen, daß der zuvor erwähnte Faktor b gleich 1 ist, ferner daß der Faktor η gleich 7 ist, so kann der Digitalzähler 276¹ ein bis sieben zählender Zähler sein.

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Die Q- und Q-Ausgänge de3 Flip-Flops 338 des Digitalzählers 276' sind nicht nur mit den Leitungen 271' und 272» verbunden, wie dieses zuvor erwähnt wurde, sondern außerdem mit Eingängen von NAND-Gliedern 341 und 342 im Zähler 276'. Das NAND-Glied 34-1 und ein weiteres NAIiB-GIied 344 sind mit dem Q-Ausgang des Flip-Flops 337 verbunden. Der Ausgang des NAND-Glieds 34-1 ist mit dem J-Eingang des Flip-Flops Verbunden.

Der Q -Ausgang des Flip-Flops 336 ist mit einem zweiten Eingang des NAND-Glieds 342 verbunden. Der Ausgang des NAND-Glieds 342 ist mit dem K-Einganß dos Flip-Flops 337 verbunden. Der Q-Ausgang .des Flip-Flops 336 ist mit dem J-Eingang des Flip-Flops 337 verbunden, mit einem v/eiteren Eingang des NAND-Gliedes 344 und mit einem Eingang eines weiteren NAND-Gliedes 346. Der Ausgang des NAND-Gliedes 344- ist über einen Inverter 347 mit dem J-Eingang des Flip-Plops 336 vei'bunden.

Der ^-Ausgang des Flip-Flops 337 ist mit einem weiteren Eingang eines NAND-Gliedes 346 verbunden. Der ^-Ausgang des Flip-Flops 338 ist mit einem weiteren Eingang des NAND-Gliedes 346 verbunden. Eine Leitung 349 verbindet die Taktimpuls-Leitung 333 mit einem vierten Eingang des NAND-Gliedes 346.

Das NAND-Glied 346 spricht auf die erzeugten Taktimpulse der Leitung 333 und auf einen vorbestimmten Zählerstand des Digitalzählers 276' an, um das in Fig. 9 gezeigte Flip-Flop 263* über einen Inverter 351 und eine Leitung 352 anzusteuern. Die so an den Eingang 266¹ des Flip-Flops 263¹ gegebenen Impulse betätigen diese die Bit wiedererzeugende Einrichtung nur während des Auftretens eines Hittenteiles eines jeden empfangenen Bits. Dieses ist ein wesentliches Merkmal, da die Mittenteile der empfangenen Bits spanmmgs-

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mäßig besser definiert sind als die Flankenteile der Bits.

Zurückkommend auf den in Fig. 9 erzeigten Phasendetektor 268' sind die am Ausgang des NAND-Gliedes 265' durch Addition der Ausgangssignale des Multivibrators 262' und der des Q-Ausgangs des Flip-Flops 203' des Digitalzählers 276' auftretenden Impulse in Fig. 16f unter 354· gezeigt. In gleicher Weise sind die an Ausgang des IIANÜ-Gli edeo 266' durch Addition des AusgnngGsignols des Multivibrators 262' und des Ausgangηsignal am Q-Ausgang des Flip-Flops 338 auftretenden Impulse unter 355 in Fig. 16g gezeigt. Durch den Inverter 279" im Phasendetektor 268' worden die Ausgangssignale der NAND-Glieder 265 und 266' rechnerisch addiert, wobei das Ausgangssignal des NAND-Gliedes 266' vom Ausgangssignal des NAND-Gliedes 265' subtrahiert wird. Das Ergebnis dieser Subtraktion wird an den invertierenden Eingang des Operationsverstärkers 277' gegeben und ist durch die in Fig. 16h gezeigte Signalform dargestellt.

Wie aus dem mittleren Teil der Fig. 16c hervorgeht, erzeugt der Multivibrator 268' keinen weiteren Impuls, wenn ein Bit eines gegebenen Wertes einem Bit gleichen Werts folgt. Infolge der elektronischen Schwungscheibenwirkung des spannnngsgesteuerten Oszillators 293' wird für das in Fig. 9 gezeigte Flip-Flop 263' jedoch immer noch ein Ansteuerimpuls für jedes empfangene Daten-Bit erzeugt. Dementsprechend zeigt die Fig. 16i einen Ansteuerimpuls 358 für jedes empfangene Datenbit.·Wie zuvor erwähnt, tritt jeder dieser Impulse beim Auftreten eines Mittenteiles des empfangenen Datenbits auf, um das Flip-Flop 263' über die Leitung 252' und den Eingang 266' anzusteuern, um ein entsprechendes Daten-Bit am Ausgang des Bit-Synchronisierers 268' wiederzugewinnen.

Als ein wichtiges Merkm al der gerade beschriebenen Ausführungsform arbeitet der in den Fig. 9 und 10 gezeigte Bit-

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A "2 ■< >. „τ

Synchronisierer nicht nur als ein Bit-Synchronisierer, der wiedergewonnene Daten-Bits und entsprechende Taktimpulse erzeugt, sondern darüberhinaus auch als Frequenz-Synthetisierer, der Signale für die Erzeugung einer weitere*! Talctimpulsfolgefrequenz .und für weitere Einrichtungen außer dem Synchronisierer erzeugt.

Zu diesem Zweck verbindet ein Paar von Leitungen 361 und 562 die Q- und Q-Aungänge dos Flip-Flops 338 des Digitalzählers 276' mit Teilen einer die Paritäts-Bits entfernenden Einrichtung, die in den- Fig. 10 bis 14 gezeigt und im folgenden näher beschrfe ben wird.

Aus der Erläuterung des in den Fig. 9 und 10 gezeigten Bit-Synchronisierers ergibt sich, daß der Biasendetektor 268·, der Schleifenverstärker 277* und das Filter 287', der spannungsgesteuerte Oszillator 293' und der Digitalzähler 276' in einer phasenverriegelnden Schleife geschaltet sind, die Taktimpulse für den Betrieb des in den Fig.9 und 10 gezeigten Bit-Synchronisierers und für die in den Fig. 11 bis 14 gezeigte Einrichtung zur Entfernung der Paritäts-Bits erzeugt.

Zur Einstellung des Multivibrators 262* des Bit-Synchronisierers auf unterschiedliche Bandgeschwindigkeiten, wie diese durch die Wählschalter 315 und 316 gewählt sind, sind die Ausgänge der Inverter 319 und 320 der Fig. 9 mit Eingängen von Invertern 371 und 372 verbunden, deren Ausgänge mit Schalt-Transistoren 373 und 374 verbunden sind. Eine Leitung 375 gibt Ausgangssignale der Schalttransistoren 373 und 374 in herkömmlicher Weise als Vorspannung an den Multivibrator 262', wodurch die Dauer der konstante Zeit aufweisenden Impulse 264' (vgl. Fig. 16c) geändert

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wird, so daß die Impulsbreite im idealen Fall einer halben Bitbreite bei jeder gewählten Bandgeschwindigkeit entrp rieht.

• Ein Beispiel für die Sign&lform der synchronisierten, regenerierten Daten, die am Ausgang 268' des Bit-Synchronisierers auftreten, sind unter 257' in Pie« ^7 gezeigt. Wie aus der Signalform 10 zu ersehen ist, befinden sich die binären Worte mit den Paritäts-Bits in der Form eines Irontinuierlichen Stroms binärer Worte. Dadurch ergibt sich das Problem der Identifizierung der Worte beim Fehlen von Angaben über den Wortanfang oder das Wortende ebenso wie das Problem·der Identifizierung der Paritäts-Bits, die sowohl binäre "0"-BItS als auch binäro"1"-ⁱBits sein können und sich damit von den Daten-Bits nicht.unterscheiden.

Allgemein hat jedes der Worte 412, 413, 414 und 415 des Stromes 251' der binären Worte η Wort-und ρ Paritäts-Bits. Bei dem gezeigten Beispiel sind sieben Wort- oder Daten-Bits und ein Paritäts-Bit für jedes Wort vorgesehen. Ist die Anzahl der binären "1"-Wort- oder Daten-Bits in einem Wort ungerade, so ist das Paritäts-Bit dieses Wortes eine binäre "0". Ist andererseits die Anzahl der binären "1"-Wortoder Daten-Bits in einem Wort gerade, so ist das Pa- · ritätcbit in diesem Bit eine binäre ^M1". Daher ist die Anzahl der binären. "1"-Wort- und Paritätsbits in jedem Wort ungerade. Dadurch wird die Verbesserung der binären Übergänge in dem Code maximal.

Die in Fig. 17 gezeigte Signalform 417 stellt eine Folge von Taktimpulsen entsprechend den Daten 251' dar. Bei den in Fig. 17 dargestellten Taktimpulsen sind lediglich die Vorderflanken der Taktimpulse dargestellt. Tatsächlich haben die Taktimpulse erhebliche Ein- und Ausschaltzeiten,

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z.B. ein Tastverhältnis in der Größenordnung von 5O?£.

Wie-aus Fig. 17 ^7iVl erkennen ist, wird jeden Wort 'kl,?, 413₁ 414 und 415 des ersten Stroms 251' der binären V/o:?te von (n+p) TaktiiPpulsen begleitet. Da -die Anzahl der 3b3··tir-pulse für jedes Bit in dc.u gezeigten Beißpiel 1 int, hat die Folge von Takt impuls cn 417 ac It Taktimpulse für ,jedes binäre Wort einschließlich des Paritätn-Bit im evcr.ori Stror*. 251' der binären Worte

Entsprechend dem neuen Verfahren bzw. der Schalti^v··.,13anordnung weist die phasenvcrricgelnda Schleife dos Bit-Synchronisierors den Di^ital-Zähler 276' und den fipanrAm^GGefiteuo:.¹-ten Oszillator 293' auf, mit denen Taktimpulsa zur Betätigung der die Paritäts-3iits entfernenden IJini'iohtu:" ; er:.o...u \ierden, die ijebzt beschrieben wird.

Im einzelnen erzeugt der Q-Ausgang des Flip-Flops 338 dec: Digiti...lsääh.lers 275' des in den Fig. 9 und 10 gezeigten Bi;;-synchronisierers Taktimpulse der in Fig. 17 unter 417 Gezeigten Porm für die Schiebesteuerung eines ersten Registers über eine Leitung 361 der die Paritäts-Bits entfernenden Einrichtung bei einer ersten Taktfrequenz. Dieses erste Register irafaift Schieberegister 428,428' und 428'% die in den Fig. 11 und 12 gezeigt und nachfolgend näher beschrieben sind.

Außerdem gibt auch der Q-Ausganß des Flip-Flops 333 des Digitalzählers 276' des Bit-Synchronisiex^ers Imimlse für die Taktsteuerung eines Zählers511 eines Folgedekoders 512, der in Fig. 12 gezeigt ist und ein Teil der die Paritätc-Bits entfernenden Einrichtung bildet, über eine Leitung 362.

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Darüberhinaus erzeugen der spannungsgesteuerte Oszillator 295' und die Teilerkette 325 des in den Fig. 9 und 10 gezeigten Bit-Synchronisierers über eine Leitung 323 Impulse zum Ansteuern den bis acht zählenden Zahlers 661 (vgl. Fig„13) der die Paritäty-Bits entfernenden Einrichtung. Wie aus der nachfolgenden Beschreibung noch klarer wird, besteht eine Funktion des bis acht zählendenZählers 661 darin, über eine Leitung 686 Takt impulse der in Fig. 17 unter 4-19 gezeigten Art i-:ur Betätigung eines Registers 581 Aer die ParitatG-"i'ats entfernenden Einrichtung (vgl. Fig. 14·) nit einer zweiten Taktimpulsfo3f;efrequenz zu erzeugen und rn einem zweiten Ausgmg 687 der Anordnung einen zweiten Strom von Taktimpulsen abzugeben, der einem zweiten Strom von Daten entspricht, der die Paritätsbits nicht mehr enthält.

In Fig. 17 ist der zweite Strom von binären V/orten durch die Signalform 200' dargestellt. Bei dem gezeigten bevorzugten Ausführungsbeispiel hat die zweite Folge von Taktimpulsen 419 η Taktimpulse für jeweils (n+p) Taktimpulse der ersten Folge 417· So hat z.B. die zweite Folge von Taktimpulscn 419 sieben Taletimpulse für jedweils acht Taktimpulse der ersten Taktimpulsfolge 417· Dieses kann als Fortlassen des dem Paritäts-Bit zugeordneten Taktimpulses der ersten Folge angesehen werden.

Wie aus der Signalform 200^f zu erkennen ist, ist der zweite Strom binärer Worte nicht allein durch das Fortlassen der Paritäts-Bits gekennzeichnet, sondern gleichzeitig durch eine Ausdehnung der "binären Worte oder Daten in die Zeitdauern hinein, die zuvor von den entfernten Paritäts- Bits ausgefüllt wurden. Jedes Wort 412¹, 413¹, 414' und 415' des zweiten Stroms 200* binärer Worte erstreckt sich so

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über das Zeitintervall, das im ersten Strom 251^f von dem eutfipar-echenrlen Wort und dein zugehörigen Palpitate-Bit besetzt war.

Anhand der Fig. 11 biß 15 wird ein Verfahren und eine Schaltungsanordnung zur .Realisierung der in Fig. 17 gezeigten Merkmale erläutert.

Der erste Strom 251' binärer Worte rait Paritäts-Bits wird von dera Ausgang 268' (vgl. fig· 9) des Bit-Synchronißierers über eine Leitung 400 Und einen Eingang 427 an ein erstes Schieberegister 4-28- gegeben.. Das Schieberegister 4-23 kann von her- kömnl-ichere AufIjau sein, wie z.B. das Schieberegister vom Typ SH74164 von T exe 3 Instruments.

Bas Schieberegister 428 hat (n+p) bistabile Stufen 431, 432, 433, 434, 435, 436,437 und 43Ο, vjobei η die Anzahl der Wortoder Baten-Bits in Jedem Wort und ρ die Anzahl von Paritäts— Bits in jedem Wort des ersten Stroms 251' binärer V/orte ißt, der über den Eingang 427 empfangen wird. In diesem Fall sind sieben Daten-Bits und ein Paritäts-Bit für jedes V/or-t vorgesehen, so daß die Anzahl der "bistabilen Stufen im Schieberegister 428 gleich acht ist.

Das Schieberegister 428 hat ein HAND-Glied 441, dan als ein Inverter zum Empfang der Daten über den Eingang 427 geschaltet ist. Der Ausgang des KAM)-Glieds ist mit dem R-Eingang des ersten Flip-Flops 431 über eine Leitung 442 verbunden. Andererseits ist der Ausgang des NAED-Glieds 441 über einen Inverter 443 mit dem S-Eingang des ersten Flip-Flops 431 verbunden.

Zum Betrieb des Schieb er egisters 428 werden, die über eine Leitung 361 und einen Eingang 446 aufgenommenen Taktiinpulse an die l'akt- oder CP-Eingäi'ige der F.! ip-j?loj>fi 431 bis 430 über

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einen Inverter 447 gegeben. Diese Taktimpulse gehören zur ersten Folge der Taktimpulsο 417, die in Fig. 17 gezeigt ist. Die Betätigung der Lösch- odor CL-Eingänge der Flip-Flops 431 bis 438 ist bei dor vorliegenden Anwendung nicht gewünscht, so daß der allgemeine Lö.7c3i-Eingang 448 dos Schiebei'egisters, mit dem die LÖsch-Eing^nge der Flip-Flops 431 bis 438 über einen Inverter 449 verbunden sind, über eine Leitung 453 axt dem binären "1"-Signal führenden Ausgang eines NAITD-Gliedes 451 verbunden ist, wie dieses in Fig. 13 gezeigt let.

Die gezeigte Einrichtung zur Entfernung des Paritäts-Bits weist zwei weitere Schieberegister 428' und 428" auf, die mit dem Schieberegister 428 identisch sind und Eingänge und Ausgänge haben, die mit den Eingängen und Ausgängen des Schieberegxsters 428 identisch sind. In Fig. 12 werden für die Schieberegister 428' und 428" daher die gleichen Bezugszeichen benutzt wie für das Schieberegister 428 der Fig.11, mit der Ausnahme, daß ein Strich oder Doppelstrich diesen nachgestellt ist, um die Eingänge und Ausgänge der Schieberegister 428' und 428" jeweils von denen der Schieberegister 428 zu unterscheiden.

Das in Fig. 11 gezeigte Schieberegister 428 hat parallele Ausgänge 461, 462, 463, 464, 465, 466, 467 und 468, an denen die verschobenen (n+p) oder (n+1) Bits des ersten Datenstromes 251' erscheinen. Die Schieberegister 428· und 428" haben entsprechende parallele Ausgänge, wie dieses in Fig. 12 gezeigt ist.

Der Ausgang 468 des Schieberegxsters 428 ist über eine Leitung 471 mit dem Eingang 427' des Schieberegxsters 428' verbunden. In gleicher Weise ist der Ausgang 468' des Schieberegxsters 428* über eine Leitung 472 mit dem Eingang 427"

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des Schieberegisters 428" verbunden.

Um die Identifizierung der Paritats-Bjts zu or.-i'Jf,liehen, werden m(n+p) Wort- und Parit^:iti;-Bits des ersten Bat ons tr or. er; 251' in die Schieb or cgi nt er 428, 423' und 42S" durch die erste Folge von !'ahti^rVuiilii^n 417' einher, ch ob cn, v'u'bei η cir.c; positive ganze Zahl größer als 2. η die Anzahl äsr Worl-- odor Baton-Bits in einem V/ort ux)d ρ die Lnzuhl dor P; r:^: täte-Bit;;. in jedem Wort des ersten Dateu-Stron-oc sind. !Tat jedes Wort nicht mehr als ein. Pari tat s-Bit, darm v. erden η (n-t-1) Worfc- und Paritäts-Bits in die Schi ober e^ie i;cr 428, 428' und 428" eingeschoben. Es ist jsu ernennen, &a3 vi box derm r-.czeicton Aunführungcbeispiel gleich 3 ist, da drei Schieberegister 428, 428^f und 428" vorgesehen sind.

In diesem Zusammenhang ist jedoch darauf hinzuv/ci^en, daß es unrichtig wäre, au sagen, daß η Worte oder hier drei Worte in die Schieberegister 428, 428' und 42C" eingeschoben werden. Damit dieses möglich wäre, müßte der erste Datenstrom 2^/1 Angaben über die \/ort-Anfange oder/and V/ortenden enthalten. Wie aber aus der in Fig. 17 gezeigten Signalxorra 251 zu erkennen ist, sind derartige Angaben im von dem Eit-Synchronisieror empfangenen Datenstrom nicht vorhanden. Darüberhinaus ist die Form der Po.ritäts-Bits identisch mit der der Wort- und Daten-Bits.

Pementsprechend wird eine Anordnung ?/ur Identifizierung der Paritäts-Bits benutzt_¥ ohne daß eine Identifizierung der V/örter hinsichtlich ihrer Anfänge und Enden vorgenommen wird.

Die Paritäts-Bit-Identifizierung nach dem neuen Verfahren umfaßt eine Bestimmung der (n+p) oder (n+1) Bits d.es ersten Stroms 251' binärer V/orte daraufhin stattfindet, ob die Anzahl der binären "1"-Bits in den (n+p) oder (n+1) Bits gerade

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oder ungerade ist. Anhand des durch die Signalform 251' in' Fig. 1? dargestellten bevorzugten Ausführungsbeispiels ist daran zu erinnern, daß daß Paritäts-Bit eine binäre "0" ist, wenn die Anzahl der binären "1 "-V/ort- oder Daten-Bit:.:'irdew ,"jeweiligen Wort ungerade ist, wie dieses z.B. für dan Wort ΊΛ2 in PiR. 17 der Fall ist. Umgekehrt ist dan Parität8-"KiI; eine binäre "1" wenn die Anzahl d.er biiiären "1"~Wort- ode:· Dufcen-Bitß in de;:: jeweiligen Wort gerade ist, wie diesen z.B. bei den Worten 413, 4^4 und 415 iu Fig· ^7 der Fall ist.

Jedes Wort iß ersten Daten strom 7^η)Λ ' hat daher eine ungerade Anzahl von binären "1 "-V/ort- und Paritätr-Bits. Uarüberhinaufj sind bei dem bevorzugten Ausfülirungsbeispiel die V/ort- oder Daten-Bits an zugehörigen ersten Stellen angeordnet, während die Paritäts-Mtc an zugeordneten zweiten Stellen an den unterschiedlichen Worten des ersten Daten:: Lroms 2>1' angeordnet sind.

Auf der Ba£;is dieser Fakten vairde theorei^isch und experimentell nachgewiesen, daß eine Identifizierung; der Paritätn-Bits möglich ist, v.^rcnn kontinuierlich bectir.Bvb vrird, ob die binären ^ui "-V/ort- und Paritätr.-Bits in j öder. Satz von empfangenen (n+p) oder (n+1) Bits des ersten Datenstroms 251' ungerade oder gerade ist. Im einzelne?i v/ird eine Ungerade/Gerade-Bestiiainung für m(n+p) Bits aus dem ersten Strom 251' binärer Worte durchgeführt, wobei ei eine positive ganze Zahl größer als 1, η die Anzahl der binär en. V/ort- oder Daten-Bits in jedem Wort und ρ die Anzahl der Paritäts-Bits in jedem Wort sind. Die letztere Bestimmung wird ausgeführt, indem bestimmt wird, ob die Anzahl der binären "1"-Bits in jedem Snta von (n+p) Bits der genannten m(n+p) Bits gerade oder Un^e¹TIde ist. In de·:! gezeigten Fall wird die Be-

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Stimmung durchgeführt, indem geprüft wird, ob die Anzahl der binären "1"-Bits in jedem Satz der (n-t-1) Bits der ge-' nannten m(n-»-1) Bits gerade oder ungerade ist.

Die Ungerade/Gcrade-Bestimmung wird' vorzugsweise gleichzeitig für mindestens einige-Satze von (n+p) oder (n+1) Bits der m(n+p) oder m(rH-1) Bits durchgeführt.

Bei dem gezeigten bevorzugten Ausführungsbeispiel weisen die Einrichtungen.zur Durchführung dieser Ungerade/Gerade-Bestimmungen, drei Päritäts-Prüfer 475,475' und 4-75" auf, die einarider identische Eingänge und Ausgänge haben. Die-" se Paritäts-Px'üf er, die in den Fig. 11 und 12 gezeigt sind, können von herkömmlicher Bauart sein, wäe z.B. die üngerade/Gerade-Paritätsprüfer des Typs SIi 74-180 von Texas Instruments.

Wie in Fig. 11 gezeigt ist, haben die Paritätsprüfer 475» 475' und 4-75" eine Anzahl von EXCLUSIV-HOR-Gliedern 4-77, zwei EXOLUSIV-ODER-Glieder 478, einen Inverter 479, eine Anzahl von UND-Gliedern 481 und zwei NOR-Glieder 482.

Der Paritätsprüfer 475 hat acht Eingänge 483, 4-84, 485, 486,487,468,489 und 490, die jeweils mit Ausgängen 461, 462, 4-63, 464, 465, 466, .467 und 468 des Schieberegisters 428 verbunden sind. Entsprechende Verbindungen sind für entsprechende Anschlüsse der Paritätsprüfer 475' und 475" vorgesehen, wie dieses in Fig. 12 gezeigt ist.

Entsprechend der herkömmlichen. Bauart hat jeder Paritäts-Prüfer 4-75, 475' und 475" einen Gerade-Eingang 492, 492· und 492". Die Paritätsprüfer 475, 4-75' und 4-75" haben außerdem einen Gerade-Aasgang 494, 494^f und 494". Der

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Gerade-Ausgang eines Paritätsprüfers führt eine "binäre "1", wenn die Anzahl der binären "1"-Bits, die an die Eingänge 483 bis 490 oder 483» bis 4-90' oder 483" bis 490" gegeben werden, gerade ist. Die Paritätsprüfer 4-75, 475' und 475" haben außerdem einen Ungerade-Aucgang 49-5, 495' und 495".

Der Ungerade-Ausgang eines Paritäts-Prüfers erreicht den Wert einer binären "1", wenn die Anzahl der binären "1"-BItS die an die Eingänge 483 bis 490, 433» bis 490' oder 483" bis 490" gegeben v/erden, ungerade ist.

Die Geradeeingänge 492 ^ 492' und 492" werden mit einem binären "1"-Potential verbunden, das über ein HOE-GIied 497 über Leitungen 498 und 499 zugeführt wird. Das NAND-Glied 497 ist in Fig. 12 gezeigt und die Leitungen 499 erstrecken sich über die Fig. 11 und' 12.

Die Gerade-Ausgänge 494, 494' und 494" der Paritäts-Prüfer 475, W und 475" sind über Leitungen 553, 554, und 555 mit einem NAND-Glied 556 verbunden. Die Ungerade-Ausgänge '495, 495' und 495" sind über Leitungen 557, 558 und 559 mit einem NAND-Glied 560 verbunden.

Der Ausgang des NAND-Gliedes 556 ist über einen Inverter 562 mit dem K-Eingang des ersten J-K-Flip-Flops 563 des Folgedekoders verbunden. Der Ausgang des NAND-Gliedes 560 ist mit einem Eingang eines NOH-Gliedes 565 verbunden, dessen Ausgang mit dem J-Eingang des Flip-Flops 563 verbunden ist. ,

Der Folgedekoder 512 hat dreiveitere J-K-Flip-Flops 567» 568 und 569. Die Lösch-Eingänge (CL) der Flip-Flops 565, 567, und 569 sind über eine Leitung 571 mit äem Ausgang des zuvor

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erwähnten NAND-Glieds 597 verbunden, der ein "binäres ¹¹I"-Signal führt. In gleicher Weise ist der P-Eingang dieser Flip-Flops über eine Leitung 571 und eine Leitung 572 mit dem Ausgang des NAND-Gliedes 497 verbunden, der fest auf dem "binären "1 "-Pegel gehalten wird·

Der Ausgang des Inverters 562 und der Q-Ausgang des Flip-Flops 563 sind mit Eingängen eines NAND-Glieds 575 verbunden. Der Q-Ausgang' des Flip-Flops 567 ist mit einem Eingang eines NAND-Gliedes 576 und außerdem über eine Leitung 577 mit Eingängen weiterer NAIiD-Gl ie der 578 und 579 verbunden, die dem ή Fig. 13 gezeigten, bis acht zählenden Zähler zugeordnet sind.

Eine Leitung 582 verbindet den Q-Ausgang des Flip-Flops mit v/eiteren Eingängen der NAND-Glieder 578 und 579. Der ^-Ausgang des Flip-Flops 568 ist mit einem Eingang eines NOR-Gliedes 583 verbunden. Der %-Ausgang des Flip-Flops 569 ist mit einem Eingang eines NAND-Gliedes 584 und über eine Leitung 585 mit weiteren Eingängen der NAND-Glieder 578 und 579 verbunden. Der §~Ausgang des Flip-Flops 569 ist mit einem weiteren Eingang des NOR-Gliedes 583 "und außerdem mit einem Eingang eines NAIiD-Gliedes 587 verbunden.

Der Ausgang des NAND-Glieds 373 im Folgedekoder 512 ist mit weiteren Eingängen der NAND-Glieder 584 und 587, mit einem Eingang eines NAND-Glieds 588, mit einem Eingang eines NOR-Gliedes 589 über einen Inverter 591 und mit dem J-Eingang des Flip-Flops 569 verbunden. Der Ausgang des NOR-Gliedes 583 ist mit einem weiteren Eingang eines NAND-Gliedes 576 und über einen Inverter 592 mit dem.anderen Eingang des NOR-Gliedes 589 verbunden. Der Ausgang des NOR-Gliedes ist seinerseits mit dem. J-Eingang des Flip-Flops 5^7 verbunden.

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Der Ausgang des NAND-Glieds 576 ist mit Eingängen des NOR-Glieds 565 und des NAND-Glieds 588 verbunden. Der •Ausgang des NOR-Glieds 565 ist mit dem J-Eingang des Flip-Flops 563 und der Ausgang des NAND-Glieds 588 mit dem K-Eingang des Flip-Flops 567 verbunden. Der Ausgang des NOR-Glieds 589 ist mit dem J-Eingang des Flip-Flops 567 verbunden.

Der Ausgang des NAND-Glieds 584 ist über einen Inverter 594 mit dem J-Eingang des Flip-Flops 568 verbunden. Der K-Eingang des Flip-Flops 569 ist außerdem mit dem Ausgang des NAND-Glieds 497 über die zuvor erwähnte Leitung 571 verbunden.

Der Folgedekoder 512 arbeitet mit den Paritäts-Prüfern 475, 475¹ und 475" und mit dem in Fig. 13 gezeigten, bis acht zählenden Zähler 661 zusammen, um ein Einspeicheroder Übertragungßsignal an den Eingang 596 des Registers 58I immer dann zu geben, wenn ein Einspeichern oder eine Übertragung von Daten vom Schieberegister 428" über die Leitung 602 vorgenommen werden soll.

Bei Betrieb der in den Fig. 11 bis 14 gezeigten Einrichtung zur Entfernung der Paritäts-Bits werden drei Worte in die Schieberegister 428, 428' und 428" mit Hilfe von Taktimpulsen eingeschoben, die von dem Digitalaähler 276' des Bit-Synchronisierers über eine Leitung 361 zur Verfugung gestellt werden. Mit Hilfe des Folgedekoders 512 werden Bestimmungen durchgeführt, ob die Anzahl der binären "1"-Bits der Wort- und Paritäts-Bits der Inhalt eines Jeden Schieberegisters 428,428' und 428" ungerade oder gerade ist. In diesem Zusammenhang ist eine Betrachtung der Fig. I5 für die Ungerade/Gerade-BeStimmungen hilfreich. Im einzelnen stellt sich der Folgedekoder 5^2 an-

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fangs auf einen Zählerstand 7 unter Steuerung der Taktimpulse ein, die an die Takt-Eingänge der Flip-Flops 563» 567, 568 und 569 über die Leitung 362 gegeben werden (vgl. Fig. 12). Dann wird mit Hilfe des Folgedekoders 5^2 eine Bestimmung durchgeführt, ob die Anzahl der binären '"!"-Bits in den Inhalten eines jeden Schiebere gisters 428, 428' und 428" gerade oder ungerade ist. Wird eine solche ungerade Anzahl in' irgendeinem oder zweien der Schieberegister 428, 428'und 428" oder aber in allen dreien der Schieberegister festgestellt, was in Fig. 15 als PNE=I dargestellt ist, dann werden die ersten sieben Bits-der Inhalte des Schieberegisters 428" an das Register 581 über die Leitungen 602 übertragen und der Folgedekoder 5^2 wird auf 0 zurückgesetzt, wie dieses in Fig. I5 durch einen Pfeil zwischen den Zählzuständen "7" und "o" gezeigt ist. .

Ist andererseits die Anzahl der binären '"!"-Bits in den Inhalten aller Schieberegister 428, 428' und 428" gerade, was in Fig. I5 mit PNE=O dargestellt ist, dann findet keine Übertragung von Daten und auch kein Rücksetzen des Folgedekoders statt. Wie im linken Teil der Fig. I5 dargestellt ist, \?ird die Zählung des Folgedekoders 512 fortgesetzt, bis eine Bedingung PNE=I festgestellt wird. In diesem Augenblick werden die Daten vom Register 428 an das Register 581 über die Leitungen 602 übertragen und der Folgedekoder in seinen O-Zustand zurückgesetzt. Dieses wird durch jeden der von den einzelnen Stellungen 8 bis 15 zu der O-Stellung in Fig. I5 führenden Pfeile dargestellt. Wie durch einen von Zählzustand I5.zurück zum Zählzustand 8 -führenden Pfeil angegeben ist, wird der Folgedekoder 512 in seine Zählstellung 8 zurückgesetzt, um einen neuen Suchvorgang durchzuführen, wenn die Bedingung PTTE=O nach dem fünfzehnten Zäh] schritt immer noch auftritt.

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Beim Rücksetzen des Folgedekoders 512 in den O-Zustand bei Auftreten einer Bestimmung PNE=I,wird eine parallele Übertragung der binären Bits in ihrer gesamten Breite vom Schieberegister 428" in das Parallel-Serien-Schieberegister 581 über eine Anzahl von Leitungen 602 durchgeführt, wie dieses aus den Fig. 12 und 14 zu erkennen ist. Es ist darauf hinzuweisen, daß vom Anschluß 461" des Schieberegisters 428" zum Schieberegister 581 keine Leitung führt. Es ist ebenfalls darauf hinzuweisen, daß der erste Eingang 605 des Schieberegisters 581 in Fig* geerdet ist. Dieses ist ein wichtiges Merkmal der bevor zugten Ausführungsform, da damit das Fortlassen der Paritäts-Bits bewirkt wird. Mit anderen Worten, das in dem Schieberegister 428" in dem dem Ausgang 461" zugeordneten Flip-Flop gespeicherte Paritäts-Bit wird nicht an das Schieberegister 581 übertragen. Daß dieses nicht übertragene Bit tatsächlich das Paritäts-Bit ist, ergibt.sich aus der Tatsache, daß die Paritäts-Bits in dem Datenstrom 251 in Fig. 17 an zugeordneten Stellen in den Worten 412, 413, 4-14- und 415, d.h. bei dem gezeigten Beispiel jeweils am Wortende, angeordnet sind. Die Wort- oder Daten-Bits sind andererseits ebenfalls an zugeordneten, jedoch anderen Stellen angeordnet.

Das in Fig. 14 gezeigte Schieberegister 581 hat eine Anzahl von UND-Glieder 606 und eine Anzahl von UND-Gliedern 6O7. Das Schieberegister 581 weist außerdem eine Anzahl von NOR-Elementen 608 auf, deren Eingänge mit den UND-Gliedern 606 und 607 verbunden sind, die wie gezeigt, Flip-Flops 610 ansteuern. Leitungen 612 und 613 verbinden die Lösch-Eingänge der Flip-Flops 610 mit einem binäres "1"-Potential führenden Ausgang des NAND-Glieds 451, das in Fig. I3 gezeigt ist.

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Ein Schiebe/Einspeicher-Eingang 596 und Inverter 615 und 616 sind zur Umschaltung des Registers 581 für die parallele übertragung der Daten vom Register 4-28" zum Register 581 über die Leitungen "602 bei Empfang eines Einspeichersignals am Eingang 596 vorgesehen.

Das Schiebe-Register 581 wird mit Hilfe eines Takt-Einganges 598 und eines NOR-Glieds 618 mit Taktimpulsen der in lig. 17 gezeigten zweiten Impulsfolge 419 angesteuert. Da die Paritäts-Bits an das Register 581 nicht übertragen v/erden und da dieses Register von der zweiten Folge der Taktimpulse 4-19 angesteuert wird, ergibt sich an einem Ausgang 600 des Registers 581 ein zweiter kontinuierlicher Strom binärer V/orte, die in Fig. I7 unter 200' dargestellt sind, bei dem die binären Worte des ersten Stroms 2ß1 in die Zeiträume hinein ausgedehnt sind, aus denen die Faritäs-Bits entfernt wurden. Mit anderen V/orten wird der Strom von Daten-Bits eines jeden Wortes des zweiten Stroms 200' ausgedehnt, damit dieser die Zeit-Zwischenräume des Stromes der Daten-Bits als auch den ZeitZwischenraum des jetzt entfernten Paritäts-Bits eines zugeordneten Wortes des ersten Stroms 25I ausfüllt.

Das Schieberegister 581 kann von herkömmlichem Aufbau sein, wie z.B. das Parallel-Serien-Schieberegister vom Typ SN74-166 von Texas Instruments.

In diesem Zusammenhang ist darauf hinzuweisen, daß die Worte in dem zweiten Strom 200' nicht notwendigerweise synchron mit den entsprechenden Worten des ersten Stroms 251 in der in Fig. I7 gezeigten Weise sein müssen. Vielmehr können die Worte des zweiten Stroms 200' gegenüber den Worten des ersten Stroms 25I infolge normaler Verzöge -

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rungen verschoben sein, die in der Praxis beim Betrieb der gezeigten Schaltungsanordnung auftreten.

Die Erzeugung der zweiten Folge von Taktimpulsen 419 den Betrieb des zweiten Schieberegisters 581 wird jetzt in Verbindung mit Fig. 13 erläutert . Allgemein wird die zweite Taktimpulsfolge durch Erzeugung eines Signals mit Hilfe der ersten Taktimpulsfolge 417, das eine Frequenz hat, die bn mal größer als die Impulsfolgefrequenz der ersten Impulsfolge ist, und durch Erzeugung einer Impulsfolge mit Hilfe dieses Signals erzeugt, daß eine Impiilsfolgefrequenz von 1/£b(n+1)] hat, wobei b eine positive Zahl ist. Bei der gezeigten bevorzugten Aursführungsform ist diese positive Zahl gleich 1. Dementsprechend wird el e zweite Taktimpulsfolge 419 durch Erzeugung eines Signals unter Zuhilfenahme der ersten Taktimpulsfölfe 417 mit einer Frequenz, die siebenmal so groß wie die Impulsfolgefrequenz der ersten Taktimpulsfolge 417 ist, und durch Erzeugung unter Zuhilfenahme dieses Signals einer Taktimpulcfolge 419 mit einer Impulsfolgefrequcnz, die gleich 1/8 der zuletzt genannten Frequenz' ist.

Wie zuvor beschrieben, wird die letztere Frequenz mit der siebenmaligen Impulsfolgefrequenz der Taktimpulsfolge 417 bei den gezeigten Ausführungsbeispiel nit Hilfe des in den Fig. 9 und 10 gezeigten Bit-Synchronisierers erzeugt. Dadurch wird die gesamte phasen-verriegelnde Schleife und der Frequenz-Synthetisierer eingespart, die zuvor .für die Einrichtung zur Entfernung der Paritäts-Bits selbst vorgesehen waren.

Wie zuvor erwähnt und in den Fig. 10 bis 13 gezeigt, führt die Leitung 333 von dem spannungsgesteuerten Oszillator und der Teilerkette 325 des Bit-Synchronisierers erzeugte

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Taktimpulse an die Takt-Eingänge des in Fig. 13 gezeigten und bis acht zählenden Zählers 661. Der "bis acht zählende Zähler 661 weist J-K-Flip-Flops 662, 66$ und 664-, NAND-Glieder 665, 666 und 667, ein NOR-Glied 669 und Inverter 671, 672 und 673 auf, die wie in Fig. 13 gezeigt geschaltet sind. Ein Modifizierer 675, der ein J-K-Flip-Flop 676 aufweist, ist mit dem "bis acht zählenden Zähler 661 verbunden, um die zweite Taktimpulsfolge 419 mit der ersten Taktimpulsfolge 417 zu synchronisieren, soweit dieses die Anfänge eines jeden "binären Wortes betrifft.

Der Q-Ausgang des Flip-Flops 663 des bis acht zählenden Zählers 661ist-mit einem Eingang eines NAND-Glieds 678 und mit einem Eingang eines NAND-Glieds 679 verbunden, wie dieses in Fig. 13 gezeigt ist. Der Ausgang des NAND-Glieds 578 ist mit dem K-Eingang des Flip-Flops 662 und über einen Inverter 681 mit dem J-Eingang des Flip-Flops 662 und einem weiteren Eingang des NAJtfD-Glieds 678 verbunden. Eine Leitung683 gibt das Ausgangssignal des NAND-Glieds 678 an den Eingang 596 des in Fig. 14 gezeigten Schieberegisters 581. Dieses Ausgangssignal des NAND- . Glied¹. 6?8 ist das zuvor erwähnte Einspeicher- oder Übertragungssignal j das eine gesteuerte Übertragung der Daten von dem in Flg. 12 gezeigten Schieberegister 428" über Leitungen 602 zu dem in Fig. 14 gezeigten Schieberegister 581 bewirkt, wia dieses bereits erläutert wurde.

Die Q-Ausgänge der Flip-Flops 664 und 676 des bis acht zählenden Zählers 661 und des Modifizierers 675 sind mit Eingängen eines NAND-Glieds 685 verbunden, dessen Ausgang mit Eingängen des Inverters 673 und des NAND-Glieds 679 verbunden ist. Der bis acht zählende Zähler 661 teilt die Impulsfolgefrequenz der Taktimpulsfolge, die von dem Bit-Synchronisierer über die Leitung 383 empfangen

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wird durch acht. Die -eich ergehende und in Pig. 17 unter 419 gezeigte Taktimpulsfolge wird über die Leitung 686 vom Ausgang des NAND-Glieds 679 in Fig. 13 an den Takt-Eingang 598 des Schieberegisters 581 der Mg. 14 gegeben.

Die an das Schieberegister 581 übertragenen Daten werden seriell aus dem Ausgang 600 der Schaltungsanordnung und der Steuerung durch die zweite Taktimpulsfolge 419 ausgeschoben, die an den Takt-Eingang 598 gegeben wird. Auf diese Weise sind die durch den zweiten Strom binärer-Wör- ter 200' in Fig. 17 dargestellten Daten zu realisieren. , Diese Daten 200' können zusammen mit Taktimpulsen 419 dann in jeder beliebigen Weise benutzt und weiter dekodiert werden, um die in diesen Daten enthaltene Information zu wählen oder in anderer Weise zu benutzen.

Wie aus den Fig. 12 und 15 zu erkennen ist, ermöglicht die Art der Ungerade/Gerade-BeStimmung eine erhebliche Vereinfachung des Aufbaus des Folgedekoders. Obwohl eine kompliziertere Ungerade/Gerade-Bestimmung ein entspechender Suchvorgang auf den ersten Blick erforderlich erscheint, wurde bei praktischen Versuchen nachgewiesen, daß die nach dem neuen Verfahren durchgeführte Bestimmung für die meisten Anwendungen geeignet ist, wodurch sich die erwähnten Vorteile ergeben.

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Claims (22)

1. Patentansprüche

   ) Verfahren zum Entfernen von Paritäts-Bits aus einem ersten kontinuierlichen Strom binärer Worte, der von einer ersten Folge von Taktimpulsen begleitet wird, dadurch gekennzeichnet , daß die Paritäts-Bits im ersten Strom binärer Worte identifiziert werden, daß die identifizierten Paritäts-Bits entfernt werden, daß ein zweiter kontinuierlicher Strom binärer Worte erzeugt wird, in welchem die binären Worte des ersten Stroms auf die Zeiträume der entfernten Paritäts-Bits ausgedehnt werden, und daß eine zweite Folge von Taktimpulsen erzeugt wird, die den ausgedehnten binären Worten des zweiten Stroms zugeordnet sind.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß (jedes binäre Wort in dem ersten Strom mit η Bits versehen wird, daß jedes binäre Wort in dem ersten Strom von (n+p) Taktimpulsen der ersten Folge von Taktimpulsen begleitet wird, wobei ρ gleich der Anzahl der Paritäts-Bits in einem binären Wort in dem ersten Strom ist, daß die zweite Folge von Taktimpulsen mit η Taktimpulsen für jede (n+p) Taktimpulse der ersten Folge von Taktimpulsen versäien wird und daß der zweite Strom binärer Worte durch Ausdehnen eines jeden binären Wortes des ersten Stromes über η Taktimpulse der zweiten Folge von Taktimpulsen erzeugt wird. «
3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß jedes binäre Wort in dem ersten Strom mit η Wort-Bits und mit nicht mehr als einem Pari-

   ti ·3 Γ *"» t

   U 4* *2 V.? /

   täts-Bit versehen wird, wobei die Paritäts-Bits in den unterschiedlichen binären Worten an entsprechenden Stellen angeordnet sind, daß Jedes binäre Wort mit einem Paritäts-Bit in dem ersten Strom (n+1) Taktimpulsen der ersten Folge von Taktimpulsen begleitet wird, daß eine zweite Folge von Taktimpulsen mit η Taktimpulsen für Jede (n+1) Taktimpulse der ersten Folge von Taktimpulsen erzeugt wird und daß der zweite Strom binärer Worte durch Ausdehnen Jedes binären Worts des ersten Stroms über η Taktimpulse der zweiten Folge von Taktimpulsen erzeugt wird.
4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet , daß die zweite Folge von Taktimpulsen mit der ersten Folge von Taktimpulsen Bynohronisiert wird.
5. 5· Verfahren nach Anspruch 3» dadurch gekennzeichnet , daß die zweite Folge von. Taktimpulsen durch Erzeugung eines Signals mit Hilfe äsiersten Folge von Taktimpulsen, das eine Frequenz gleich bn mal der Impulsfolgefreqv<ens der ersten Folge von Taktimpulsen hat, und durch Erzeugung einer Folge von Taktimpulsen mit Hilfe dieses Signals erzeugt wird, die eine Impulsfolgefrequenz von 1/[b(n+1)] hat, wobei b eine positive Zahl ist.
6. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,, daß Jedes binäre Wort i-i dem ersten Strom mit η Wort-Bits und ρ Paritätc-Bits versehen wird, daß zur Identifizierung der Paritäts-Bits eine Bestimmung für (n+p) Bits des ersten Stroms biaärer Worte durchge-

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   führt wird, ob die Anzahl der binären "1"-Bits in den (n+p) Bits gerade oder ungerade ist, und daß beim Entfernen der identifizierten Paritäts-Bits nur*η Bits der (n+p) Bits in Abhängigkeit dieser Bestimmung übertragen werden.
7. 7· Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß jedes binäre Wort in dem ersten Strom mit η Wort-Bits und ρ Paritäts-Bits versehen wird, daß bei der Identifizierung der Paritäts-Bits eine Bestimmung m(n+p) Bits aus dem ersten Strom binärer Worte durchgeführt wird» ob die Anzahl der binären '"!"-Bits in federn Satz von auf einander folgenden (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist, wobei m eine positive ganze Zahl ist, die größer als 1 ist, und daß zur Entfernung der identifizierten Paritäts-Bits in Abhängigkeit zu dieser Bestimmung nur η Bits von jedem Satz aufeinanderfolgender (n+p) Bits der genannten m(n+p) Bits übertragen werden.
8. 8. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß jedes binäre Wort in dem ersten Strom mit η Wort-Bits und nicht mehr als einem Paritäts-Bit versehen wird, daß die η Wort-Bits in unterschiedlichen binären Worten an entsprechenden ersten Stellen und die Paritäts-Bits in unterschiedlichen binären Worten an entsprechenden zweiten Stellen angeordnet werden, und daß die Anzahl der binären '"F-Wort- und Paritäts-Bits in jedem Wort ungerade gewählt wird, daß zur Identifizierung der Paritäts-Bits für (n+1) Bits aus dem ersten Strom von binären Worten bestimmt wird, ob die Anzahl der binären "1 "-Bits in den genannten (n+1) Bits gerade oder unge-

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   rade ist, und daß zur "Entfernung der identifizierten Paritäts-Bits nur binäre Bits von den ersten Stellen in Abhängigkeit der Bestimmung, daß die Anzahl der binären "1"-Bits in den (n+1) Bits ungerade ist, übertragen werden.
9. 9· Verfahren nach Anspruch 1, dadurch gekennzeichnet,' daß Jedes binäre Wort in dem ersten Strom mit η Wort-Bits und nicht mehr als einem Paritäts-Bit versehen wird, daß die η Wort-Bits in den unterschiedlichen binären Worten an zugeordneten ersten Stellen und die Paritäts-Bits in unterschiedlichen binären Worten an zugeordneten zweiten Stellen angeordnet werden und daß die Anzahl der binären "1"-Wort- und Paritäts-Bits in jedem Wort ungerade gewählt wird, daß zur Identifizierung der Paritäts-Bits für m(n+1) Bits aus dem ersten Strom binärer Worte bestimmt wird, ob die Anzahl von binären '"!"-Bits in Jedem Satz aufeinanderfolgender (n+1) Bits der genannten m(n+1) -^its gerade oder ungerade ist, wobei m eine positive ganze Zahl größer als 1 ist und daß zur Entfernung der identifizierten Paritäts-Bits nur binäre Bits von den ersten Stellen eines jeden Satzes von aufeinanderfolgenden (n+1) Bits der genannten m(n+1) Bits in Abhängigkeit zur Bestimmung, daß die Anzahl der binären "1"-BItS in jedem Satz aufeinanderfolgender (n+1) Bits der genannten m(n+1) Bits ungerade ist, übertragen werden.
10. 10. Schaltungsanordnung zur Entfernung von Paritäts-Bits · aus einem ersten kontinuierlichen Strom binärer Worte, der von einer ersten Folge von fEaktimpulsen begleitet wird, insbesondere zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 9» gekennzeichnet

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    durch eine erste Schaltung (28,28',28",75) zur Identifizierung der Paritäts-Bits in dem ersten Strom binärer Worte, durch eine zweite mit der ersten Schaltung verbundene Schaltung (184,186,187). zur Entfernung der identifizierten. Paritäts-Bits, durch eine dritte Schaltung (181) zur Erzeugung eines zweiten kontinuierlichen Stroms binärer Worte, die eine vierte Schaltung (189, 191» 192) zum Ausdehnen der binären Worte des ersten Stroms auf die Zeiträume der entfernten Paritäts-Bits für den zweiten Strom aufweist, und durch eine fünfte Schaltung (261,269) zur Erzeugung einer zweiten Folge von Täktimpulsen, die den ausgedehnten binären Worten des zweiten Stroms zugeordnet sind.
11. 11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß die dritte Schaltung (181) ein Parallel-Serien-Schieberegister (181) und weitere Schaltungen (261,269286) zum Ansteuern des Schieberegisters mit der zweiten Folge von Taktimpulsen aufweist.
12. 12. Schaltungsanordnung nach Anspruch 10, zur Entfernung von Paritäts-Bits aus einem ersten kontinuierlichen Strom von binären Worten, in dem jedes Wort η Bits hat und von (n+p) Taktimpuls en d?r ersten Folge von Taktimpulsen begleitet ist, wobei ρ gleich der Anzahl der Paritäts- ^; Bits pro binärem Wort in dem ersten Strom ist, dadurch gekennzeichnet , daß mit der fünften Schaltung (261,269) die zweite Folge von Taktimpulsen mit η Taktimpulsen für jede (n+p) Taktimpulse der ersten Folge von Taktimpulsen erzeugbar sind und daß mit der vierten Schaltung (189,191,192) jedes binäre Wort des ersten Stroms über η Taktimpulse der zweiten Folge von

    Taktimpulsen ausdehnbar ist.

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13. 13- Schaltungsanordnung nach Anspruch 10 zur Entfernung von Paritäts-Bits aus einem ersten kontinuierlichen Strom binärer Worte, indem jedes binäre Wort η Wortbits und ρ Paritäts-Bits aufweist, dadurch gekennzeichnet , daß die erste Schaltung (28,28*,28",75) eine weitere Schaltung (75) aufweist, mit der für m(n+p) Bits aus.dem ersten Strom binärer Worte bestimmbar ist, ob die Anzahl der binären ^H1"-Bits in jedem Satz aufeinanderfolgender (n+p) Bits der genannten m(n+p) Bits gerade oder ungerade ist, wobei m eine positive ganze Zahl größer als 1 ist und daß die zweite Schaltung (184, 186,187) eine weitere Schaltung (181,308) aufweist, mit der in Abhängigkeit dieser Bestimmung nur η Bits aus jedem Satz aufeinanderfolgender(n+p) Bits der genannten m(n+p) Bits übertragbar sind.
14. 14. Schaltungsanordnung nach Anspruch 13» dadurch gekennzeichnet , daß mit der ersten Schaltung (28,28',28",75) diese Bestimmung nacheinander für mindestens einige Sätze von aufeinanderfolgenden (n+p) Bits der genannten m(n+p) Bits durchführbar ist.
15. 15· Schaltungsanordnung nach Anspruch 13» dadurch gekennzeichnet , daß mit der ersten Schaltung (28,28',28",75) die Bestimmung gleichzeitig für mindestens einige Sätze aufeinanderfolgender (n+p) Bits der genannten m(n+p) Bits durchführbar ist.
16. 16. Schaltungsanordnung nach Anspruch 13» dadurch gekennzeichnet , daß die erste Schaltung (28, 28',28",75) einen Zähler (261) mit m(n+p) Zählstufen aufweist.

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    - 6ο'-
17. 17· Schaltungsanordnung nach Anspruch 10, zur Entfernung von Paritäts-Bits aus einem ersten kontinuierlichen Strom binärer Worte, in dem jedes binäre Wort η Wort-Bits und nicht mehr als ein Paritäts-Bit hat, wobei die n-Wort-Bits in unterschiedlichen binären Worten an entsprechenden ersten Stellen tiiid die Paritäts-Bits in unterschiedlichen Worten- an entsprechenden zweiten Stellen angeordnet sind und die Anzahl der binären "1ⁿ-Wort- und Paritäts-Bits in jedem Wort ungerade ist, dadurch gekennzeichnet , daß die erste Schaltung (28,28·,28",75) eine weitere Schaltung (75) zur Bestimmung für'm(n+1) Bits aus dem ersten Strom binärer Worte hat,-ob die Anzahl der binären "1"-Bits in jedem Satz aufeinanderfolgender (n+1) Bits der genannten m(n+^) Bits gerade oder ungerade ist, wobei m eine positive ganze Zahl größer als 1 ist, und daß de zweite Schaltung (184, 186, 187) weitere Schaltungen (182,308) zur übertragung binärer Bits nur von den ersten Stellen eines jeden Satzes aufeinanderfolgender (n+1) Bits der genannten m(n+1) Bits in Abhängigkeit von der Bestimmung, daß die Anzahl der binären "1"-Bits in jedem Satz aufeinanderfolgender (n+1) Bits der genannten m(n+1) Bits ungerade ist, hat.
18. 18. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet , daß die erste Schaltung (28,28',28",75) eine weitere Schaltung (7!p) zur Bestimmung für m(n+1) Bits aus dem Strom binärer Worte hat, ob die Anzahl der binären "1"-Bits in jedem Satz von (n+1) Bits gerade oder ungerade ist und daß die zweite Schaltung (184,186,187) eine weitere Schaltung zur Identifizierung der Paritäts-Bits in den genannten m(n+1) Bits auf der Grundlage der zugeordneten Stellen in Abhängigkeit von der Bestimmung, daß die Anzahl

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    der binären "1"-Bits in jedem Satz der (n+1) Bits der genannten m(n+1) Bits ungerade ist, hat.
19. 19· Schaltungsanordnung nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß die erste Schaltung (28,28',28",75) weitere Schaltungen (75,75', 75") zur Durchführung der Bestimmung gleichzeitig für m(n+p), Bits hat.
20. 20. Schaltungsanordnung nach Anspruch 10, gekennzeichnet durch eine sechste Schaltung (253') zur Aufnahme der Bits einschließlich der Paritäts-Bits durch eine selektiv betätigbare siebte Schaltung (255'» 263') die zur Regeneration der empfangenen Bits einschließlich der Paritäts-Bits mit der sechsten Schaltung verbunden ist, durch eine achte Schaltung (400), die mit der siebten Schaltung verbunden ist, um die regenerierten Bits an die erste Schaltung (28,28',28",75) zu geben, durch eine phasenverriegelnde Schleife (268',293), die mit der sechsten Schaltung zur Erzeugung erster mit den regenerierten Bits einschließlich der Paritäts-Bits synchronisierten Taktimpulsen verbunden ist und einen Digitalzähler (276') zur Erzeugung eines Phasen-Bezugssignals in der phasenverriegelnden Schleife und zur Betätigung der die Paritäts-Bits identifizierenden Schaltung aufweist, durch eine mit der phasenveriegelriden Schleife verbundene neunte Schaltung (346,351) zur Betätigung der siebten Schaltung in Abhängigkeit von den erzeugten Taktimpulsen und eines vorbestimmten Zählerstandes des Digitalzählers und durch eine mit der phasenverriegelnden Schleife verbundene zehnte Schaltung (361, 362,512,661) zur Betätigung der vierten Schaltung (189, 191,192) und zur Erzeugung zweiter Taktimpulse, die mit den ausgedehnten Bits synchronisiert sind.

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21. 21. Schaltungsanordnung nach Anspruch 20, dadurch gekennzeichnet, daß die. neunte Schaltung (346,351) Schaltungen zur Betätigung der siebten Schaltung nur während des Auftretens'eines Mittelteils eines jeden empfangenen Bits aufweist.
22. 22. Schaltungsanordnung nach Anspruch 20, dadurch gekennzeichnet , daß die zehnte Schaltung (361,362,512,661) einen weiteren Digitalzähler (661) hat, der zwischen die phasenverriegelnde Schleife (268',293) und die vierte Schaltung (189,191,192) geschaltet ist.

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