DE2936250C2

DE2936250C2 - Digitaler Frequenz-Synthesizer

Info

Publication number: DE2936250C2
Application number: DE2936250A
Authority: DE
Inventors: Oscar Goleta Calif. Lowenschuss
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1978-09-11
Filing date: 1979-09-07
Publication date: 1986-03-20
Also published as: JPH01175028U; CA1112767A; FR2435860B1; DE2936250A1; FR2435860A1; JPH0215407Y2; JPS5538800A; IT7950222A0; GB2032150A; IT1120565B; GB2032150B; US4240034A

Description

Die Erfindung betrifft eines digitalen Frequenz-Synthesizer mit den Merkmalen des Oberbegriffes von Anspruch 1.

Ein derartiger digitaler Frequenz-Synthesizer ist aus der US-Patentschrift 36 89 849 bekannt Er enthält einen Komparator in Gestalt einer Reihe von UND-Gattern, denen einerseits das erste Digitalwort entsprechend den abgezählten Taktimpulsen und andererseits das Digitalwort entsprechend der gewünschten Frequenz zugeführt wird und der das Steuersignal abgibt, welches bei der bekannten Schaltung zur Steuerung eines Zählers dient, der wiederum nach AnalogunK/andlung seines Zählerstandes einen spannungsgesteuerten Oszillator in seiner Frequenz feineinsteilt

Die bekannte Schaltung bed^; rf also außer der Taktimpulsquelle eines weiteren Oszillators, welchem ein Grobeinstellsignal und ein Feineinstellsignal jeweils in analoger Form zugeleitet werden muß.

Durch die Erfindung soii die Aufgabe gelöst werden, einen digitalen Frequenz-Synthesizer in solcher Weise auszubilden, daß gewünschte Frequenzen innerhalb eines breiten Frequenzbandes ohne die Verwendung analoger Steuersignale in digitaler Form in einer vergleichsweise einfachen digitalen Schaltung gebildet werden können.

Diese Aufgabe wird durch die im kennzeichnenden Teil von Anspruch 1 genannten Merkmale gelöst Praktische Ausführungsformen der von den Steuersignalen zur Ableitung des Signals der gewünschten Frequenz beaufschlagten Ausgangsschaltung sind Gegenstand der Ansprüche 2 und 3.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Es stellt dar

F i g. 1 ein Blockschaltbild eines Frequenz-Synthesizer gemäß einer bevorzugten Ausführungsform und
F i g. 2A bis 2L Zeitdiagramme zur Erläuterung der Wirkungsweise des Frequenz-Synthesizer nach F i g. 1.
Der in F i g. 1 dargestellte Frequenz-Synthesizer, der in seiner Gesamtheit mit 10 bezeichnet ist, beinhaltet einen Zwischenfrequenz-Synthesizer-Schaltungsteil 12 zur Erzeugung zweier um 90° phasenverschobener Zwischenfrequenzsignale, die im folgenden auch als »in Phase liegendes«-Signal einerseits und »Quadratur«-Signal andererseits bezeichnet werden. Der digitale Frequenz-Synthesizer 10 umfaßt ferner einen Hochfrequenz-Schaltungsteil 14 zur Überlagerung des in Phase liegenden Zv/ischenfrequenzsignals und des Quadratur-Zwischenfrequenzsignals mit einem Hochfrequenzsignal. Dtr Hochfrequenz-Schaltungsteil 14 beinhaltet einen herkömmlichen Hochfrequenzoszillator 16 zur Erzeugung eines Signals mit der Frequenz 4 (die im Ausführungsbeispiel den Wert 9900 MHz hat), das einem ersten Mischer 18 und über einen 90°-Phasenschieber einem zweiten Mischer 20 zugeführt wird. Dem ersten Mischer 18 wird außerdem das in Phase liegende Zwischenfrequenzsignal zugeführt während dem zweiten Mischer 20 das Quadratur-Zwischenfrequenzsignal zugeführt wird. Die Ausgangssignale der beiden Mischer 18 und 20 werden Bandpaßfiltern 24 bzw. 26 zugeführt, deren Durchlaßbereiche den Wert f_c ± /j(im Ausführungsbeispiel 9900 MHz ± 150 MHz) haben. Das heißt, daß die beiden Bandpaßfilter 24 und 26 eine Bandmittenfrequenz von f_c = 9900 MHz und eine Bandbreite von 2/j = 300 MHz besitzen. Nach ihrem Durchgang durch die Bandpaßfilter 24 und 26 werden die Signale in einer Summierschaltung 28 addiert. Das Ausgangssignal der Summierschaltung 28 wird nach Verstärkung in einer Wanderfeldröhre 30 über eine Antenne 32 ausgestrahlt.

Der Schaltungsteil 12, der den Zwischenfrequenz-Synthesizer darstellt, beinhaltet eine digitale Rechenschaltung 34, die an eine im folgenden als Bus bezeichnete Dalensammelleitung 35 ein Digitalwort liefert. Dieses Digitalwort repräsentiert die Anzahl von Taktimpulsen, die während einer Viertelperiode des von dem Schaltungsteil 12 zu erzeugende Zwischenfrequenzsignale von einem Taktimpulsgenerator 36 an eine Leitung cp abgegeben werden. Die digitale Rechenschaltung 34 liefert außerdem an die Leitung 37 ein Signal, das dafür

kennzeichnend ist, ob die Frequenz des auszustrahlenden Hochfrequenzsignals oberhalb oder unterhalb der Frequenz f_caes lokalen Oszillators 16 liegt.

Der Taktimpulgenerator 36 liefert an die Leitung cp Taktimpulse mit einer Impulsfolgefrequenz fq» die im Ausführungsbeispiel den Wert 320 MHz hat. Wenn die Frequenz des auszustrahlenden Hochfrequenzsignals mit /Vbezeichnet wird, entspricht das von der Rechenschaltung 34 an den BusjSgelieferte Digitalwort der Größe

fc (1)

Die Frequenzen fcp, fr und f_c werden der Rechenschaltung 34 beispielsweise über ein (nicht dargestelltes) Schaltfeld zugeführt. Falls die gewünschte Frequenz froberhalb der Frequenz f_cdes lokalen Oszillators 16 liegt (oder dieser gleich ist), hat das Signal auf der Leitung 37 einen hohen Pegel und repräsentiert eine logische »1«. Falls die gewünschte Frequenz fr hingegen niedriger ist als die Frequenz f_c des lokalen Oszillators 16, hat das Signal auf der Leitung 37 einen niedrigen Pegel und repräsentiert eine logische »0«. Falls das auszustrahlende Hochfrequenzsignal beispielsweise die Frequenz /7- = 9930MHz haben soll, entspricht das an den Bus 35 gelieferte Digitalwort gemäß Gleichung (1) dem Wert

320 MHz ^_{67 Taktimpulse pro} Viertelperiode.

4 · (30) MHz

Die Frequenz des Zwischenfrequenzsignals beträgt fc — h — fc = 30 MHz. Das Steuersignal auf der Leitung hat einen hohen Pegel (logische »1«) und zeigt damit an, daß die Frequenz des HochfrequenzsignrA größer ist als diejenige des lokalen Oszillators 16. Das von der Rechenschaltung 34 an den Bus 35 gelieferte Digiiaiworl besitzt einen ganzzahligen Teil, der im vorliegenden Beispiel den Wert 2 hat, sowie einen Dezimalteil, der im vorliegenden Fall den Wert 67 hat

Durch ein START-Signal wird ein /-Ä-FIip-Flop 40 gesetzt, so daß an dessen Ausgang Q ein Signal mit hohem Pegel auftritt, das an eine Leitung ENdAs Aktivierungssigna! abgegeben wird. Durch dieses Aktivierungssignal auf der Leitung EN wird das an dem Bus 35 anliegende Digitalwort in ein Register 42 gespeichert Der Speicherwert des Registers 42 wird einer Addierschaltung 44 zugeführt. Außerdem gelangt über einen Bus 45 ein von einer Wahlschaltung 46 erzeugtes Digitalwort zu der Addierschaltung 44. Die Summe aus dem in dem Register 42 gespeicherten Digitalwort und dem auf dem Bus 45 anstehenden Digital wort wird in einem Akkumulator-Register 48 gespeichert, das zunächst vor dem Auftreten des START-Signals über eine mit RESET bezeichnete Leitung auf Null gestellt wurde. Das gesamte in dem Akkumulator-Register 48 gespeicherte Wort wird der Wahlschaltung 46 zugeführt, während der ganzzahlige Teil des in dem AkkumuIator^Register 48 gespeicherten Digitalwortes einem Komparator 50 zugeführt wird. Das bedeutet, daß die Bits des in dem Akkumulator-Register gespeicherten Digitalwortes, die gemäß ihrem hohen Stellenwert den ganzzahligen Teil des Digitalwortes repräsentieren, dem Komparator 50 zugeführt werden. Dem Komparator 50 werden außerdem die Ausgangssignaie eines Zählers 52 zugeführt, der zunächst vor dem START-Signa! durch ein Signal auf der mit RESET bezeichneten Leitung auf Null gesetzt wurde. Wenn der Zähler 52 durch ein Signal auf der Leitung EN aktiviert wird, zählt er die Taktimpulse, die ihm von dem Taktimpulsgenerator 36 über die Leitung cp zugeführt werden. Der Inhalt des Zählers 52 entspricht somit der Anzahl der Taktimpule, die ihm zugeführt wurden, nachdem er durch das Signal auf der Leitung EN aktiviert worden ist.

Der Komparator 50 vergleicht die von dem Zähler 52 gezählten Taktimpulse mit dem ganzzahligen Teil des in dem Akkumulator-Register 48 gespeicherten Digitalwortes. Wenn Gleichstand erreicht ist, gibt er ein einer logischen »1« entsprechendes Signal mit hohem Pegel ab. Bei Ungleichheit hingegen liefert er ein Signal mit niedrigem Pegel, das einer logischen »0« entspricht. Das heißt:

a) Wenn der Inhalt des Zählers 52 gleich dem Inhalt des Akkumulator-Registers 48 ist, hat das Ausgangssignal des Komparator 50 den Wert »1«,

b) wenn hingegen der Inhalt des Zählers 52 ungleich dem Inhalt des Akkumulator-Registers 48 ist, liefert der Komparator 50 ein Ausgangssignal »0«.

Das Ausgangssignal des Komparator 50 wird über eine Leitung 58 der Wahlschaltung 46 sowie zwei sogenannten D-FIip-Flops 54 und 56 zugeführt. Das Signal auf der Leitung 58 bildet ein Steuersignal für die Wahlschaltung 46. Wenn es einer logischen »0« entspricht, gelangt das dem mit »A« bezeichneten Anschluß der Wahlschaltung 46 zugeführte Digitalwort über den Bus 45 zv de! Addierschaltung 44. Wenn das Signal auf der Leitung 58 hingegen einer logischen »1« entspricht, gelangt, das der Wahlschaltung 46 über den mit. »ß« bezeichneten Anschluß zugeführte Digitalwort über den Bus 45 zu der Adüierschaltung 44. Der mit »Λ« bezeichnete Anschluß der Wahlschaltung 46 ist mit einem Register 60 verbunden, in welchem der Wert 0... 0 gespeichert ist.

Das Signal auf der Leitung 58 wird ferner den mit c bezeichneten Takteinyängen der D-Flip-Flops 54 und 56 zugeführt. Der mit QA bezeichnete (^-Ausgang des Flip-Flops 54 wird dem !»-Eingang des Flip-Flops 56, dem /-Eingang eines J-K-Flip-Flops 61 und über ein UND-Glied 63 dem Eingang eines Schieberegisters 62 zugeführt Ein weiterer Eingang des UND-Gliedes 63 ist an die mit EN bezeichnete Aktivierungsleitung angeschlossen. Der mit ~Q~B bezeichnete (^-Anschluß des Flip-Flops 56 ist mit dem D- Anschluß des Flip-Flops 54 verbunden. Der mit QB bezeichnete (^-Ausgang des Flip-Flops 56 ist über ein UND-Glied 66, ein ODER-Glied 68 und ein weiteres UND-Glied 71 mit dem Eingang eines weiteren Schieberegisters 64 verbunden Das auf der Leitung 37 auftretende Steuersignal wird einem weiteren Eingang des UND-Gliedes 66 zugeführt, so daß das Signal des Ausganges QB über das ODER-Glied 68 zu dem Eingang des Schieberegisters 64 gelangt, wenn das UND-Glied 71 über das Signal auf der Leitung EN aktiviert ist und das Steuersignal auf der Leitung 37 einen einer logischen »1«

entsprechenden hohen Pegelwert hat. Das Steuersignal der Leitung 37 wird ferner über einen Inverter 74 einem Eingang des UND-Gliedes 70 zugeführt, so daß das Signal des Ausganges ~Q~B über das ODER-Glied 68 zu dem Eingang des Schieberegisters 64 gelangt, wenn das Signal auf der Leitung 67 einen der logischen »0« entsprechenden niedrigen Pegelwert besitzt und das UND-Glied 71 durch ein Signal auf der Leitung EN aktiviert ist. Wie im folgenden noch näher beschrieben wird, liefern die beiden Flip-Flops 54 und 56 zunächst an ihren Ausgängen QA bzw. QB Signale mit niedrigem Pegelwert, die einer logischen »0« entsprechen. Das J-K-FWp-FIop 61 wird durch das Aktivierungssignal auf der Leitung EN in den RESET-Zustand gesetzt, so daß es an die Leitung 72 ein Signal mit niedrigem Pegelwert liefert, das einer logischen »0« entspricht, wenn auf der Leitung EN ein Signal mit hohem Pegelwert erscheint. Sobald das Signal an dem Ausgang QA des Flip-Flops 54 nach dem Start zum erstenmal einen hohen Pegelwert annimmt, der einer logischen »1« entspricht, wird das Flip-Flop 61 gesetzt, so daß auf der Leitung 72 ein Signal mit hohem Pegelwert erscheint. Das Signal der Leitung 72 wird einem UND-Glied 78 zugeführt. Ein zweiter Eingang des UND-Gliedes 78 ist mit der Aktivierurrgsleitung EN verbunden. Das Ausgangssignal des UND-Gliedes 78 wird über ein ODER-Glied 80 den Aktivierungsanschlüssen der Schieberegister 62 und 64 zugeführt. Wenn die Schieberegister 62 und 64 aktiviert sind, speichern sie die an ihren Eingangsklemmen auftretenden Signale in Abhängigkeit von den Taktimpulsen des Taktimpulsgenerators 36, die ihnen über die Leitung cp zugeführt werden. Wie weiter unten näher erläutert wird, liefert ein Dekoder 86 an eine Ausgangsleitung 84 ein Signal mit hohem Pegelwert, nachdem der Zähler 52 eine vorbestimmte Anzahl von Taktimpulsen abgezählt hat, die im vorliegenden Beispiel der Anzahl der Stufen der Schieberegister 62 und 64 emsprioht. Durch das Signal auf der Leitung 84 wird das /-K-Flip-Flop 40 zurückgestellt, so daß auf der Leitung ßVein einer logischen »0« entsprechendes Signal mit niedrigem Pegelwert und auf der Leitung ΈΝ ein Signal mit hohem Pegelwert auftritt und die weitere Einspeicherung in die Schieberegister 62 und 64 unterbrochen wird. Nachdem die Schieberegister 62 und 64 vollgespeichert sind, wird ein Lesesignal an die mit »Lesen« bezeichnete Leitung angelegt, das über ein UND-Glied 88 zu dem /-Eingang eines J-K-FWp-Flops 90 gelangt, das daraufhin auf einer mit RE bezeichneten Leitung ein Signal mit hohem Pegelwert erzeugt.

Aufgrund dieses Signals auf der Leitung RE können die in den Schieberegistern 62 und 64 eingespeicherten Daten in Abhängigkeit von den auf der Leitung cp auftretenden Taktimpulsen, d. h. mit der Impulsfolgefrequenz fcp ausgelesen werden. Die aus den Schieberegistern 62 und 64 ausgespeicherten Daten werden dem Hochfrequenz-Schaltungsteil 40 zugeführt und mit dem gewünschten Hochfrequenzsignal verknüpft. Nach der Ausspeicherung der Daten setzt ein STOP-Signal auf der Leitung REdie Schieberegister 62 und 64 außer Betrieb.

Im folgenden sei die Funktion des Zwischenfrequenz-Synthesizers-Schaltungsteils 12 anhand von F i g. 2A bis 2L näher erläutert:

Fig. 2A zeigt die Taktimpulse auf der Leitung cp, die die Frequenz f_cp— im vorliegenden Beispiel 320 MHz — besitzen. Ein START-Signal auf der Leitung START im Zeitpunkt Istart bewirkt, daß das Signal auf der Aktivierungsleitung EN einen hohen Pegelwert annimmt (F i g. 2B). Dadurch wird die Einspeicherung des auf

dem Bus 35 anstehenden Digitalwortes in das Register 42 veranlaßt. Das Digitalwort habe im vorliegenden Beispiel — wie oben erwähnt — den Wert (2,67)_1O. Das Digitalwort wird ferner in dem Akkumulator-Register 48 gespeichert (Fig. 2C). Als Reaktion auf den ersten Taktimpuls, der nach dem Aktivierungssignal auftritt, erzeugt der Zähler 52 ein Digitalwort (1 )io, wie dies aus F i g. 2D hervorgeht

Der Komparator 50 liefert entsprechend dem ganzzahligen Teil (im Beispiel (2)io) des in dem Akkumulator-

Register 48 gespeicherten Digitalwortes und dem von dem Zähler 52 erzeugten Digitalwort (im Beispiel (l)_t0) eine logische »0« auf der Leitung 58. Aufgrund dieses eine logische »0« darstellenden Signals übergibt die Wahlschaltung 46 den Inhalt des Registers 60 (im Beispiel 0) an die Leitung 45, woraufhin das Akkumulator-Register 48 mit der Einspeicherung des Wertes (2,67)io fortfährt. Beim Auftreten des nächsten Taktimpuls erzeugt der Zähler 52 das Digitalwort (2)_!0. Der Komparator 50 liefert aufgrund des ganzzahligen Teiles des in dem

Akkumulator-Registers 48 gespeicherten Digitalwortes (im Beispiel (2)_l0) und des in dem Zähler 52 gespeicherten Digitalwortes (im Beispiel ebenfalls (2)_!0) auf der Leitung 58 eine logische »1«, wie dies in F i g. 2E dargestellt ist. Durch dieses eine logische »1« beinhaltende Signal wird der Inhalt des Akkumulator-Registers 48 (im Beispiel (2.67),o) über die Wahlschaltung 46 zu der Addierschaltung 44 übertragen und zu dem in dem Register 42 gespeicherten Digitalwort (im Beispiel (2,67)_I0) hinzuaddiert. Die Summe (im Beispiel (533)io) wird in dem

so Akkumulator-Register 48 gespeichert (Fig.2C), wodurch das Ausgangssignal des Komparators 50 auf der Leitung 58 wieder eine logische »0« wird (F i g. 2E). Der Ausgang des Komparators 50 behält den Wert e^;ner logischen »0« bei, bis der Zähler 52 ein Digitalwort erzeugt, das der Zahl (5)io entspricht Danach nimmt das Ausgangssignal des Komparators 50 auf der Leitung 58 wieder einen hohen Pegelwert an, wie dies aus F i g. 2E erkennbar ist, der Inhalt des Akkumulator-Registers 48 (der im Beispiel nun der Zahl (533)io entspricht) wird zu

dem Inhalt des Registers 42 (d. h. zu der Zahl (2,67),_O) hinzuaddiert, so daß sich der Wert (8,0)io ergibt, der in dem Akkumulator-Register 48 gespeichert wird Daraufhin nimmt das Ausgangssignal des Komparators 50 auf der Leitung 58 wieder den einer logischen »0« entsprechenden Wert an, wie dies in F i g. 2C, 2D und 2E dargestellt ist. Hieraus folgt, daß das in dem Register 42 gespeicherte Digitalwort, das im Beispiel den Wert (2.67)_]O entspricht, jedesmal kumulativ addiert und in dem Akkumulator-Register 48 gespeichert wird, wenn der ganz-

zahlige Teil des in dem Akkumulator-Register 48 gespeicherten Digitalwortes dem in dem Zähler 52 gespeicher- ten Digitalwort gleich wird. Ferner ändert sich das Ausgangssignal des Komparators 50, cL h. der Leitung 58, jedesmal von einer logischen »0« in eine logische »1«, wenn das in dem Zähler 52 gespeicherte Digitalwort dem ganzzahligen Teil des in dem Akkumulator-Register 48 gespeicherten Digitalwort gleich wird, so daß auf der Leitung 58 die in Fig. 2E dargestellte Impulsreihe erzeugt wird. Diese Impulse auf der Leitung58 werden den

mit C bezeichneten Takteingängen der D^Flip-Flops 54 und 56 zugeführt. Wie oben erwähnt, werden diese Flip-Flops anfänglich so eingestellt daß an den Ausgängen QA bzw. QB eine logische »0« ansteht Daher liefern die Ausgänge QA, QB und ~QB. in Abhängigkeit von den Impulsen auf der Leitung 58 die folgenden logischen Signale:

29	36 250	1	QB
Impulse auf Leitung 58	QA	0
(Fig. 2E)		0	0
A	1	1	1
B	1	1	1
C	0	0	0
D	0	0	0
E	1	1	1
F	1	1	1
G	0	0	0
H	0	0	0
I	1		1
J	1	1
K	0

Die Signale der Ausgänge QA,~Q~Bund Qßsind in Fig. 2F.2G bzw.2H dargestellt.

Zunächst sei das an dem Ausgang QA erzeugte Signal (Fig. 2F) betrachtet: Wenn dieses Signal infolge des Impulses A zum erstenmal den einer logischen »1« entsprechenden Wert annimmt, nimmt das Ausgangssignal des Flip-Flops 61 einen hohen Pegelwert (logische »1«) an, so daß am Ausgang des UND-Gliedes 78 auf der Leitung ENsr ebenfalls ein eine logische »1« darstellendes Signal erscheint (Fig. 21). Die an dem Ausgang QA erscheinenden Daten durchlaufen daher das aktivierte UND-Glied 63 und werden entsprechend den Taktimpulsen auf der Leitung cp in der in F i g. 2] dargestellten Weise in dem Schieberegister 62 als eine Serie von logischen Werten »1« und »0« gespeichert, bis dieses Schieberegister 62 vollgespeichert ist. Sobald dies der Fall ist, wird das Flip-Flop 40 durch ein Signal auf der Leitung 84 zurückgesetzt, da dann ein Signal mit niedrigem Pegelwert auf der Leitung EN erzeugt wird. Nunmehr seien die Ausgänge des Flip-Flops 56 betrachtet: In Abhängigkeit von dem logischen Signal auf der Leitung 67 wird entweder das Signal des Ausgangs QB oder das Signa' des Ausgangs ~Q~B in dem Schieberegister 64 gespeichert. Da im vorliegenden Beispiel angenommen ist, daß die Frequenz des gewünschten Hochfrequenzsignals oberhalb der Frequenz des lokalen Oszillators 16 liegt, besitzt das Signal auf der Leitung 37 auf den oben dargelegten Gründen einen hohen Pegelwert, der einer logischen »1« entspricht. Infolgedessen wird das Signal des Ausgangs QB sequentiell als eine Reihe von logischen Werten »1« und »0« nach Maßgabe der Taktimpulse auf der Leitung cp in dem Schieberegister 64 gespeichert (F i g. 2K).

Nachdem die Schieberegister 62 und 64 vollgespeichert sind, wird an die Leitung »Lesen« ein Lesesignal angelegt, welches an der Leitung RE ein Signal mit hohem Pegeiwert hervorruft, das einer logischen »1« entspricht. Die in den Schieberegistern 62 und 64 gespeicherten Bits werden nach Maßgabe der Taktsignale auf der Leitung cp sequentiell ausgelesen. Die Ausgangssignale der Schieberegister 62 und 64 werden den Mischern 18 bzw. 20 zugeführt. Diese Ausgangssignale sind Binärsignale mit hohem oder niedrigem Pegelwert, wie dies in Fig.2] bzw. 2K in gestrichelten Linien angedeutet ist. Bei einer 1-Bit-Quantisierung kann das Ausgangssignal [2J) des Schieberegisters 62 als sin 2StFiFt und das Ausgangssignal des Schieberegisters 64 als —cos 2.rfiFt dargestellt werden, wobei /}f die Zwischenfrequenz bedeutet, die im Beispiel 30 MHz beträgt. Das von dem lokalen Oszillator 16 erzeugte Signal kann als sin 2xf_ct dargestellt werden. Infolgedessen kann das an dem Ausgang der Summierschaltung 28 auftretende Signal als —cos 2„t (f_c + fw)t, d. h. als Signal mit einer Frequenz f_T= fc + fiF dargestellt werden, die im Beispiel den Wert 9930 MHz hat. Falls das auszustrahlende Hochfrequenzsignal die Frequenz 9870 MHz haben soll, hat das Steuersignal auf der Leitung 37 einen niedrigen Pegelwert und in dem Schieberegister 64 wird anstelle des Ausgangssignals QB das in Fig. 2G dargestellte Ausgangssignal ~Q~B gespeichert Infolgedessen bestehen die in dem Schieberegister 64 gespeicherten Daten aus :iner Reihe von logischen Werten »1« und »0«, die in Fig.2L dargestellt ist. Die durch die gestrichelte Linie angedeutete Einhüllende kann als Darstellung der Funktion cos Ιπίψΐ betrachtet werden. Das Ausgangssigal der Summierschaltung 28 ist in diesem Fall cos 2ir(f_c — firjt, d. h. ein Signal mit der Frequenz fr= fc + //f die im Beispiel den Wert 9870 MHz hat

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Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digitaler Frequenz-Synthesizer zur Erzeugung ein>es Signals einer gewünschten Frequenz mit einer auf Taktimpulssignale einer vorgegebenen Impulsfolgefrequenz (fqj ansprechenden Zählvorrichtung (52) zur

Erzeugung eines ersten Digitalwortes, das die Zahl der abgezählten Taktimpulssignale angibt und in einem Komparator (50) mit einem in einer Eingabeschaltung (34,42,44,46,48,60) abhängig von der gewünschten Frequenz erzeugten zweiten Digitalwort zur Bildung eines Steuersignals für eine Ausgangsschaltung kombiniert wird, dadurch gekennzeichnet, daß die Eingabeschaltung eine Addierschaltung (44) enthält, mittels derer das zweite Digitalwort in der Weise gebildet wird, daß ein Digitalwort entsprechend dem

ίο Quotienten (fcp/nl) aus der vorgegebenen Impulsfolgefrequenz (fcp) und einem geradzahligen Vielfachen (n) der gewünschten Frequenz ß) jedesmal dann von neuem zu dem zuvor gebildeten Wert hinzuaddiert wird, wenn der ganzzahlige Teil des durch Aufsummieren gebildeten zweiten Digitalwortes dem ersten Digitalwort gleich ist, daß ferner der Komparator (50) so ausgebildet ist, daß der Signalstand des Steuersignals jeweils angibt, ob der ganzzahlige Teil des zweiten Digitalwortes dem ersten Digitalwort gleich ist oder nicht, und daß in der Ausgangsschaltung von dem Steuersignal das Signal der gewünschten Frequenz ableitbar ist

2. Digitaler Frequenz-Synthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangsschaltung eine Einrichtung (62,64) beinhaltet, die bei jedem Taktimpuls der Taktimpulssignale einen binären Signalpegel erzeugt, der seinen binären Wert mit einer Frequenz ändert, die mit der gewünschten Frequenz (f) in einer festen Beziehung steht.

3. Digitaler Frequenz-Synthesizer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausgangsschaltung eine mit dem Steuersignal beaufschlagte Flip-Flop-Schaltung (54,56) beinhaltet, deren Schaltzustand sich in Abhängigkeit von dem Steuersignal ändert.